JPH05347316A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH05347316A JPH05347316A JP17947392A JP17947392A JPH05347316A JP H05347316 A JPH05347316 A JP H05347316A JP 17947392 A JP17947392 A JP 17947392A JP 17947392 A JP17947392 A JP 17947392A JP H05347316 A JPH05347316 A JP H05347316A
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- JP
- Japan
- Prior art keywords
- diffusion layer
- type diffusion
- concentration
- transistor
- oxide film
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤトランジスタの酸化膜サイドウォール
にキャリアがトラップされるのを防止し、ＭＯＳ型半導
体装置の信頼性の向上を図る。 【構成】 ｐ型シリコン基板１上にゲート酸化膜２を介
してゲート電極３を形成し、ゲート電極３を利用して自
己整合的に低濃度ｎ型拡散層４、ｐ型拡散層５を形成す
る。このとき、ｐ型拡散層５が、ｎ型拡散層を超えてチ
ャネル領域にはみ出すことのないようにする。サイドウ
ォール６を形成した後、高濃度ｎ型拡散層７を形成す
る。
にキャリアがトラップされるのを防止し、ＭＯＳ型半導
体装置の信頼性の向上を図る。 【構成】 ｐ型シリコン基板１上にゲート酸化膜２を介
してゲート電極３を形成し、ゲート電極３を利用して自
己整合的に低濃度ｎ型拡散層４、ｐ型拡散層５を形成す
る。このとき、ｐ型拡散層５が、ｎ型拡散層を超えてチ
ャネル領域にはみ出すことのないようにする。サイドウ
ォール６を形成した後、高濃度ｎ型拡散層７を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置に
関し、特にＬＤＤ（Lightly Doped Drain ）構造のＭＯ
Ｓ型トランジスタを有する半導体装置に関する。
関し、特にＬＤＤ（Lightly Doped Drain ）構造のＭＯ
Ｓ型トランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造のＭＯＳ型トランジス
タは、図４に示すように、ｐ型シリコン基板１上に、ゲ
ート酸化膜２を介してポリシリコンよりなるゲート電極
３を設け、このゲート電極３に自己整合的低濃度ｎ型拡
散層４を形成した後、ゲート電極３の側壁に酸化膜サイ
ドウォール６を形成し、この酸化膜サイドウォール６に
自己整合的に高濃度ｎ型拡散層７を形成したものであっ
た。
タは、図４に示すように、ｐ型シリコン基板１上に、ゲ
ート酸化膜２を介してポリシリコンよりなるゲート電極
３を設け、このゲート電極３に自己整合的低濃度ｎ型拡
散層４を形成した後、ゲート電極３の側壁に酸化膜サイ
ドウォール６を形成し、この酸化膜サイドウォール６に
自己整合的に高濃度ｎ型拡散層７を形成したものであっ
た。
【０００３】ＬＤＤ構造のＭＯＳ型トランジスタでは、
低濃度ｎ型拡散層により、電界が緩和されるためインパ
クトイオン化が抑制され、電子のゲート酸化膜への注入
が起こりにくくなる。このため、ゲート電極長を短くし
たトランジスタにおいても劣化を抑えることができる。
低濃度ｎ型拡散層により、電界が緩和されるためインパ
クトイオン化が抑制され、電子のゲート酸化膜への注入
が起こりにくくなる。このため、ゲート電極長を短くし
たトランジスタにおいても劣化を抑えることができる。
【０００４】しかし、従来のＬＤＤ構造でもインパクト
イオン化は完全には抑えられないため、発生した電子の
酸化膜への注入によりトランジスタは徐々に劣化する。
特に、この構造では、高濃度ｎ型拡散層近くでインパク
トイオン化が起こりやすいため、サイドウォールへの注
入量は相当に高くなる。
イオン化は完全には抑えられないため、発生した電子の
酸化膜への注入によりトランジスタは徐々に劣化する。
特に、この構造では、高濃度ｎ型拡散層近くでインパク
トイオン化が起こりやすいため、サイドウォールへの注
入量は相当に高くなる。
【０００５】この点に対処して、より長寿命化を図るト
ランジスタ構造として図５に示すものが提案された。こ
のトランジスタでは低濃度ｎ型拡散層４と酸化膜サイド
ウォール６の界面にｐ型拡散層５ａが形成されている。
この改良形ＬＤＤ構造トランジスタでは、ｐ型拡散層５
ａによる拡散電位によってサイドウォール６への電子の
注入が抑制されトランジスタの劣化が抑えられる。
ランジスタ構造として図５に示すものが提案された。こ
のトランジスタでは低濃度ｎ型拡散層４と酸化膜サイド
ウォール６の界面にｐ型拡散層５ａが形成されている。
この改良形ＬＤＤ構造トランジスタでは、ｐ型拡散層５
ａによる拡散電位によってサイドウォール６への電子の
注入が抑制されトランジスタの劣化が抑えられる。
【０００６】図６は、通常のＬＤＤ構造のトランジスタ
と新たに提案されたトランジスタとの劣化特性を示すグ
ラフである。図６において、横軸には動作時間Ｔを、ま
た縦軸には、ドレイン電流の変化量ΔＩと初期のドレイ
ン電流Ｉ0 との比をとっている。
と新たに提案されたトランジスタとの劣化特性を示すグ
ラフである。図６において、横軸には動作時間Ｔを、ま
た縦軸には、ドレイン電流の変化量ΔＩと初期のドレイ
ン電流Ｉ0 との比をとっている。
【０００７】
【発明が解決しようとする課題】通常のＬＤＤ構造のト
ランジスタでは、サイドウォールに電子が蓄積されやす
いため、劣化が問題となる。これに対し、新たに提案さ
れたＭＯＳ型トランジスタにおいては、劣化は抑制され
るものの低濃度ｎ型拡散層４の上部の表面が、完全にｐ
型拡散層５ａに覆われているため、しきい値電圧および
ソース抵抗が高くなり、トランジスタの動作速度が低下
するという問題点があった。
ランジスタでは、サイドウォールに電子が蓄積されやす
いため、劣化が問題となる。これに対し、新たに提案さ
れたＭＯＳ型トランジスタにおいては、劣化は抑制され
るものの低濃度ｎ型拡散層４の上部の表面が、完全にｐ
型拡散層５ａに覆われているため、しきい値電圧および
ソース抵抗が高くなり、トランジスタの動作速度が低下
するという問題点があった。
【０００８】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置は、ドース・ドレイン領域が低濃度ｎ（ｐ）型拡散
層と高濃度ｎ（ｐ）型拡散層とからなる、いわゆるＬＤ
Ｄ構造のトランジスタを有するものであって、低濃度ｎ
（ｐ）型拡散層の表面領域に低濃度ｎ（ｐ）型拡散層同
士が対向している部分からはみ出すことのないｐ（ｎ）
型拡散層が形成されていることを特徴としている。
装置は、ドース・ドレイン領域が低濃度ｎ（ｐ）型拡散
層と高濃度ｎ（ｐ）型拡散層とからなる、いわゆるＬＤ
Ｄ構造のトランジスタを有するものであって、低濃度ｎ
（ｐ）型拡散層の表面領域に低濃度ｎ（ｐ）型拡散層同
士が対向している部分からはみ出すことのないｐ（ｎ）
型拡散層が形成されていることを特徴としている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図である。本実施例の図５に示したＭＯＳ型トランジス
タと相違する点は、ｐ型拡散層５が、低濃度ｎ型拡散層
４の内部にとどまってチャネル領域へはみ出していない
点である。但し、ｐ型拡散層５は図示されていない個所
においてｐ型シリコン基板１に連結されている。
て説明する。図１は、本発明の第１の実施例を示す断面
図である。本実施例の図５に示したＭＯＳ型トランジス
タと相違する点は、ｐ型拡散層５が、低濃度ｎ型拡散層
４の内部にとどまってチャネル領域へはみ出していない
点である。但し、ｐ型拡散層５は図示されていない個所
においてｐ型シリコン基板１に連結されている。
【００１０】このように構成されたトランジスタでは、
低濃度ｎ型拡散層の表面がｐ型シリコン基板（通常、接
地される）に接続されたｐ型拡散層５で覆われているこ
とにより、図５に示されたトランジスタと同様に、サイ
ドウォールへの電子の注入は抑制されるが、ｐ型拡散層
５がチャネル領域に到達していないことによりしきい値
電圧の上昇は抑制される。
低濃度ｎ型拡散層の表面がｐ型シリコン基板（通常、接
地される）に接続されたｐ型拡散層５で覆われているこ
とにより、図５に示されたトランジスタと同様に、サイ
ドウォールへの電子の注入は抑制されるが、ｐ型拡散層
５がチャネル領域に到達していないことによりしきい値
電圧の上昇は抑制される。
【００１１】次に、本実施例のＭＯＳ型トランジスタの
製造方法を、図２の（ａ）乃至（ｃ）を参照して説明す
る。まず、図２の（ａ）に示すように、ｐ型シリコン基
板１上に膜厚２００Åのゲート酸化膜２を熱酸化によっ
て形成し、その上に膜厚３０００Åにポリシリコンを堆
積し、Ｐ拡散の後これをパターニングしてゲート電極３
を形成し、これをマスクにＰを、７×１０13／cm2 のド
ーズ量でイオン注入して低濃度ｎ型拡散層４を形成す
る。
製造方法を、図２の（ａ）乃至（ｃ）を参照して説明す
る。まず、図２の（ａ）に示すように、ｐ型シリコン基
板１上に膜厚２００Åのゲート酸化膜２を熱酸化によっ
て形成し、その上に膜厚３０００Åにポリシリコンを堆
積し、Ｐ拡散の後これをパターニングしてゲート電極３
を形成し、これをマスクにＰを、７×１０13／cm2 のド
ーズ量でイオン注入して低濃度ｎ型拡散層４を形成す
る。
【００１２】次に、図２の（ｂ）に示すように、低濃度
ｎ型拡散層４上にＢをドーズ量５×１０15／cm2 でイオ
ン注入してｐ型拡散層５を形成する。続いて、図２の
（ｃ）に示すように、膜厚約２０００Åの酸化膜を堆積
し、これをエッチバックして酸化膜サイドウォール６を
形成し、このサイドウォール６とゲート電極３をマスク
にＡｓをイオン注入して、高濃度ｎ型拡散層７を形成す
る。
ｎ型拡散層４上にＢをドーズ量５×１０15／cm2 でイオ
ン注入してｐ型拡散層５を形成する。続いて、図２の
（ｃ）に示すように、膜厚約２０００Åの酸化膜を堆積
し、これをエッチバックして酸化膜サイドウォール６を
形成し、このサイドウォール６とゲート電極３をマスク
にＡｓをイオン注入して、高濃度ｎ型拡散層７を形成す
る。
【００１３】図３は、本発明の第２の実施例を示す断面
図である。第１の実施例と異なる点は、ｐ型拡散層５の
内側のｎ型領域が低々濃度ｎ型拡散層８になされている
点である。本実施例の構造は、例えばｐ型不純物をドー
ズ量を変えて２回イオン注入することによって形成する
ことができる。
図である。第１の実施例と異なる点は、ｐ型拡散層５の
内側のｎ型領域が低々濃度ｎ型拡散層８になされている
点である。本実施例の構造は、例えばｐ型不純物をドー
ズ量を変えて２回イオン注入することによって形成する
ことができる。
【００１４】
【発明の効果】以上説明したように、本発明は、ＬＤＤ
構造の低濃度ｎ型拡散層の表面領域内に、チャネル領域
にはみ出すことのないｐ型拡散層を設けたものであるの
で、本発明によれば、電子のサイドウォールへの注入を
抑制することができ、ＬＤＤ構造をとる半導体装置のよ
り長寿命化が実現できる。また、ｐ型拡散層はチャネル
領域内にはみ出すことのないように形成されているの
で、しきい値電圧およびソース抵抗を低く抑えることが
でき、トランジスタ動作の高速化を図ることができる。
構造の低濃度ｎ型拡散層の表面領域内に、チャネル領域
にはみ出すことのないｐ型拡散層を設けたものであるの
で、本発明によれば、電子のサイドウォールへの注入を
抑制することができ、ＬＤＤ構造をとる半導体装置のよ
り長寿命化が実現できる。また、ｐ型拡散層はチャネル
領域内にはみ出すことのないように形成されているの
で、しきい値電圧およびソース抵抗を低く抑えることが
でき、トランジスタ動作の高速化を図ることができる。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図３】本発明の第２の実施例の断面図。
【図４】従来例の断面図。
【図５】本発明の先行技術を示す断面図。
【図６】ＬＤＤトランジスタの動作時間と劣化率の関係
を示すグラフ。
を示すグラフ。
１ ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 低濃度ｎ型拡散層 ５、５ａ ｐ型拡散層 ６ 酸化膜サイドウォール ７ 高濃度ｎ型拡散層 ８ 低低濃度ｎ型拡散層
Claims (1)
- 【請求項１】 第１導電型半導体基板の表面上にゲート
酸化膜を介して形成されたゲート電極と、 前記ゲート電極の両側の前記半導体基板の表面領域内に
形成された１対の第２導電型の低不純物濃度拡散層と、 各前記第２導電型の低不純物濃度拡散層のそれぞれの外
側の半導体基板の表面領域内に形成された第２導電型の
高不純物濃度拡散層と、 各前記第２導電型の低不純物濃度拡散層の表面領域内に
該拡散層同士が対向している部分からははみ出すことの
ないように形成された第１導電型の拡散層と、を具備す
るＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947392A JPH05347316A (ja) | 1992-06-12 | 1992-06-12 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947392A JPH05347316A (ja) | 1992-06-12 | 1992-06-12 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347316A true JPH05347316A (ja) | 1993-12-27 |
Family
ID=16066464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17947392A Pending JPH05347316A (ja) | 1992-06-12 | 1992-06-12 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347316A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811338A (en) * | 1996-08-09 | 1998-09-22 | Micron Technology, Inc. | Method of making an asymmetric transistor |
| JP2014504008A (ja) * | 2010-12-16 | 2014-02-13 | シーエスエムシー テクノロジーズ エフエイビー１ シーオー．， エルティーディー | Ｃｍｏｓ素子及びその製造方法 |
-
1992
- 1992-06-12 JP JP17947392A patent/JPH05347316A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811338A (en) * | 1996-08-09 | 1998-09-22 | Micron Technology, Inc. | Method of making an asymmetric transistor |
| US5955760A (en) * | 1996-08-09 | 1999-09-21 | Micron Technology, Inc. | Transistor device structures |
| US6063673A (en) * | 1996-08-09 | 2000-05-16 | Micron Technology, Inc. | Transistor device structures, and methods for forming such structures |
| US6144068A (en) * | 1996-08-09 | 2000-11-07 | Micron Technology, Inc. | Transistor device structures, and methods for forming such structures |
| JP2014504008A (ja) * | 2010-12-16 | 2014-02-13 | シーエスエムシー テクノロジーズ エフエイビー１ シーオー．， エルティーディー | Ｃｍｏｓ素子及びその製造方法 |
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