JPH0329327A - 金属半導体型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は金属半導体型電界効果トランジスタに関し．特
にサイドウォールを有するゲート電極がリセス溝内に設
けられ．ショートチャネル効果が抑制された金属半導体
型電界効果トランジスタに関する． （従来の技術） 高速半導体装置の能動素子として，ＧａＡｓ　（ガリウ
ム・ヒ素）を用いた金属半導体型電界効果トランジスタ
（ＭＥＳＦＥＴ：Ｍｅｔａｌ　　Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ　　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　　Ｔｒａｎｓ
ｉｓｔｏｒ）が広く利用されている。第３図（ａ）に従
来のＭＥＳＦＥＴの断面図を示す。半絶縁性ＧａＡｓ基
板１の所定領域表面にｎ型不純物がドープされたチャネ
ル層３が形威されており．そのチャネル層３上にゲート
電極５が設けられている。ゲート電極５の形威後にゲー
ト電極５をマスクとしｎ型不純物を高濃度にイオン注入
することによって，ｎ“層４がセルファラインで形成さ
れている。ｎ９層４上にはオーミック電極７が設けられ
ている。このＭＥＳＦＥＴの高速性能を表わす指標とし
て，電流利得遮断周波数ｆＴがある。ｆＴは近似的に次
式で表される。

ｆＴ＝ｇｍ／　（２ｚ　・Ｃｇ’）　　　　　　　（１
）ここで．ｇｍは相互コンダクタンス，Ｃｇはゲート容
量である。また，ｇｍ及びＣｇは以下の式を用いて表さ
れる。

ｇｍ＝Ａｒ　　−　Ｗ／　（Ｌ　−　ａ）　　　　　　
　　　（２）Ｃ　ｇ　＝　Ａ　２　　・Ｗ−Ｌ　十Ａ３
　　・Ｗ／ｔ　　　　（３）ここで，Ｗはゲート幅，Ｌ
はゲート長．ａはチャネル高さ，ｔはゲート電極とソー
スとの距離を表わす。また，Ａ＋　，Ａｚ及びＡ，は上
記のパラメータを含まない比例係数とする。なお，式（
３）の第１項はゲートとチャネル層間容量．第２項はゲ
ートとｎ゛層４間の容量を表わしている。

次に式（２）及び式（３）を式（１）に代入することに
よって，弐次を得る。

ｆＴ＝Ａ＋　・（２π・ａ　・（Ａｔ　・Ｌ”＋Ａ：ｌ
　・Ｌ／ｔ））−’上式からわかるように電流利得遮断
周波数ｆＴを増加させるためには，チャネル高さａ及び
ゲート長Ｌを縮小し，ゲート電極５とｎ゛層４の距離ｔ
を拡大すれば良い。

第３図（ａ）に示したセルファライン構造のＭＥＳＦＥ
Ｔに於いては，ゲニト電極５とｎ”　４の距離ｔが非常
に小さ＜，ｆＴを大きくするためには，ゲート長Ｌを縮
小する必要がある。

しかしながら，外部システムの要求としてある電源電圧
一定条件のもとてゲート長がｌμｍ程度以下に短縮され
ると．ソース・ドレインのｎ″層４端部に於ける内部電
界強度が著しく増加する。

この強い電界のために，ゲートしきい値電圧Ｖｔが負方
向にシフトするシゴートチャネル効果が現れる。このシ
ョートチャネル効果は内部電界強度増加に伴いドレイン
空乏層がソース側に大きく伸びること及びｎ″層４と半
絶縁性基板１の間を電流が流れ出すことを主な原因とし
ている。このショートチャネル効果の発生は，ゲート電
極電位によるドレイン電流の制御を困難にし，ｇｍ及び
ｆＴの減少を招《。

第３図（ロ）は，ショートチャネル効果を抑制するため
に改良された従来例の説明するための断面図である。第
３図（ａ）と同様の構造が，ｐ型不純物をドープするこ
とによってｎ“層よりも厚く形成したｐ層８中に設けら
れている。このｐ層８によってｎ″Ｎ４の端部にはｐｎ
接合が形成されている。

ｐｎ接合のビルトイン電圧の大きさは．イントリンシッ
ク半導体とｎ゛層の接合部に於けるビルトイン電圧より
も大きいため，ｎ゛層４から基板１．への電子の移動が
抑制され，ショートチャネル効果がある程度抑えられる
。

第４図（ａ）に他の従来の断面図を示す。この構造の特
徴は，ゲート電極５の側部に設けられたサイドウォール
とサイドウォール６の下に設けられたＬＤＤ（Ｌｉｇｈ
ｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）９である。サイ
ドウォール６の形戒後にセルファラインで形成されたｎ
゛層４のチャネル側の端部に設けられているＬＤＤ９に
よって，ドレイン端部に於ける内部電界の強度が緩和さ
れる。このＬＤＤ９によってドレイン空乏層がソース側
に大きく伸びること及びホットエレクトロンの発生を抑
制し，短チャネル効果を抑えている。

第４図（ｂ）にさらに他の実施例を示す。この構造の特
徴は，第３図（ｂ）の実施例と同様の方法で形成したｐ
層８中に，第４図（ａ）の実施例と同様の構造を設けて
いることである。これによって第４図（ａ）の実施例が
有する効果以上にショートチャネル効果を抑制すること
が可能である。

第５図にさらに他の従来例を示す。この構造の特徴はｎ
′″層４の厚さが薄いことである。

（発明が解決しようとする課Ｂ） しかしながら上述の従来技術には次に述べる問題があっ
た． 第３図（ａ）の従来例ではゲート電極５とｎ゛層４の間
の距離が小さいためにｆＴが劣化した。第４図（ａ）の
従来例ではｎ゛層４が深く形威されているためにｎ゛層
間のリーク電流が大きかった。

第３図い）の従来例及び第４図（ｂ）の従来例ではｐ層
８の形威のためにＢｅ，Ｍｇ，Ｚｎ等の不純物イオン注
入工程が必要であった。また，ｐ型不純物とｎ型不純物
では活性化のためのアニール最適条件が異なるため．製
造プロセスが複雑化した。

このため，不純物拡散層のウェー八面内ばらつきが増加
し，ＭＥＳＦＥＴの歩留りが劣化した。

第５図の従来例ではｎ゛層４を薄層化するために，ｎ゜
層４形戒のためのイオン注入加速電圧を低くしなければ
ならず，アニールによる不純物活性化率が低下するとい
う問題があった。

（課題を解決するための手段） 本発明は半導体装置であって，リセス溝を有する半導体
基板と，該半導体基板表面の該リセス溝が形威された領
域を含む領域に形威された活性層と，該リセス溝の内側
に形威されたゲート電極と．該ゲート電極側部に形威さ
れた絶縁体サイドウォールと，該活性層が形威されてい
る領域内に於いて該リセス溝の外側に形威され，該リセ
ス溝より浅いソース・ドレインと，を備えており．その
ことにより上記目的が達威される。

（実施例） 以下に本発明を実施例について説明する。

第１図に本発明の実施例の断面図を示す。半絶縁性Ｇａ
Ａｓ基板１の表面には幅０．９μｍ，深さ０．２５μ輪
のリセス溝２が形威されている。

半絶縁性ＧａＡｓ基板１表面のリセス溝２が形威された
領域を含む所定領域に．Ｓｉがドープされたチャネル３
が形威されている． リセス溝２の内側には，サイドウォール６を有したゲー
ト長０．５μ一のゲート電極５が設けられており，リセ
ス溝２の外側の基Ｆｉ．１表面には．リセス溝２により
も浅いソース・ドレインｎ″層４が形成されている。ｎ
″層４上にはオーミック電極（ＡｕＧｅ／Ｎｉ／Ａｕ）
７が形威されている。

次に本実施例の製造方法について第２図（ａ）〜（図を
参照して説明する。まず，半絶縁性ＧａＡｓ基板１の表
面に幅０．９μｍ．深さ０．２５μｍのリセス溝２を形
威した。

リセス溝２は，ＧａＡｓ基板１上に形威されたレジスト
パターンをマスクとして．リン酸系エツチャントによっ
てＧａＡｓ基板をエッチングすることによって形成され
た。

レジストパターンの除去後，Ｓｔのイオン注入を加速エ
ネルギー４０ｋｅｖ，　　ドーズｆｆｉ３Ｘ１０１２ｃ
１２の条件で行った。８５０℃のアニールによって不純
物の活性化を行ないチャネル３を形成した（第２図（ａ
））。

次に高周波スパッタリング装置によって，第２図（ｂ）
に示すように，ゲート電極材料として，耐熱性金属膜（
膜厚０，　　６ｔｔｔａ　）　１０をＧａＡｓ基板１上
に堆積した。耐熱性金属としてはタングステン及びその
シリコン化合物又は窒素化合物が好ましい。

次に電子ビーム露光装置を用いて．耐熱性金属上に幅０
．５μｍのゲート電極パターンを有するレジストを形威
し，ＲＩＥ（リアクティブ　イオンエ・２チング）等の
方法によりゲート電極を形威した（第２図（Ｃ））。

第２図（ｄ）に示すように，シリコン酸化膜（膜厚０．
５μｎＩ）をプラズマＣＶＤ法によってウェーハ上に堆
積した後，ＲＩＥによりシリコン酸化膜をその膜厚分（
０．５μ．）だけ表面からエッチングすることにより，
ゲート電極の側壁部にサイドウォール（厚さ０．３μｍ
）を形成した（第２図（ｅ））。

このゲート電極５，サイドウォール６及びレジスト（不
図示）をマスクとしてＳｉのイオン注入を加速エネルギ
ー１　０　０　ｋ　ｅ　ｖ，　　ドーズ量２×ＩＱｌｌ
ｃ１ｍ−２の条件で行なった後，８５０゜Ｃのア二一ル
によってソース・ドレインｎＩ層４を形威した（第２図
（ｆ））． 続いてリフトオフ法によりＡ　ｕ　Ｇ　ｅ　／　Ｎ　ｉ
　／　ＡＵのオー壽ツク電極をソース・ドレインｎ″層
４上に形成した後，４００’Ｃのシンタを行い本実施例
のＭＥＳＦＥＴが製造された。

本実施例のＭＥＳＦＥＴに於いては，リセス溝が，ソー
ス・ドレインｎ０層４よりも深く形成されているので．
チャネルを挟んだソース・ドレインｎ゛層４間を流れる
基板中リーク電流が低減される。このため．ゲート長が
０．５μｍの微細寸法のＭＥＳＦＥＴに於いても，ショ
ートチャネル効果が抑制された。

また，ソース・ドレインを深く形威することができるの
で，ｎ゛層の活性化率も高くソース抵抗が低減され，相
互コンダクタンスｇｍが従来の２５０ｍＳ／ｍｍから３
５０ｍＳ／ｍｍへ向上した。

また．性能指数ｆＴは従来の約１５ＧＨＺから２５ＧＨ
ｚにまで改善された。

（発明の効果） このように本発明によれば．基板中のリーク電流が低減
されることにより．ショートチャネル効果が抑制される
。また，相互コンダクタンスｇｍ及び性能指数ｆＴが著
しく向上する。

４．゛　の，　な会゛Ｈ 第１図は本発明の実施例を説明するための断面図，第２
図（ａ）〜（濁はその製造方法を説明するための断面図
，第３図（ａ）（ｂ）　，第４図（ａ）（ｂ）及び第５
図は従来例を説明するための断面図である。

１・・・半絶縁性ＧａＡｓ基板．２・・・リセス溝，３
・・・チャネル層，４・・・ｎ゛層，５・・・ゲート電
極．６・・・サイドウォール，７・・・オーミック電極
，９・・・ＬＤＤ， 以上 出願人　シャープ株式会社 代理人　弁理士　山本秀策 第２図 第１ 第３図 （ａ） 第３図 （ｂ） 鯖４図 （ａ） 第４図（ｂ）

Claims (1)

【特許請求の範囲】
1. １、リセス溝を有する半導体基板と、該半導体基板表面
   の該リセス溝が形成された領域を含む領域に形成された
   活性層と、該リセス溝の内側に形成されたゲート電極と
   、該ゲート電極側部に形成された絶縁体サイドウォール
   と、該活性層が形成されている領域内に於いて該リセス
   溝の外側に形成され、該リセス溝より浅いソース・ドレ
   インと、を備えた金属半導体型電界効果トランジスタ。