JP4563938B2 - 電界効果トランジスタを製造する方法 - Google Patents

Description

発明の技術分野と従来技術

本発明はＪＦＥＴ、ＭＥＳＦＥＴあるいはＭＯＳＦＥＴといった電界効果トランジスタを製造する方法に関する。本発明の方法を利用して製造される電界効果トランジスタは、特に携帯電話の基地局、レーダー、電子レンジ、プラズマ生成などのマイクロ波用途における高周波信号（１ＭＨｚより大きく、好ましくは１ＧＨｚより大きい）のスイッチングを意図したものであるが、これらに限定されるものではない。

電界効果トランジスタにおいて、ゲートはソース領域とドレイン領域の間に形成される潜在的なチャネル層を流れる電流を制御するために利用される。トランジスタの作動中、ゲートとソース、およびドレイン領域の間に電界を生み出すために電圧が供給され、これがチャネルの導電性に影響を与える。

ゲートにある大きさの電位差を加えると直ちに、空乏領域がチャネル層に形成され、さらにチャネル層の下部領域に拡大する。これはチャネル層を通じた電流の流れが阻止され、トランジスタがスイッチオフ状態となる事を意味する。そのような電圧が加えられない場合には、空乏領域は形成されずチャネル層が連続となり、ソースとドレイン接触点の間に電流が流れ、トランジスタはスイッチオン状態となる。したがって、これらの両極間に印加される電圧に関して、装置を流れる電流は印加される電圧自身の関数である。

ＦＥＴのゲートはコンデンサとして作用し、コンデンサ中の電荷量が装置を流れる電流を規制する。高周波用装置は充電及び放電に必要な時間を最小化し、それによりスイッチング速度を最適化するために静電容量の大きさを最小化する。静電容量はゲートの長さ、すなわちトランジスタのソース領域とドレイン領域の間のゲートの横方向の延長に依存する。高周波用電界効果トランジスタは、オン状態チャネル電流を増加させるとともにチャネルのキャリア通過時間およびゲート静電容量を最小化するために、短いゲートを必要とする。したがってゲートが短いほど電力および動作周波数が高くなる。

しかしながら、ゲート長が減少するにつれて好ましくないショートチャンネル効果が顕著となる。非常に短いゲートを持つトランジスタは、しばしばドレインバイアスが増加してもドレイン電流の飽和が見られない場合があり、その代わりにドレインバイアスの増加に伴うドレイン電流の連続的な増加が観測される。この現象はドレインバイアスによるゲート下のチャネルの変調により発生する。さらに極端な場合においては高いドレインバイアスにより寄生バイポーラトランジスタがオン状態となり、この状態においてソースおよびドレインは寄生トランジスタのコレクタおよびエミッタとして作用し、チャネル層の次の層である基盤もしくはバッファ層がベースとして作用する。この効果は低電力高周波トランジスタにおいてはそれほど顕著でない場合もあるが、合計電力を増加させるためにドレインバイアスをできるだけ高くする必要のある高電力トランジスタの性能においては徐々に支配的となる。

高周波トランジスタの性能はソース／ドレイン電極に対するゲートの配置に決定的に依存する。従来ゲートといったトランジスタの機構はフォトリソグラフィ、Ｘ線或いは電子ビームリソグラフィなどのリソグラフィ技術を用いて定義され、描かれている。リソグラフィはマスクに描かれた図を、例えば各層ごとにイオン注入、酸化、メタライゼーションなどの工程を経ることにより一層ずつ半導体材料の表面に転写する処理である。

リソグラフィ技術は通常レジストマスクを伴う多くの各処理段階を必要とする。半導体材料の特別な配置特性を用いた連続するレジストマスクのオーバーレイ配置には半導体材料を支持する機構の正確な位置決めが必要である。オーバーレイの精度は最小の機構サイズより十分に高精度であることが望ましい。しかし、０．５μｍ或いはそれ以下のゲート長を持つ電界効果トランジスタを製造するために必要となる様々なレジストマスクの機械的配置を達成することは、オーバーレイ配置プロセスの機械的性質のため非常に困難である。

ソースとドレイン領域に関するゲートの配置ミスを防ぐために自動調整技術が頻繁に利用される。半導体材料にトランジスタのソース／ドレイン領域を製造する従来の方法は、（リソグラフィにより生成された）ゲートを低濃度不純物添加イオン移植を施すマスクとして利用し、低濃度不純物添加ソース／ドレイン領域を形成する方法を含む。その後、ゲートの側壁にスペーサーが形成され、高濃度不純物添加イオン移植がゲートスペーサーをマスクとして施される。最後に、高濃度不純物添加ソース／ドレイン領域を形成するために半導体材料が焼鈍しされる。ソース領域とドレイン領域はゲートに関して自動調整、つまり該ゲートは別の調整段階の必要なしに活性領域内のほぼ中央に位置決めされる。スペーサーは寄生コンデンサがソース／ドレイン間に生成されないように、焼鈍し中に添加不純物がゲートの底部断面に拡散するのを防止するために利用される。

この方法の欠点はゲートを製造するのに利用されるリソグラフィ技術の解像度に対応する最小ゲート長に限界がある点である。さらに、焼鈍しに必要とされる高温はゲートに有害となり得る。もう一つの欠点は、ソースとドレイン領域が移植され焼鈍しされるまでにソースとドレイン領域を連結するチャネルが導通する点である。したがって、イオン導通はチャネル層を通じて実施される。ソース／ドレイン領域のイオン移植中の原子衝突によってチャネル層の半導体結晶構造に引き起こされる損傷は、その後の熱処理で焼鈍して完全には消えないこともある。このような結晶構造の損傷はチャネルに沿った帯電キャリアの移動性に影響を及ぼし、その結果トランジスタの性能に悪影響を及ぼす。

近年では、高出力かつ高周波トランジスタへのシリコンカーバイド（ＳｉＣ）の利用への関心が高まっている。ＳｉＣトランジスタはシリコンならびに従来のグループIII−Ｖ半導体が十分に機能することができない高温ならびに腐食環境での利用に適する。ＳｉＣはその広いバンドギャップ、高熱導電性、高飽和電子ドリフト速度、低誘電率ならびに高電気破壊電界強度のため半導体として極めて有用である。さらに、ＳｉＣは熱的に、化学的に、かつ機械的に安定である。
米国特許６１２７６９５号には、横方向に等間隔に配置されるとともに、高濃度不純物添加ｎ型ソース領域層とドレイン層が含まれる高周波数の切り替え用ラテラルＳｉＣ電界効果トランジスタが公開されている。より低い不純物濃度のｎ型チャネル層は横方向に広がり、ソース領域層とドレイン領域層を接続し、トランジスタのオン状態においてこれらの層の間に電流を導通する。高い不純物濃度のｐ型ベース層はチャネル層の隣に配置され、少なくとも部分的にゲートと重なるとともにドレイン領域層への横方向のある距離にあるチャネル層に隣接して設けられ、前記ベース層はソース領域層に短絡される。

高濃度不純物添加のｐ層は電界効果トランジスタの可能な動作速度を増加させ、ソース領域層からドレイン領域層への空乏領域の拡大を阻止することにより高い電力での動作を可能にする。したがって電界は高濃度不純物添加のベース層により完全に遮断され、ゲートの横幅が非常に狭い場合においても寄生バイポーラトランジスタを生成不可能にする。
さらに、このようにして生成されたｐ−ｎ結合はショットキー障壁より高い電圧を遮断することができ、出力可能な電力が上昇する。ドレインからゲートまでの静電容量を低く保つため、高濃度不純物添加電極層の横方向への広がりはドレイン領域の下方に広がらないよう制限される。

米国特許６１２７６９５号に記述されるトランジスタのゲートはソース／ドレイン電極ばかりでなく、高濃度不純物添加ｐ型ベース層に対しても配列されなければならない。ゲートがドレイン電極に対して過度に近接して生成された場合にはトランジスタの高電圧特性が失われる。ゲートがソース電極に対して過度に遠方に生成された場合にはトランジスタの高周波性能が失われる。

高濃度不純物添加ｐ型ベース層に対するゲートの配列を容易にするためには、高濃度不純物添加ｐ型電極をより大規模にすれば良い。しかしながら、これはｎ型チャネル層の大幅な減少につながり、結果的にトランジスタの出力電力の低下を招く。

本発明の目的は、現在のリソグラフィおよびスペーサー技術より良好な解像度を持つ電界効果トランジスタのゲートの配置方法を提供することにある。

この目的は請求項１によるソース領域、ドレイン領域およびソース領域とドレイン領域を接続するチャネル層から成る電界効果トランジスタの製造方法を用いることにより達成される。該方法は半導体材料の一部分の上に犠牲層が提供され、その縁部が半導体材料においてソース領域などの移植物の縁部を画定し、その後犠牲層の縁部がゲートの縁部を画定するために用いられる段階を含む。

本発明の好ましい実施例によれば、本方法はさらに、第１犠牲層の縁部から横方向距離ｔに半導体材料上の第２地点を定めるように、半導体材料ならびに第１犠牲層にわたる厚みｔの第２犠牲層を生成させる手段を含む。この方法は２つのトランジスタ機構に関して続いて生成される重複するゲートを配置するために用いられてもよい。この方法は数十ナノメートルの解像度で非常に良く制御することが可能な犠牲層の成長に依存するため、非常に高精度なゲートの配置を可能にする。

また本発明の別の好ましい実施例によれば、該方法には、第１犠牲層の縁部から横方向の距離ｔに半導体材料上の第２地点を更に正確に定めるため、そして移植が実現可能となるように第１犠牲層の縁部に隣接する部分を除く第２犠牲層を非等方的にエッチングし、除去する手段が含まれる。

本発明の好ましい実施例によると、ソースとドレイン領域はチャネル層の形成に先立ち形成され、ゲートはチャネル層の形成後に形成される。

本発明のさらに別の好ましい実施例によれば、ゲートの幅は半導体或いはチャネル層の上の誘電体層のような非犠牲層の性格に制御された成長によって決定される。

本発明のある好ましい実施例によれば、１または複数の犠牲層はイオン注入などのプロセスにおいて半導体材料がさらされる温度に耐えうるＳｉＯ_２等の酸化物、Ｓｉ_３Ｎ_４等の窒化物、ポリシリコンやその他の材料から構成される。１または複数の犠牲層は半導体上で成長するかあるいは堆積される。

また本発明の別の実施例によれば、半導体材料にはシリコン、シリコンカーバイド、ヒ化ガリウム、あるいはその他任意のグループIII−Ｖ半導体が含まれる。

本発明のさらに別の好ましい実施例によると、第１犠牲層の縁部は半導体材料によって決まるアルミニウム、ベリリウム、ボロンあるいはその他の不純物を添加した高濃度不純物添加ｐ型ベース層の縁部を定める。アルミニウムアクセプタは、例えばボロンと比較して熱的活性化エネルギーが低く、したがってアルミニウム不純物添加層はより高い導電性をえることができるため、ＳｉＣにおいてアルミニウムは好ましい添加不純物である。シリコンカーバイドが半導体材料として用いられる場合には、高濃度不純物添加ｐ型ベース層は１０^１８ｃｍ^−３より高い濃度で添加されることが望ましい。本発明のさらに好ましい実施形態によれば、高濃度不純物添加ｐ型ベース層はゲートと完全に重複するように形成される。

本発明はまた横方向に配列され、高濃度不純物添加ｎ型であるソース領域およびドレイン領域、および低濃度不純物添加ｎ型で、横方向に広がり、ソース領域とドレイン領域を相互に接続することによりトランジスタのオン状態においてこれらの層の間に電流を導通させるチャネル層から成る電界効果トランジスタに関する。該トランジスタには、本発明による方法の結果として、ソース領域のような少なくとも１つの基礎となる移植物に関して配列されるｎ型チャネル層の上に形成されるゲートが含まれる。

本発明の好ましい実施例によると、該電界効果トランジスタは、チャネル層の上に配列されるゲートと少なくとも部分的に重複するチャネル層の隣および下部に配列される高濃度不純物添加ｐ型ベース層を含み、ベース層とソース領域の間はショートされる。

本発明はまた、１ＭＨｚを超える、好ましくは１Ｗを超える出力で１ＧＨｚを超える周波数の切り替えに適する電界効果トランジスタに関する。このようなトランジスタは携帯電話の基地局、レーダー、電磁加熱用途、もしくはガスプラズマの生成に用いることができる。

本発明のさらなる利点および有利な特徴は、以降の記述及びその他の従属する請求項から明らかになる。

本発明の好ましい実施例の詳細な説明

以下の例はＳｉＣ ＭＥＳＦＥＴに関するが、本発明の方法は任意の半導体材料が含まれる任意の電界効果トランジスタの製造に適用可能である。ＳｉＣの自由電子の移動度は価電子帯ホールの移動度より大幅に高いため、すべてのマイクロウェーブＳｉＣトランジスタはｎ−ｐ−ｎ型である。したがってｎ−ｐ−ｎトランジスタの製造方法が例として示される。

図１は溝２がエッチングされた１×１０^１６ｃｍ^−３より高い不純物添加濃度をもつｐ型ＳｉＣ層を示す。ｐ型ＳｉＣ層は例えば化学気相堆積（ＣＶＤ）を用いて半絶縁半導体材料の表面上にエピタキシャル成長させることが可能である。

図２はｐ型層１の上にリソグラフィ過程によりレジスト層からのパターンを酸化物に転写して得られた第１犠牲酸化物層４を例として示す。すきま穴が酸化物層４にパターン化して作られるとともに、アルミニウムイオンが０．３μｍの深さで１×１０^１７ｃｍ^−３より高い活性濃度を持つボックスタイプ外形の高濃度不純物添加ｐ型ベース層５を形成するすきま穴を通じて移植される。移植されたイオンはその後焼鈍しによって活性化される。高濃度不純物添加ｐ型ベース層５はまた、シリコンが半導体として利用される場合には拡散によって形成されてもよい。

図３は酸化物層４ａの部分を保護するために塗布されたレジスト層６を示す。その後、酸化物４ｂの残りはエッチングにより除去される。

図４は溝の片側にある酸化物４ｂがエッチングされた後の状況を示す。残留酸化物層４ｃの縁部は高濃度不純物ｐ型ベース層５の縁部を定める。

図５に示される次の段階では、レジスト６が除去され、厚みｔをもつ第２犠牲酸化物層７がｐ型層１及びすでに成長／堆積された酸化物層４ａの上に堆積される。これにより第２犠牲酸化物層の厚み及び特性に関して良好な制御が可能となる。その後、鉛直方向の（非等方性）エッチングが第２犠牲酸化物層７の最上部をエッチング除去するために施される。

図６は非等方性エッチング後の第２犠牲酸化物層７の残留物を示す。酸化物層４ａの垂直壁４ｃから距離ｔの位置８が画定される。位置８は次に生成されるｎ型不純物ソース領域９が生成される場所を決定する。ソース領域９は、例えば１×１０^１８ｃｍ^−３より高濃度の窒化物イオンやリンイオンといったイオン注入により形成される。残留酸化物７はこのイオン注入用のマスクとして作用し、いくらかのｎ型不純物は領域１０を越えて酸化物を押し通すことによって移植される。ソース領域は、その後移植される不燃物添加剤を電気的に活性化するよう焼鈍しされる。

ソース領域９は高濃度不純物ｐ型ベース層５と直接接触して設けられる。ソース領域９と高濃度不純物添加ｐ型ベース層の間に形成されるｐｎ接合は高い静電容量を有し、高周波信号のソースへの効果的な吸収源を提供する。

ドレイン領域（図示されず）も同様の方法を用いて形成され、ソース領域とドレイン領域の間のＭＥＳＦＥＴの活性領域の位置及び長さが、制御が容易な酸化物成長、エッチング及びイオン注入プロセスを用いて画定され、機械的な配列過程を経る必要がない。トランジスタ機構の位置決めの正確な制御を可能にするのとは別に、この方法の更なる利点はソース及びドレイン領域がチャネル層の形成に先立ち移植されて焼鈍しされるので、イオン注入がチャネル層を経由して実施される必要がない点にある。従って、ソースならびにドレイン領域の移植は、チャネル層の半導体結晶構造を損傷することはありえないと同時に、電子の移動性に有害な影響を与えることもありえない。ソースならびにドレイン領域が移植されて焼鈍しされるとチャネル層は形成可能となる。

図７は、酸化物層４ａ及び７がエッチングされるとともに、１×１０^１７ｃｍ^−３より高い不純物添加濃度を有するｎ型チャネル層１１が、ｐ型層１ならびに高濃度不純物添加ｐ型ベース層５の上面にソース領域９ならびにドレイン領域（図示されず）を電気的に相互接続するようエピタキシャル成長が起きたことを示す。

図８は熱酸化物１２、シリコン窒化物（ＳｉＮ_Ｘ）等の誘電帯層１３、１４、ソースと接触する金属１５といった後に続く堆積物を示す。堆積層１２，１３，１４の厚みはゲートの幅を決定する。

図９はｎ型チャネル１１が露出するまでの絶縁層１３，１４ならびに熱酸化物層１２を通じたレジスト６の適用および乾式エッチングの手順を示す。ＭＥＳＦＥＴにおいては、より良好な高温性能を得るためにゲートとチャネル層の間に絶縁層を設けることができる。

最終的に金属は結果的に生じるゲート開口部に堆積し、ゲート１６を生成する。ゲート１６とソース領域は重なり合わないが、高濃度不純物添加ｐ型ベース層５は完全にゲートと重なり合う。ゲートとソース領域の重なり合いを除去および削減することは、高周波トランジスタにおいてオン状態の性能に悪影響を与えるゲート−ソース静電容量を減少させるため重要である。

ゲート１６の自動調整はゲート画定に先立つ処理の流れの結果として保証される。リソグラフィでは回避不可能なマスクの調整ミスから生じる誤差が除去され、その結果生産量が改善される。それに加えて、１．５μｍ未満、好ましくは０．４μｍ未満という大幅に短いゲート長が得られ、トランジスタの性能が向上する。

本発明による方法には電界効果トランジスタを製造する最も重要な手段だけが説明されている。本方法は１種以上の電界効果トランジスタを含む任意の装置を製造するために用いることができる。例えば、前記の少なくとも１種の電界効果トランジスタは、シリコン、シリコンカーバイド、ヒ化ガリウムあるいはその他の任意のグループIII−Ｖ半導体が含まれる基板上に製造可能である。本装置はさらにＳｉＣ ＭＥＳＦＥＴ向け酸化物−窒化物−酸化物保護層などの最終的な不動態化処理を含むことができる。

本発明は、当然上述の好ましい実施例にいかようにも限定されるものではないが、当該分野の通常の技能を持った者であれば、付属の請求項に定義された本発明の基本的な考えを逸脱しない数多くの変更の可能性は明らかであろう。

図１から図１０は本発明の好ましい実施例による自動調整されたゲートを含むシリコンカーバイド金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の製造中の様々な段階での半導体材料の全体横断面図である。

図において番号は要素を表す。

以下の説明及び図面類には本発明を公開された実施例に限定する意図はない。公開された実施例は単に本発明の原理を例示するに過ぎない。

Claims (7)

1. ソース領域（９）、ドレイン領域およびソースとドレイン領域を互いに接続するチャネル層（１１）を含む電界効果トランジスタを製造する方法であって、半導体材料（１）へ溝（２）を形成する第１の工程、犠牲酸化物層（７）をマスクとして、前記半導体材料（１）の前記溝（２）内にソース領域、ドレイン領域をイオン注入形成し、前記犠牲酸化物層（７）の厚みｔにより前記ソース領域及び前記ドレイン領域の縁部を画定する第２の工程、前記犠牲酸化物層（７）を除去後、前記半導体材料（１）上にチャネル層（１１）を形成する第３の工程、前記チャネル層（１１）上に絶縁膜を形成する第４の工程、及び前記溝（２）の底部の絶縁膜に開口部を設け、該開口部において前記チャネル層（１１）上にゲート電極を形成する第５の工程を含むことを特徴とする方法。
2. 請求項１に記載の方法であり、半導体或いはチャネル層（１１）上の絶縁層のような非犠牲層が正確に制御された成長をすることによりゲートの幅が決定されることを特徴とする方法。
3. 請求項１または請求項２のいずれかに記載の方法であり、半導体材料（１）にシリコン、シリコンカーバイド、ガリウムヒ化合物、あるいはその他のグループIII−Ｖ半導体が含まれることを特徴とする方法。
4. 請求項１から請求項３までのいずれかに記載の方法であり、前記第１の工程と前記第２の工程の間に、前記半導体材料（１）の溝底部に、第１犠牲酸化物層（４）をマスクとして、高濃度不純物添加ｐ型ベース層（５）をイオン注入形成する工程、を更に有することを特徴とする方法。
5. 請求項４に記載の方法であり、アルミニウム、ベリリウム或いはボロンが、半導体材料としてシリコンカーバイドが利用される場合に、高濃度不純物添加ｐ型ベース層（５）向けの添加不純物として利用されることを特徴とする方法。
6. 請求項５に記載の方法であり、シリコンカーバイドが半導体材料（１）として利用される場合に、高濃度不純物添加ｐ型ベース層（５）が１×１０^１８ｃｍ^−３を超える高濃度で添加されることを特徴とする方法。
7. 請求項４から請求項６までのいずれかに記載の方法であり、高濃度不純物添加ｐ型ベース層（５）がゲート（１６）と完全に重複するように形成されることを特徴とする方法。

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