KR100592765B1 - 반도체 소자의 티형 게이트 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상부의 소정 영역이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 상기 기판의 일부분이 노출되도록 상기 노출된 기판 및 상기 제1 감광막 패턴 상에 제2 감광막 패턴을 형성하는 단계와, 상기 결과물의 전체 상부면에 소정 두께의 금속층을 형성하는 단계와, 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층을 제거하는 단계를 포함함으로써, 종래의 티형 게이트 전극 형성 방법보다 간단한 공정을 통한 공정단가 절감과 공정 시간의 단축으로 생산성을 크게 증대시킬 수 있으며, 종래의 티형 게이트 전극 형성 방법보다 게이트 길이를 작게 할 수 있으므로 고주파 특성을 월등하게 향상시킬 수 있는 효과가 있다.

고전자 이동도 트랜지스터(HEMT), 티형 게이트, 전자빔 리소그라피, 광 리소그라피, 화합물 반도체

Description

반도체 소자의 티형 게이트 제조방법{Fabrication method for T-gate of a semiconductor element}

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 티형 게이트 제조방법을 설명하기 위한 단면도.

*** 도면의 주요 부분에 대한 부호 설명 ***

100 : 기판, 110 : 제1 감광막,

120 : 제2 감광막, 130 : 역경사면,

140 : 금속층, 150 : 티형 게이트

본 발명은 고속 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 형상반전용 감광막을 이용하여 게이트의 머리부분을 정의한 후 단일층 저감도 PMMA층상에 전자빔으로 노광 및 현상하여 미세한 게이트의 다리부분을 정의함으로써, 간단한 공정을 통한 공정단가 절감과 공정 시간의 단축으로 생산성을 크게 증대시킬 수 있을 뿐만 아니라 고주파 특성을 월등하게 향상시킬 수 있는 반도체 소자의 티형 게이트 제조방법에 관한 것이다.

일반적으로, 화합물 반도체를 이용한 고전자 이동도 트랜지스터(High Electron Mobility Transistors, HEMT)와 같은 고주파 소자의 고주파 특성은 게이트 길이(gate length)와 게이트 저항에 의해 좌우된다.

특히, W 밴드이상의 고주파수를 사용하는 MMIC 제작에 사용하기 위해서는 게이트 길이가 짧아져야 하며, 게이트 저항이 작은 넓은 단면적의 티자(T) 형태의 게이트를 사용한다.

이와 같은 게이트 길이가 짧고 단면적이 넓은 티형 게이트는 일반적으로 전자빔(E-beam) 리소그라피 방법을 사용하여 제작한다. 종래의 전자빔 리소그라피 방법은 일반적으로 이중층 또는 삼중층의 감광막을 사용한다.

종래의 전자빔 리소그라피 방법을 이용하여 티형 게이트 전극을 형성하는 방법은 기판 상에 저감도 폴리메틸메타크릴레이트(Poly Methyl Methacrylate, 이하' PMMA'라 칭함)층을 도포하여 베이킹 공정을 실시한 후, 고감도 PMMA층을 도포하여 베이킹 공정을 실시한다. 이어서, 약 1㎛ 정도의 넓은 게이트 머리부분을 먼저 형성하기 위하여 전자빔 노광을 실시한 후 현상 공정을 실시하고, 이어서 좁은 게이트 다리부분을 형성하기 위하여 전자빔 노광을 실시하여 티형 게이트를 패터닝한 후 리세스 공정을 통하여 기판을 식각을 실시한다.

다음에, 게이트 전극 형성을 위한 금속층을 상기 노출된 기판 전면에 전자선 진공증착기를 이용하여 증착한 후 리프트-오프(lift-off)하여 티형 게이트 전극을 형성한다.

그러나, 상기와 같은 종래의 방법에 의해 티형 게이트 전극을 형성할 경우는 저감도 PMMA 단일층을 사용하여 게이트 머리를 패터닝할 경우보다 게이트 길이를 짧게 할 수 없으며, 상층부 고감도 PMMA층의 노광 및 현상시 하층부 저감도 PMMA층이 노출되므로 정확한 게이트 길이를 조절하는데 어려움이 있다. 또한, 전자빔을 이용하기 때문에 공정 시간과 단가가 높아지는 문제점이 있다.

한편, 종래 기술을 이용한 전자빔의 공정 시간을 단축하고자 전자빔 리소그라피와 광학 리소그라피를 혼합하여 티형 게이트 전극을 형성하는 방법으로서, 기판 상에 저감도 PMMA층을 도포하여 베이킹 공정을 실시하고, 게이트 다리부분을 먼저 형성하기 위하여 전자빔 노광을 실시한 후 현상 공정을 실시하며, 이어서 형상반전용 감광막을 도포하여 베이킹을 실시하고, 넓은 게이트 다리부분을 형성하기 위하여 광학 리소그라피를 이용하여 노광을 실시한다.

다음에는, 상기 형상반전용 감광막을 현상한 후, 게이트 전극 형성을 위한 금속층을 상기 노출된 기판 전면에 전자선 진공증착기를 이용하여 증착한 후 리프트-오프(lift-off)하여 티형 게이트 전극을 형성한다.

상기와 같은 종래의 기술은 광학 리소그라피를 사용하므로 공정 시간을 단축할 수 있으나, 고주파 소자의 특성에 큰 영향을 미치는 게이트 다리부분을 먼저 패터닝한 후 형상반전용 감광막을 도포하여 게이트 머리를 패터닝하므로 좁은 게이트 다리의 바닥에 감광막 찌거기를 깨끗하게 제거하기가 용이하지 않으며, 이로 인해 게이트 길이의 불균일이 발생할 수 있는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목 적은 공정 시간과 단가를 절감하기 위하여 형상반전용 감광막을 광학 리소그라피를 이용하여 게이트 머리부분을 먼저 패터닝한 후, 저감도 PMMA 단일층을 도포하여 게이트 다리부분을 패터닝함으로써, 저감도 PMMA 단일층에 전자빔을 노광하여 현상하므로 약 0.1㎛ 이하의 균일하고 깨끗한 미세 게이트 다리를 갖는 반도체 소자의 티형 게이트 제조방법을 제공하는데 있다.

전술한 목적을 달성하기 위하여 본 발명의 일 측면은, (a) 기판 상부의 소정 영역이 노출되도록 제1 감광막 패턴을 형성하는 단계; (b) 상기 기판의 노출된 영역 일부분이 노출되도록 상기 노출된 기판 및 상기 제1 감광막 패턴 상에 제2 감광막 패턴을 형성하는 단계; (c) 상기 (b)단계 결과물의 전체 상부면에 소정 두께의 금속층을 형성하는 단계; 및 (d) 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층을 제거하는 단계를 포함하여 이루어진 반도체 소자의 티형 게이트 제조방법을 제공하는 것이다.

여기서, 상기 단계(a)는 상기 기판 상에 형상반전용 감광막을 형성한 후, 상기 형상반전용 감광막을 광학 리소그라피 방법으로 노광 및 현상하여 상기 제1 감광막 패턴을 형성하는 것이 바람직하다.

바람직하게는, 상기 제1 감광막 패턴의 간격은 원하는 게이트 머리부분의 폭과 상기 제2 감광막 패턴의 두께에 의해 결정된다.

바람직하게는, 상기 제1 감광막 패턴 사이의 양측은 역경사면을 갖도록 형성된다.

바람직하게는, 상기 단계(b)는 상기 노출된 기판과 상기 제1 감광막 패턴 상 에 게이트 머리부분의 폭을 고려한 저감도 PMMA 감광막을 형성한 후, 전자빔 리소그라피 방법으로 노광 및 현상하여 소정의 폭을 갖는 게이트의 다리부분을 정의한다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 티형 게이트 제조방법을 설명하기 위한 단면도이다.

도 1a를 참조하면, 기판(100) 상에 형상반전(Image reversal)용 제1 감광막(110)을 도포한 후 베이킹 공정을 실시한다.

이때, 상기 제1 감광막(110)으로는 예컨대, AZ5214 감광막을 이용하며, 그 두께는 약 1.2㎛로 형성됨이 바람직하다.

도 1b를 참조하면, 소정의 마스크 패턴(미도시)을 이용하여 상기 제1 감광막(110)을 노광 및 현상하여 게이트의 머리부분인 패턴 영역을 노출시킨다.

이때, 상기 패턴 영역의 간격(폭)은 이후 게이트의 다리부분 형성을 위한 저감도 PMMA층 즉, 제2 감광막(120, 도 1c참조)의 두께를 고려하여야 한다. 예컨대, 상기 제2 감광막(120)의 두께가 약 0.2㎛이고, 게이트의 머리 폭이 약 1.0㎛인 티 형 게이트 전극을 형성을 형성할 경우 상기 제1 감광막(110)으로 정의해야 할 패터닝의 폭은 약 1.4㎛정도로 형성됨이 바람직하다.

도 1c를 참조하면, 저감도 PMMA층 즉, 제2 감광막(120)을 도포한 후 베이킹 공정을 실시한다. 이러한 공정은 상기 제2 감광막(120)의 두께를 조절함으로써 최종 게이트 머리부분의 폭을 자유롭게 조절할 수 있다.

또한, 상기 제2 감광막(120)의 도포 후 게이트 머리부분의 측면이 리프트-오프(lift-off) 공정을 용이하게 할 수 있도록 역경사면(130)을 유지하기 위해서는 상기 제1 감광막(110)을 충분히 현상하여 큰 역경사를 갖도록 해야 한다.

도 1d를 참조하면, 예컨대, 전자빔 리소그라피 방법을 이용하여 상기 제2 감광막(120)을 노광 및 현상하여 게이트의 다리부분을 정의한다. 상기 게이트의 다리부분은 약 0.05㎛ 내지 0.15㎛(바람직하게는, 약 0.1㎛ 이하)의 폭 범위로 정의됨이 바람직하다.

이때, 약 0.1㎛ 이하의 미세 게이트의 다리부분을 형성할 경우, 상기 제1 감광막(110)의 두께를 약 0.2㎛ 이하로 하거나 해상도가 매우 좋은 예컨대, ZEP 감광막을 사용함이 바람직하다. 상기 ZEP 감광막은 해상도가 매우 좋아서 약 50nm 이하의 게이트의 다리부분을 형성할 수 있다.

상기와 같이 게이트의 다리부분을 정의한 후, 소오스와 드레인 사이에 원하는 전류가 흐르도록 상기 기판(100)을 리세스하여 전류를 조절할 수 있도록 한다. 이때, 상기 리세스는 습식 방법 또는 건식 방법을 이용할 수 있다.

도 1e를 참조하면, 상기 결과물의 전체 상부면에 예컨대, Ti/Pt/Au로 구성된 게이트 전극용 금속층(140)을 예컨대, 전자선 진공증착법으로 증착한다.

도 1f를 참조하면, 예컨대, 리프트-오프(lift-off) 공정으로 상기 제1 감광막(110), 상기 제2 감광막(120) 및 상기 제2 감광막(120)의 상부에 형성된 게이트 전극용 금속층(140)을 제거하여 티형 게이트(150) 전극을 형성한다.

전술한 본 발명에 따른 반도체 소자의 티형 게이트 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.

이상에서 설명한 바와 같은 본 발명의 반도체 소자의 티형 게이트 제조방법에 따르면, 통상의 형상반전용 감광막을 이용하여 게이트의 머리부분을 정의한 후 단일층 저감도 PMAA층상에 전자빔으로 노광 및 현상하여 미세한 게이트의 다리부분을 정의함으로써, 노광 시간이 긴 게이트 머리부분의 노광을 전자빔 리소그라피 방법을 사용하지 않으므로 종래의 티형 게이트 전극 형성 방법보다 간단한 공정을 통한 공정단가 절감과 공정 시간을 단축시킬 수 있어서 생산성을 크게 증대시킬 수 있으며, 종래의 티형 게이트 전극 형성 방법보다 게이트 길이를 작게 할 수 있으므로 고주파 특성을 월등하게 향상시킬 수 있는 이점이 있다.

Claims (7)

1. (a) 기판 상부의 소정 영역이 노출되도록 제1 감광막 패턴을 형성하는 단계;

   (b) 상기 기판의 노출된 영역 일부분이 노출되도록 상기 노출된 기판 및 상기 제1 감광막 패턴 상에 제2 감광막 패턴을 형성하는 단계;

   (c) 상기 (b)단계 결과물의 전체 상부면에 소정 두께의 금속층을 형성하는 단계; 및

   (d) 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층을 제거하는 단계를 포함하여 이루어진 반도체 소자의 티형 게이트 제조방법.
2. 제 1 항에 있어서, 상기 단계(a)는 상기 기판 상에 형상반전용 감광막을 형성한 후, 상기 형상반전용 감광막을 광학 리소그라피 방법으로 노광 및 현상하여 상기 제1 감광막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법.
3. 제 2 항에 있어서, 상기 제1 감광막 패턴의 간격은 원하는 게이트 머리부분의 폭과 상기 제2 감광막 패턴의 두께에 의해 결정되는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법.
4. 제 2 항에 있어서, 상기 제1 감광막 패턴 사이의 양측은 역경사면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법.
5. 제 2 항에 있어서, 상기 단계(b)는 상기 노출된 기판과 상기 제1 감광막 패턴 상에 게이트 머리부분의 폭을 고려한 저감도 PMMA 감광막을 형성한 후, 전자빔 리소그라피 방법으로 노광 및 현상하여 소정의 폭을 갖는 게이트의 다리부분을 정의하는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법.
6. 제 5 항에 있어서, 상기 게이트 다리부분은 0.05㎛∼0.15㎛의 폭 범위로 형성되는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법.
7. 제 1 항에 있어서, 상기 단계(d)에서, 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층은 리프트-오프 공정을 통해 제거되는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법.

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