KR100218670B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 초고주파 저잡음용 소자제작을 위해 게이트 저항을 줄이는 방법으로 Ｔ형 게이트가 사용되고 있는데, 종래의 방법은 공정이 복잡하거나 게이트의 두께에 제한으로 잡음지수를 줄이는데 한계가 있었다. 이러한 문제점을 해결하기 위한 본 발명은 에피구조를 이용하여 전계효과 트랜지스터를 제작할 때 게이트 길이를 줄이기 위해 이중 노광에 의해 게이트패턴을 형성하고 얇은 금속막을 증착한 후 도금용 패턴을 형성하고 전기 도금으로 게이트를 형성하는 공정을 수행하므로 생산 단가와 수율을 높일 수 있으며, 잡음지수를 향상시킬 수 있는 반도체 소자의 게이트 형성 방법이 제시된다.

Description

반도체 소자의 게이트 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 마이크로파 및 밀리미터파에서 동작되는 저잡음용 화합물 반도체 소자의 게이트 제조 방법에 관한 것이다.
저잡음용 소자는 고주파의 무선통신에서 미약한 신호를 증폭하는 저잡음 증폭기에 사용되는 것으로, 잡음 특성은 잡음 지수(NF)로 정량화되며, 일반적으로 최소 잡음 지수(NFmim)는 다음과 같은 [수학식 1]의 소자 변수로 표현된다.
위 [수학식 1]으로부터 저잡음을 위해서 가장 중요한 것은 게이트 길이를 0.5um이하로 줄여 Cgs를 줄이고 트랜스컨덕턴스(gm0)를 증가시키는 것이다. 그러나 게이트 길이를 줄이면 반대로 게이트 저항(Rg)이 증가하여 잡음 지수를 줄이는데 어려움이 있었다. 그리고 기존의 광학 리소그래피로는 0.5 um이하의 게이트를 형성하기가 어려웠다.
이러한 문제점을 해결하기 위한 종래의 기술로는 전자선 리소그래피를 이용하거나 유전체를 이용하여 게이트 단면이 Ｔ자 형상인 Ｔ형 게이트를 형성하는 것이었다. 제1도 및 제2도를 참조하여 종래 기술의 문제점을 설명하면 다음과 같다.
제1도는 종래의 전자선 리소그래피에 의해 Ｔ형 게이트를 형성한 단면도이다. 먼저 제 1 감광막(photo resist)(104)을 도포한 후 제 1 감광막(106)보다 전자선에 감도가 10배 이상 좋은 제 2 감광막(106)을 도포하고 제 1 감광막층(104)과 같은 제 3 감광막(108)을 얇게 도포하여 전자선으로 감광시켜 현상하면 고감도의 제 2 감광층(106)은 개구가 넓게 되고 저감도의 제 1 감광층(104)은 전자선의 조사 크기만큼 개구되어 마치 와인 잔(wine goblet)모양의 개구가 형성된다. 얇은 저감도의 제 3 감광층(108)은 현상하는 동안 끝 부분이 손실되어 제 1 감광층(104)보다는 넓고 제 2 감광층(106)보다는 작게 개구되어 게이트(107) 금속만 남기고 나머지 금속을 제거하는 리프트오프(lift-off)공정을 용이하게 하여 주는 역할을 한다. 이러한 패턴을 형성한 후 금속막을 증착하고 리프트 오프 하면 Ｔ형 게이트(107)가 형성된다.
제2도는 종래의 유전체를 이용하여 Ｔ형 게이트를 형성한 단면도이다. 제1도에서 설명된 전자선 리소그래피에서의 3층 감광막을 사용하는 대신 유전체(209)를 사용하여 게이트 길이를 정의한 다음 게이트 길이보다 넓게 리프트 오프를 위한 패턴을 형성하고 게이트 금속을 증착한 후 리프트 오프하면 Ｔ형 게이트(207)가 형성된다.
상술한 바와 같은 전자선 리소그래피에 의한 종래의 기술은 0.5㎛이하의 게이트 길이를 정확하게 형성하여 주는 장점이 있지만, 제 2 감광층 두께 이하로만 Ｔ형 게이트 형성이 가능하며, 장비가 고가이면서 생산성이 매우 낮아 생산 단가가 아주 높은 것이 문제점이다. 또한, 유전체를 이용한 종래의 기술은 값싸고 쉽게 Ｔ형 게이트를 형성할 수 있는 장점이 있지만 유전체 식각정도에 따라 게이트 길이가 결정되며, 일반적인 광학 리소그래피를 사용할 경우 0.5㎛이하의 게이트 길이를 형성하기가 어렵고, 감광층보다 작게 금속막을 증착하여야 하므로 게이트 저항을 줄이는 데 한계가 있다.
따라서, 본 발명은 잡음 지수를 줄이기 위하여 기존의 광학 리소그래피로 0.5 ㎛이하의 게이트 길이를 형성하면서, 금도금 공정으로 게이트 저항을 줄이기 위해 게이트 금속 두께를 기존의 방법보다 3배 이상 높여 게이트를 형성하는 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 에피구조 기판의 선택된 영역에 소오스 및 드레인 전극을 형성하는 단계와, 상기 소오스 및 드레인이 형성된 기판 상부에 제 1 감광막을 도포하여 경화시킨 후 광을 조사하여 소오스와 드레인 사이를 노광시키는 단계와, 상기 소오스와 드레인 사이를 노광시킨 후 게이트가 형성될 곳의 부분만 겹치도록 재노광시키는 단계와, 상기 노광된 부분을 현상시켜 게이트 패턴을 형성하는 단계와, 상기 형성된 게이트 패턴을 포함한 전체 구조 상부에 금속층을 증착하는 단계와, 상기 금속층 상부에 제 2 감광막층을 형성한 후 선택된 영역을 제거하여 전기 도금을 위한 패턴을 형성하는 단계와, 상기 패턴에 전기 도금을 실시하여 게이트 전극을 형성하는 단계와, 상기 제 2 및 제 1 감광막층을 제거하는 단계로 이루어진 것을 특징으로 한다.
제1도는 종래의 전자선 리소그래피에 의해 Ｔ형 게이트를 형성한 단면도.
제2도는 종래의 유전체를 이용해 Ｔ형 게이트를 형성한 단면도.
제3a도 내지 제3h도는 본 발명에 따른 반도체 소자의 Ｔ형 게이트 형성 방법을 순서적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호 설명
101, 201, 301 : 기판 102, 202, 302 : 드레인
103, 203, 303 : 소오스 104, 204, 304 : 제 1 감광막층
305 : 얇은 금속층 106, 306 : 제 2 감광막층
107, 207, 307 : 게이트 108 : 제 3 감광막층
209 : 유전체층 310 : 마스크
311 : 조사 광
상술한 바와 같은 종래 기술의 문제점을 해결하고자 본 발명에서는 전자선 리소그래피나 유전체를 이용하는 대신 기존의 광학 리소그래피 방법을 응용한 이중 노광 방식을 이용하여 게이트 패턴을 정의하고 얇은 금속막을 증착한 후 도금용 패턴을 형성하고 기존의 금속막 증착법 대신 전기 금도금 공정을 이용하여 Ｔ형 게이트를 형성하는 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3a도 내지 제3h도는 본 발명에 따른 Ｔ형 게이트 형성 방법을 순서적으로 도시한 단면도로서, 금속전계효과 트랜지스터(MESFET)나 고전자 이동도 트랜지스터(HEMT)의 제작 공정을 예로 들어 설명한다.
제3a도는 준비된 에피구조 기판(301)의 선택된 영역에 소오스(303) 및 드레인(304) 전극을 형성한 단면도이다.
제3b도에 도시된 바와 같이 게이트 패턴 형성을 위해 제 1 감광막(304)을 도포하여 경화(baking)시킨 후 광학 리소그래피 장비인 스텝퍼를 이용하여 광을 조사(311)하여 소오스와 드레인 사이를 노광시킨다. 이때 통상의 감광막 노광 시간의 반만 노광시킨다.
제3c도는 게이트가 형성될 곳의 부분만 겹치도록 스텝퍼의 스테이지를 이동시켜 통상 노광 시간의 반만 노광시켜 게이트가 형성될 부분만 완전히 노광시키고 나머지 부분은 반만 노광시킨 단면도이다.
제3d도는 노광된 부분을 현상시켜 게이트 패턴을 형성한 단면도이다. 만약 스테이지 이동이 0.1㎛이하의 정확도를 갖지 못하거나 정렬이 문제될 경우는 마스크 2장으로 수행될 수 있다.
제3e도는 전자선 증착기를 이용하여 200Å 이하의 얇은 금속층(305)을 증착한 단면도이다. 금속층(305)으로는 Ti/Au를 증착한다. 이 층은 전기 도금을 위한 전극 역할을 하며 Ti층은 기판에 접착성을 좋게 하여 준다.
제3f도는 제 2 감광막층(306)을 도포하고 경화시킨 후 전기 도금 될 부분을 노광하고 현상하여 전기 도금을 위한 패턴을 형성한 단면도이다.
제3g도는 전기 도금을 수행하여 게이트(307)를 형성한 단면도이다.
제3h도는 리프트 오프 공정을 수행하여 제 2 감광막(306) 및 제 1 감광막(304)을 제거한 후 Ｔ형 게이트를 가진 MESFET이나 HEMT 소자의 제조가 완료된 단면도이다.
상술한 바와 같이 본 발명에 의하면 기존의 광학 리소그래피를 이용하고 금도금 공정을 이용하기 때문에 0.5㎛이하의 게이트 패턴을 쉽게 형성하여 생산 단가 및 수율을 개선시킬 수 있으며, 기존의 방법보다 게이트 금속층의 두께를 3배 이상 높일 수 있어 잡음 지수를 향상시킬 수 있는 훌륭한 효과가 있다.

Claims (3)

  1. 에피구조 기판의 선택된 영역에 소오스 및 드레인 전극을 형성하는 단계와, 상기 소오스 및 드레인이 형성된 기판 상부에 제 1 감광막을 도포하여 경화시킨 후 광을 조사하여 소오스와 드레인 사이를 노광시키는 단계와, 상기 소오스와 드레인 사이를 노광시킨 후 게이트가 형성될 곳의 부분만 겹치도록 재노광시키는 단계와, 상기 노광된 부분을 현상시켜 게이트 패턴을 형성하는 단계와, 상기 형성된 게이트 패턴을 포함한 전체 구조 상부에 금속층을 증착하는 단계와, 상기 금속층 상부에 제 2 감광막층을 형성한 후 선택된 영역을 제거하여 전기 도금을 위한 패턴을 형성하는 단계와, 상기 패턴에 전기 도금을 실시하여 게이트 전극을 형성하는 단계와, 상기 제 2 및 제 1 감광막층을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  2. 제 1 항에 있어서, 상기 금속층은 200Å 이하의 두께로 증착하고 전기 도금으로 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  3. 제 1 항에 있어서, 상기 게이트는 이중 노광에 의해 정의하고 전기 도금으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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