KR20020054710A - 반도체 소자의 다층 배선 형성 방법 - Google Patents
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Abstract
본 발명은 제 1 절연막의 손실을 줄여 하부 전도체와 상부 금속층과의 도전율을 높이는 데 적당하도록 한 반도체 소자의 다층 배선 형성방법에 관한 것으로,기판 상의 일정 영역에 하부 전도체를 형성하는 단계와, 상기 하부 전도체를 포함한 기판의 전면에 제 1 절연막, 식각 방지막을 차례로 형성하는 단계와, 상기 하부 전도체가 소정 부분 노출되도록 식각 방지막, 제 1 절연막을 선택적으로 제거하여 비아 홀을 형성하는 단계와, 상기 제 1 절연막을 습식 식각에 의한 언더컷을 이용하여 상기 비아 홀의 너비를 확장시키는 단계와, 상기 비아 홀 내부에 에어 갭을 갖도록 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막, 제 2 절연막, 식각 방지막을 선택적으로 제거하여 상기 비아 홀을 지나도록 트랜치를 형성하는 단계와, 상기 트랜치 내에 전도성의 확산 방지막과 상부 금속 배선을 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 제 1 절연막의 손실을 줄여 하부 전도체와 상부 금속층과의 도전율을 높이는 데 적당하도록 한 반도체 소자의 다층 배선 형성방법에 관한 것이다.
이하 도면을 참조하여 종래의 반도체 소자의 다층 배선 형성 공정에 대해 설명한다.
도 1a 내지 도 1d는 종래의 반도체 소자의 다층 배선 형성 방법을 나타낸 공정 단면도이다.
도 1a와 같이, 기판(11) 상에 하부 전도체(12), 제 1 절연막(13), 식각 방지막(14)을 형성한 후 상기 식각 방지막(14)과 상기 제 1 절연막(13)을 선택적으로 제거하여 비아 홀을 형성한다.
도 1b와 같이, 상기 비아 홀을 포함한 기판(11)의 전면에 제 2 절연막(15)을 형성한다.
도 1c와 같이, 상기 제 2 절연막(15) 상에 감광막(16)을 도포하고 패터닝하여 트랜치를 정의한다.
도 1d와 같이, 상기 감광막을 마스크로 하여 상기 트랜치가 형성되도록 상기 제 2 절연막(15) 및 식각 방지막(14)을 선택적으로 제거한다. 이 때 제 2 절연막(15) 및 식각 방지막(14)을 식각할 때 상기 제 1 절연막(13)의 일부 부위까지 제거된다.
상기와 같이 일련의 과정을 거친 후, 비아 홀과 트랜치 내에 전도성 확산 방지막을 형성하고, 그 위에 상부 금속 배선을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 다층 배선 형성 방법은 다음과 같은 문제점이 있다.
첫째, 상기 트랜치 식각을 할 경우 제 2 절연막의 식각 두께가 깊을 경우, 절연막과 식각 방지막와의 선택비 마진이 적어(현재 식각 기체로는 10:1 이하) 제 1 절연막의 과다 손실이 일어난다. 제 1 절연막 손실로 인해 비아 홀이 균일한 크기로 유지되지 못해, 콘택 영역 외의 영역까지 상부 금속이 형성되어 쇼트를 유발시킨다.
둘째, 제 2 절연막 식각시 제 1 절연막을 보호하기 위해서는 식각 방지막이 일정 두께 이상 형성되어 있어야 한다. 그러나, 식각 방지막으로 질화막 계통의 막을 사용하게 되므로, 상기 제 2 절연막 식각 후에 상기 식각 방지막이 남게 되면, 상부 금속과 하부 전도체와의 콘택시, 금속의 부식을 초래할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 제 1 절연막의 손실을 없앨 수 있는 효과적인 반도체 소자의 다층 배선 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 다층 배선 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 반도체 소자의 다층 배선 형성 방법을 나타낸 공정 단면도
도 3a 내지 도 3b는 본 발명의 공정에서 비아 홀 및 트랜치 형성을 나타낸SEM
도면의 주요 부분에 대한 부호 설명
21 : 기판 22 : 하부 전도체
23 : 제 1 절연막 24 : 식각 방지막
25 : 제 2 절연막 26 : 제 3 절연막
27 : 감광막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 다층 배선 형성 방법은, 기판 상의 일정 영역에 하부 전도체를 형성하는 단계와, 상기 하부 전도체를 포함한 기판의 전면에 제 1 절연막, 식각 방지막을 차례로 형성하는 단계와, 상기 하부층 전도체가 소정 부분 노출되도록 식각 방지막, 제 1 절연막을 선택적으로 제거하여 비아 홀을 형성하는 단계와, 상기 제 1 절연막을 습식 식각에 의한 언더컷을 이용하여 상기 비아 홀의 너비를 확장시키는 단계와, 상기 비아 홀 내부에 에어 갭을 갖도록 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막, 제 2 절연막, 식각 방지막을 선택적으로 제거하여 상기 비아 홀을 지나도록 트랜치를 형성하는 단계와, 상기 트랜치 내에 전도성의 확산 방지막과 상부 금속 배선을 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 반도체 소자의 다층 배선 형성 방법에 대해 설명한다.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 다층 배선 형성 방법을 나타낸단면도이다.
도 3a내지 도 3b는 본 발명의 공정에서 트랜치 형성을 나타낸 SEM이다.
도 2a와 같이, 기판(21)상에 배선으로 이용할 하부 금속을 도포하고, 이를 사진 및 식각하여 하부 전도체(22)를 형성한다. 상기 하부 전도체(22)는 Al, Ti, TiN, W, WN 등의 금속을 사용한다.
이어, 상기 하부 전도체(22)를 포함한 기판(21)의 전면에 제 1 절연막(23), 식각 방지막(24)을 차례로 형성한다.
상기 제 1 절연막(23)은 낮은 유전율 특성을 갖는 재료를 사용하여 충분한 절연효과를 갖게 하며, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), BSG(Boron Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), MTO(Mid Temperature Oxidation), SOG(Spin On Glass) 등을 단독 또는 혼용하여 형성한다.
한편, 상기 식각 방지막(24)은 PE-nitride(Pasma Enhanced-nitride) 또는 SiON 또는 Si3N4등의 질화막 계통의 막을 사용하고, 그 두께는 100내지 2000Å으로 한다.
이어, 사진 및 식각 공정으로 상기 제 1 절연막(23)과 식각 방지막(24)을 선택적으로 제거하여 비아 홀을 형성한다.
상기 비아 홀 생성 후 BOE(Bufferd Oxidation Echant=NH4F+HF), HF 등의 습식 식각으로 제 1 절연막(23)을 언더컷(undercut)시켜, 상기 식각 방지막(24)이 상기 제 1 절연막(23)에 비해 약간 돌출한 모습으로 식각한다. 상기 돌출한 식각 방지막(24)은 이후 공정에서 비아 홀의 에어 갭을 늘릴 수 있고, 상부 절연막 식각시 하부에 있는 제 1 절연막(23) 까지 과도 식각되는 현상을 줄일 수 있다.
도 2b와 같이, 상기 비아 홀을 포함한 기판(21) 전면에 제 2 절연막(25) 및 제 3 절연막(25)을 차례로 형성한다. 여기서, 상기 제 2 절연막(25)은 스텝 커버리지(step coverage)가 나쁜(worse) 절연체를 사용하여 상기 비아 홀에 에어 갭(air gap)이 생기도록 한다. 반면, 상기 제 3 절연막(26)은 스텝 커버리지가 좋은 절연체를 사용한다. 따라서, 상기 제 2 절연막(25)과 상기 제 3 절연막(26) 사이에는 어떠한 개핑(gapping) 현상도 생기지 않게 한다.
상기 에어 갭(air gap) 형성을 위한 제 2 절연막(25)은 PECVD, SiON2, USG 막으로 하고, 그 두께는 2000내지 20000Å으로 한다. 에어 갭(air gap)은 특정CD(Critical Dimension) 범위 내에서만 생성된다.
스텝 커버리지 특성이 좋은 상기 제 3 절연막(26)은 고밀도의 플라즈마 SiO2막을 사용하고 그 두께는 상기 제 2 절연막(25)과 같이, 2000내지 20000Å으로 한다.
도 2c와 같이, 제 3 절연막(26) 상에 감광막(27)을 도포하고 패터닝하여 트랜치를 정의한다. 상기 트랜치는 비아 홀과 함께 콘택으로 쓰일 부위이다.
상기 감광막은 네거티브(negative resist) 방식으로 패터닝한다. 따라서 노광된 부분은 남아있고, 빛이 차단된 부분은 제거된다.
도 3a는 상기 제 3 절연막이 형성된 후의 에어 갭 변화를 나타낸 SEM이다.
도 2d와 같이, 상기 감광막을 마스크로 하여 상기 제 3, 제 2 절연막(26, 25)을 선택적으로 제거하여 트랜치를 형성한다. 상기 제 3, 제 2 절연막(26, 25)을 식각 하는 동안 돌출된 식각 방지막(24) 부위도, 상기 식각 기체에 의해 효과적으로 제거된다.
도 3b는 최종적으로 트랜치 형성 후 비아 홀의 모습을 본 SEM이다.
상기 제 3, 제 2 절연막(26, 25) 식각은 플라즈마 식각 공정을 이용하여 세밀하게 실시한다. 상기 제 3, 제 2 절연막(26, 25) 식각을 진행하는 동안 제 2 절연막(25)으로 인해 생긴 비아 홀 내의 에어 갭으로 인해 식각 타겟(target)이 줄어들어 제 1 절연막(23)의 손실은 거의 없게된다.
상기와 같은 일련의 공정을 끝내고, 다층 배선을 형성하기 위해서는, 상기비아 홀 및 트랜치내에 전도성 확산 방지막을 형성한다. 이어, 상기 비아 홀 빛 트랜치를 포함한 전도성 확산 방지막 상에 상부 금속을 매립하여 하부 전도체와 도전시킨다.
여기서, 상기 확산 방지막을 전도성으로 하는 이유는 상부 금속과 하부 전도체와의 도전을 위해서이다. 상기 확산 방지막으로는 TiN, TaN, WN 등의 금속막을 사용하고, 그 두께는 100내지 1000Å으로 한다.
또한, 상기 상부 금속으로는 Al, Cu 등을 사용한다.
본 발명의 반도체 소자의 다층 배선 형성 방법은 다음과 같은 효과가 있다.
첫째로, 스텝 커버리지 특성이 나쁜 절연막을 사용하여 비아 홀 내에 에어 갭을 형성하여, 상부 절연막 식각시 에어 갭 만큼 식각 타겟이 감소하게 되므로, 제 1 절연막의 손실을 방지할 수 있다. 이로 인해, 콘택 영역외에 절연특성을 파괴하지 않아 하부 전도체와 상부 금속과의 도전율을 늘릴 수 있다.
둘째로, 비아 홀 형성시 습식 식각을 통해 언더컷(undercut)하여 일부 식각 방지막을 돌출시켜, 식각 방지막 하부의 제 1 절연막의 손상을 줄일 수 있다. 이로 인해 절연막과 식각 방지막과의 선택비 마진이 높은 식각 기체를 사용할 필요가 없어져 식각 공정을 용이하게 할 수 있다.
셋째로, 식각 방지막의 두께를 감소시켜 상하부 절연막의 캐패시턴스(capacitance)가 증가하는 현상을 방지할 수 있다.
Claims (7)
- 기판 상의 일정 영역에 하부 전도체를 형성하는 단계;상기 하부 전도체를 포함한 기판의 전면에 제 1 절연막, 식각 방지막을 차례로 형성하는 단계;상기 하부 전도체가 소정 부분 노출되도록 식각 방지막, 제 1 절연막을 선택적으로 제거하여 비아 홀을 형성하는 단계;상기 제 1 절연막을 습식 식각에 의한 언더컷을 이용하여 상기 비아 홀의 너비를 확장시키는 단계;상기 비아 홀 내부에 에어 갭을 갖도록 제 2 절연막을 형성하는 단계;상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계;상기 제 3 절연막, 제 2 절연막, 식각 방지막을 선택적으로 제거하여 상기 비아 홀을 지나도록 트랜치를 형성하는 단계;상기 트랜치 내에 전도성의 확산 방지막과 상부 금속 배선을 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 에어 갭 형성시에 비아 홀의 중앙쪽으로 돌출된 식각 방지막을 이용하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 제 3 절연막은 제 2 절연막에 비해 스텝 커버리지율이 큰 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 식각 방지막은 PE-nitride, SiON, Si3N4중 적어도 어느 하나를 100 내지 2000Å 두께로형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 습식 식각은 HF 또는 BOE를 사용하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항 또는 제 3항에 있어서,상기 제 2 절연막은 PECVD SiON2또는 USG 막 중 어느 하나를 2000내지 20000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항 또는 제 3항에 있어서,상기 제 3 절연막은 고밀도 플라즈마 SiO2막으로 2000내지 20000Å 두께로형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
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| Publication Number | Publication Date |
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| KR20020054710A true KR20020054710A (ko) | 2002-07-08 |
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| KR1020000083886A KR20020054710A (ko) | 2000-12-28 | 2000-12-28 | 반도체 소자의 다층 배선 형성 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11495473B2 (en) | 2020-07-27 | 2022-11-08 | SK Hynix Inc. | Semiconductor device and manufacturing method of semiconductor device |
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2000
- 2000-12-28 KR KR1020000083886A patent/KR20020054710A/ko not_active Application Discontinuation
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