JPH02278769A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に関するもので、特に′；極極線
線構造おいて、層間絶縁膜上から該膜を通り基板の拡散
領域に達する穴（スルーホールとも呼ぶ）か＠細な半導
体装置に使用されるものである。

（従来の技術） 従来、半導体装置の眉間絶縁膜の上下を通して配線する
際、層間絶縁膜に所定の穴（スルーホール）をあけ、上
部配線層の堆積時に、穴にふりつもる同配線材で上下部
の導通を確保していた。

このような従来例について、図面を参照して更に詳述す
る。

第４図は、ＭＯＳトランジスタ（ＭＯＳ　　ＦＥＴ）を
回路素子として含む例えばメタティクＲＡＭ等の半導体
装置の断面のうち、ＭＯＳ　　ＦＥＴのドレイン部分を
抜き出して示すものである。

Ｐ型シリコン基板１の表面領域にドレインとなるＮ型拡
散領域２を形成した後、基板１上に酸化シリコン絶縁層
（層間絶縁膜ともいう）３を堆積する。　次にこの絶縁
層３の表面からＮ型拡散領域２に達するスルーホール４
を開口し、例えば１％程度のＳｉを含むＡＪ金合金物理
蒸着法により、酸化シリコン絶縁層３の全面に堆積した
後、バタ−ニングして配線層５を形成する。　この時ス
ルーホールの径が大きい場合には、スルーホールはＡｌ
−５ｉ合金により同図のように埋め込まれ、配線層５と
Ｎ型拡散領域２とは導通する。

しかし近年、素子の微細化にｒ′＝い、スルーホールの
アスペクト比、即ち深さ／径か大きくなり、物理蒸着で
の付着形状から第５図のようにスルーホール部に空洞６
が　できやすくなり、ある確率で段切れが起り、電気的
導通が確保されないことがある。

このような不良の対策として、近年、導電物質をスルー
ポール部のみに堆積させる方法が開発されている。　特
にこの方法として、シリコンをスルーポール部のみに選
択的にエピタキシャル成長させる方法は有効であり、こ
れによりスルーポール部の導通不良問題はほぼ解決可能
である（文献例、Ｔａｋａｎｏ　ｅｔ　ａｔ、Ｊａｐ、
Ｊ、ｏｆ　Ａｐｐｌ、ｐｈｙｓ、ｖｏｌ、２１゜Ｎｏ、
９．１９８２．ｐ、１５６４）。　第６図に示すように
、Ｐ型シリコン基板１上の酸化シリコン絶縁層３の表面
からＮ型拡［域２に達するスルーホール４を開口した後
、選択エピタキシャル成長法により、スルーホール部の
みに不＜（ｌをドープしたシリコンを気相成長させ、酸
化シリコン絶縁層３と段差かない低抵抗の単結晶シリコ
ン層７を形成する。

その後、Ａ４−３ｉ層を物理蒸着した場合には、第５図
で示されるような空洞或いは段切れは発生しない。　こ
の後は公知の光蝕刻法により配線が完成する。

この従来の選択気相成長法では、層間絶縁層としてリン
やボ０７を多量（１０”　　ａｔｏｎｅｓ／　ａ１３以
上）に含んだ酸化シリコン絶縁層が使用され、そこに開
口して、シリコンを堆積している。　この堆積時には、
例えば９００°Ｃという高温を必要とするため、前記酸
化シリコン絶縁層からリンやボロンか蒸発し、スルーホ
ールに堆積するシリコン層に混入し、シリコン層の導電
型や抵抗値を制御することが難しいという問題がある。

　又前記酸化シリコン絶縁層は、重金属（例えばＦｅや
Ｎｉ）等の不純物を吸収（ゲッタリング、ｇｅｔｔｅｒ
ｉｎｃ＋　）　ｌ、やすいため、開口時等に前記絶縁層
か汚染されやすいことか問題となっている。

（発明が解決しようとする課題） これまで述べたように、層間絶縁層上に配線層を堆積す
る際、スルーポールにも同時に配線材を堆積し直接配線
する方法は、スルーホールのアスペクト比が大きくなる
と、スルーホール部に空洞や段切れが発生し問題となる
。　これに対し、選択気相成長法によりスルーホール部
のみにシリコンを成長させた後、配線層を形成する方法
はスルーポール部における段切れ等もなく、前記問題を
解決することかできる。　しかしながらこの選択気相成
長法では、スルーホール部にシリコンを堆積するとき、
酸化シリコン絶縁層からリンやポロンか蒸発し、堆積し
たシリコン層の導電型や抵抗値の制御が難しいという欠
点がある。　又前記絶縁層は重金属を吸収しやすく、こ
れにより素子の劣化をもたらすという欠点がある。

本発明は、前・記欠点に鑑みなされたもので、基板の拡
散領域と、眉間絶縁層上の配線層をスルーホールを通し
て電気的に導通させる構造の半導体装置において、スル
ーホール部に選択的に堆積するシリコン半導体層への不
純物の入り込み及び層間絶縁層の重金属等による汚染を
低くすることにより、前記シリコン半導体層の抵抗制御
性の改善と、前記層間絶縁層の汚染による素子の劣化を
抑えることのできる構造の半導体装置を提供することを
目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、半導体基板主面に露出して選択
的に形成される拡散領域と、　この拡散領域上に形成さ
れる酸化シリコン絶縁層と、　この酸化シリコン絶縁層
上に積層される窒化シリコン絶縁層と、　この窒（ヒシ
リコン絶縁層の主面から１ｒＩ記酸化シリコン絶縁層を
通り前記拡散領域に達するスルーホールを、選択的に埋
め込む低比抵抗のシリコン半導体層と、　このシリコン
半導体層に接し、前記窒化シリコン絶縁層上に形成され
る配線層とを、　具備することを特徴とするものである
。

なお上記酸化シリコン絶縁層は、Ｓ　ｌ　Ｏ；！を」三
成分とする膜で、不純物を実質的に含まない膜、リンや
ボロン等の不純物を多址に含む膜或いはこれらの積層膜
である。　又スルーホールに埋め込まれたシリコン半導
水層は、窒化シリコン絶縁層上には成長しないで、スル
ーホール部のみに選択的に成長した半導体層であって、
シリコンの単結晶層であっても多結晶層であってもよい
。

（作用） 本発明の半導体装置は、層間絶縁層として通常の酸化シ
リコン絶縁層上に、更に窒化シリコン絶縁層を積層した
もので、この窒化シリコン絶縁層により酸化シリコン絶
縁層からのボロンやリン等の不純物の蒸発を減らし、又
外から酸化シリコン絶縁層への重金属等の汚染の入り込
みを抑えることか可能となる。　これにより選択的にス
ルーホールに堆積したシリコン半導体層への抵抗制御性
の改善と、層間絶縁層の汚染による素子の劣化を抑える
ことができた。

又本発明の半導体装置の製造方法の主要部分は次の通り
である。　即ち、半導体基板上に拡散領域を選択的に形
成し、その」ユに酸化シリコン絶、縁、層を形成した後
、更に窒化シリコン絶縁層を積層する。　次に窒化シリ
コン絶縁層の主面から前記拡散領域に達するスルーホー
ルを開口した後、開口部にのみシリコン半導体層が形成
され、窒化シリコン絶縁層上には形成されない選択条件
の気相成長条ｒ＋（温度、雰囲気等）で化学反応堆積を
行なう、　その後表面に物理的堆積法により配線部材を
堆積し、配線層を形成する。　窒化シリコン絶縁層は、
上記のスルーホール開口工程、選択気相成長工程及び配
線層形成工程において、酸化シリコン絶縁層からのボロ
ンやリン等の不純物の蒸発及び外から該絶縁層へ重金属
等の入り込みを抑える作用をする。

（実施例） 以下図面を参照して、本発明の一実施例を説明する。

本発明のＭＯＳ　　ＦＥＴを含む集積回路において、Ｍ
ＯＳ　　ＦＥＴの断面を抜き出して第１図に示す。　同
図において、Ｐ型シリコン基板４１上に形成される素子
分離領域の５ｉ０２層４２に囲まれた素子領域にＭＯＳ
　　ＦＥＴは形成される。

即ち、！８酸化膜（デー１〜酸化１１り４３を介してゲ
ートな極４５か設けられる。　デー１−電極をマスクに
して選択的にＮ型不純物を拡散して、基板主面に露出す
る拡散領域４６．４７即ちソース領域４６、ドレイン領
域４７が形成されている。　この拡散領域４６．４７上
には、熱酸化膜４３、リンを含んだ酸化シリコン絶縁層
（ＰＳＧＩ！！＞４８及びボロンとリンを含んだ酸化シ
リコン絶縁層＜Ｂｌ）ＳＧＩ模）４９からなる積層酸化
シリコン絶縁層エユか形成されている。　更にこの酸化
シリコン絶縁層４つ上に窒化シリコン絶縁層５０が積層
される。　この窒化シリコン絶縁層５０の主面から前記
酸化シリコン絶縁層土工を通り拡散領域４６及び４７に
達する開口を選択的に埋め込む低比抵抗のシリコン半導
体層５１３及び５１Ｄが形成される。　このシリコン半
導体層５１Ｓ及び５１Ｄに、接し、窒化シリコン絶縁層
５０上に、それぞれソース電極配線層５２Ｓ及びドレイ
ン電極配線層５２Ｄとが設けられる。

次に上記構成の本発明の半導（ホ）装置の製造方法につ
いて、第２図を参照して以下説明する。

第２図（ａ　）　４：示すように、Ｐ型（１００）シリ
コン半導体基板４１に、いわゆるＬＯＣＯ３法によって
素子分離領域である５ｉ０２層４２を形成した。

次に同図（ｂ）に示すように、素子領域に２００人の熱
酸化膜（ゲート酸化膜）４３を形成し、続いて多結晶シ
リコンをＬＰＣＶＤ法により４０００Ｘ堆積し、リンの
ドーピングを行なった。　次にこの多結晶シリコンをフ
ォトリソグラフィー法によりパターニングし、エツチン
グを行なってゲート電極４５を形成した。

次に第２図（ｃ）に示すように、ゲートナ介４５をマス
クとして、ソース領域４６、ドレイン＠域４７を形成す
るなめ、Ａｓのイオン注入を５ｘ　１０”　　ａｔｏｎ
ｓ／　ｃｎ２のドーズ量で行なった。　次に基板を９０
０°Ｃ″′Ｃ″酸化した後、リンを含んだ酸化シリコン
絶縁層（ＰＳＧ膜）４８をＣＶＤ法により３０００Ｘ堆
積し、続いてボロンとリンを含んな酸化シリコン絶縁層
（ＢＰＳＧ膜）４つをＣＶＤ法により５０００人堆積し
た。　次に窒化シリコン絶縁層５０をＬＰＣＶＤ法によ
り１０００人堆積した。

次に第１図に示すように、ソース領域４６及びドレイン
領域４７にコンタクトをとるため、フォトリソグラフィ
ー法及びエツチングにより、スルーホールを開口した。

　次に既に知られている選択気相エピタキシャル成長法
により、スルーホール部をシリコン半導体層で埋め込ん
だ。　この時の成長条件としては、例えばＨ２ガスをＩ
Ｉ／ｌｉｎ、Ｓｉ　Ｈ２ＣＩ２ガスを４００　ｌｌｌ　
／ｎｉｎ　、ＨＣｌガスを１１／ｉｉｎ、ドーピングカ
スとしてＰＨ：ｌガスを１０１／ｌｉｎ流し、反応室の
全圧力は１００　Ｔ。

ｒｒの減圧状態とし、且つ反応室の温度を９００°Ｃに
設定しな。　成長時間として３０分行ない、スルーホー
ル内に９０００Ｘ程度のシリコン半導体層５１Ｓ及び５
１Ｄを成長させた。　このとき熱酸化膜４３、ＰＳＧ膜
４８及びＢＰＳＧ膜４９全４９した酸化シリコン絶縁層
重」−と窒化シリコン絶縁層５０とからなる絶縁膜部に
はシリコン層は堆積しなかった。　次にＳｉを約１％含
むＡ１合金をスパッタリングにより５０００人堆積した
。　その後、フォトリソグラフィー法によりＡｌ−８ｉ
層をバターニングし、エツチングを行ない、配線層５２
を形成した。　又、比較するため、窒化シリコン層を堆
積しない従来の構造の半導体装置を作成した。

このようにして形成した本発明の実施例及び従来例の、
それぞれ複数素子のコンタクト抵抗即ちソース・ドレイ
ン領域とＡｌ−８ｉ配線層との間の抵抗を測定した結果
を第３図に示す、　　ｌｌｌ軸はコンタクト抵抗（ＸＩ
Ｏ−’Ωｃｉ２）を表わし、図中にその平均値をＯ印で
、又コンタクト抵抗値のバラツキを最大値（ＭＡＸ）と
最小値（ＭＩＮ＞とを結ぶ線分で表わす、　第３図に示
すように、本発明による窒化シリコン層を堆積した構造
の素子では、従来の素子に比べ、コンタクト抵抗値の絶
対値は小さく、且つバラツキも小さいことがわかる。　
従来例で、コンタクト抵抗が大きいのは、選択エピタキ
シャル成長時、ＢＰＳＧ中のボロンか、Ｎ型のシリコン
半導体層に混入し、抵抗を上げているためと思われる。

又酸化シリコン絶縁層工旦か重金属により汚染され、素
子が劣化するという課題については、素子の歩留りの比
較で考えると、本発明の半導体装置では、従来例の装置
に比べ約１０％高い歩留りとなった。

本実施例では、スルーホールを選択エピタキシャル成長
法により埋め込んだが、多結晶シリコンであっても差支
えない。　又本実施例では、半導体装置としてＭＯＳ　
　ＰＥＴを含む集積回路を収り上げたが、これに限定さ
れない。　本発明は、酸化シリコン絶縁層上の配線層と
基板の能動領域か、スルーホールの導電層により電気接
続されるＦＭ造のその他の集積回路に対しても、適用で
きることは勿論である。　又前記本発明の実施例で述べ
た半導体装置の製造方法の主要部分は、前記その曲の集
積回路の製造方法にも適用できる。

［発明の効果］ これまで述べたように、本発明の半導体装置は、基板の
拡散領域と、眉間絶縁層上の配線層とを、スルーホール
部の選択気相成長層により導通させる構造であるが、従
来の層間絶縁層である酸化シリコン絶縁層上に、新しく
窒化シリコン絶縁層を積層したもので、これによりスル
ーホール部に選択的に堆積するシリコン半導体層への不
純物の入り込み及び酸化シリコン絶縁層の重金属による
汚染を低減することが可能となり、前記シリコン半導体
層の抵抗制御性の改善と、前記酸化シリコン絶縁層の汚
染による素子の劣化を抑えることのできる構造の半導体
装置を提供することができた。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置に含まれる
ＭＯＳ　　ＦＥＴの断面図、第２図は第１図に示すＭＯ
Ｓ　　ＦＥ”ｌ’の製造方法を示す断面図、第３図はコ
ンタクト抵抗値の本発明例と従来例との比較を示す図、
第４図はスルーホール径が大きい従来の半導体装置のス
ルーホール部の断面図、（ｂ） （Ｃ） 第５図はスルーホール径か小さい従来の半導体装置のス
ルーホール部の断面図、第６図は従来の半導体装置の選
択成長による埋め込み技術を用いたスルーホール部の断
面図である。 ４１・・・半導体基板、　４３・・・熱酸化膜（ゲート
酸化膜）、　４５・・・ケートな、極、　４６・・・拡
散領域（ソース領域）、　４７・・・拡散領域（ドレイ
ン領域）、　４８・・・酸化シリコン絶縁層（ＰＳＧ）
、・４つ・・・酸化シリコン絶縁層（ＢＰＳＧ）、　生
」−・・酸化シリコン絶縁層（Ｖｉ層）、　５０・・・
窒化シリコン絶縁層、　５１３．５１Ｄ・・・ソース及
びドレインシリコン半導体層、　５２Ｓ、５２Ｄ・・・
ソース及びドレイン配線層。 第 ０ゴ（２） ｘ＋Ｏ−’ΩＣ１’ １０［ 図（１）

Claims (1)

【特許請求の範囲】
1. １半導体基板主面に露出して選択的に形成される拡散領
   域と、この拡散領域上に形成される酸化シリコン絶縁層
   と、この酸化シリコン絶縁層上に積層される窒化シリコ
   ン絶縁層と、この窒化シリコン絶縁層の主面から前記酸
   化シリコン絶縁層を通り前記拡散領域に達する開口を選
   択的に埋め込む低比抵抗のシリコン半導体層と、のシリ
   コン半導体層に接し、前記窒化シリコン絶縁層上に形成
   される配線層とを、具備することを特徴とする半導体装
   置。