JPS63143838A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63143838A JPS63143838A JP29040586A JP29040586A JPS63143838A JP S63143838 A JPS63143838 A JP S63143838A JP 29040586 A JP29040586 A JP 29040586A JP 29040586 A JP29040586 A JP 29040586A JP S63143838 A JPS63143838 A JP S63143838A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電極と配線又は配線と配線の接続技術に関す
るものであり、特に、半導体集積回路装置の電極と配線
又は配線と配線の接続に適用して有効な技術に関するも
のである。
るものであり、特に、半導体集積回路装置の電極と配線
又は配線と配線の接続に適用して有効な技術に関するも
のである。
半導体集積回路装置が高集積になるに従って、電極と配
線又は配線と配線を接続するための接続孔が微細化され
る。このため、接続孔内における段差被着性(ステップ
カバレッジ)が悪くなる。
線又は配線と配線を接続するための接続孔が微細化され
る。このため、接続孔内における段差被着性(ステップ
カバレッジ)が悪くなる。
そこで、前記接続孔を電気メッキによって埋込み。
この後電極と、配線又は配線と配線の接続を行うことが
考えられる。メッキ時にメッキされる基板は負電位とさ
れ、メッキする金属は正電位とする。
考えられる。メッキ時にメッキされる基板は負電位とさ
れ、メッキする金属は正電位とする。
なお、配線形成技術に関しては、例えば日経マグロウヒ
ル社発行、日経エレクトロニクス別冊「日経マイクロデ
バイセズJ 1983年8月22日発行、pt 13
〜p123に記数されている。
ル社発行、日経エレクトロニクス別冊「日経マイクロデ
バイセズJ 1983年8月22日発行、pt 13
〜p123に記数されている。
本発明者は前記技術を検討した結果1次の問題点を見出
した。
した。
基板表面の例えばソース、ドレイン上の接続孔は、電気
メッキによって良好に埋込むことができる。ところが、
基板に接続していない電極又は配線は、負電位とならな
い。このため、前記電極又は配線上に形成される接続孔
は、電気メッキによって埋込むことが実質的に困難であ
る。
メッキによって良好に埋込むことができる。ところが、
基板に接続していない電極又は配線は、負電位とならな
い。このため、前記電極又は配線上に形成される接続孔
は、電気メッキによって埋込むことが実質的に困難であ
る。
本発明の目的は、i′!!気的信気性信頼性を図ること
にある。
にある。
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、基板から絶縁されている前記配線又は電極を
所定電位にして、前記接続孔内をメッキして埋込む。
所定電位にして、前記接続孔内をメッキして埋込む。
上記した手段によれば、接続孔内における配線の断線が
なくなるので、電気的信頼性を向上することができる。
なくなるので、電気的信頼性を向上することができる。
以下1本発明を実施例とともに説明する。
実施例は、半導体集積回路装置の製造工程に従がって説
明する。
明する。
第1図乃至第1O図はlMISFET近傍の平面図又は
断面図である。
断面図である。
第1図及びそのA−A切断線における断面図である第2
図に示すように、p−型単結晶シリコンから入る基板1
表面にM I S FET等の素子領域を規定するよう
に、基板1表面の熱酸化による酸化シリコン膜からなる
フィールド絶縁膜2と、その下にpチャネルストッパ領
域3を形成する0次に。
図に示すように、p−型単結晶シリコンから入る基板1
表面にM I S FET等の素子領域を規定するよう
に、基板1表面の熱酸化による酸化シリコン膜からなる
フィールド絶縁膜2と、その下にpチャネルストッパ領
域3を形成する0次に。
基板1表面の熱酸化による酸化シリコン膜からなるゲー
ト絶縁膜(wIい酸化シリコン膜)4を形成する。次に
、フィールド絶縁膜2上を延在する配線5が基板1に接
続(ダイレクトコンタクト)される部分の薄い酸化シリ
コン膜4を選択的に除去して開ロアを形成する。開ロア
から基板1の表面が露出する。次に、例えばCVDによ
って基板1上の全面に例えば多結晶シリコン膜を形成し
、これにn型不純物例えばリンをイオン打込み、熱拡散
等によって導入して低抵抗化を図った後に、前記多結晶
シリコン膜をパターニングしてゲート化If!5及び配
線5を形成する。
ト絶縁膜(wIい酸化シリコン膜)4を形成する。次に
、フィールド絶縁膜2上を延在する配線5が基板1に接
続(ダイレクトコンタクト)される部分の薄い酸化シリ
コン膜4を選択的に除去して開ロアを形成する。開ロア
から基板1の表面が露出する。次に、例えばCVDによ
って基板1上の全面に例えば多結晶シリコン膜を形成し
、これにn型不純物例えばリンをイオン打込み、熱拡散
等によって導入して低抵抗化を図った後に、前記多結晶
シリコン膜をパターニングしてゲート化If!5及び配
線5を形成する。
ここで、ゲート絶縁膜4上がゲート電極5であり、フィ
ールド絶縁膜2上が配線5である。この配線5は、基@
1の開ロアから露出している表面に被着している。ゲー
ト電極5及び配線5となる多結晶シリコン膜のアニール
時に、その多結晶シリコン膜中に含まれているn型不純
物例えばリンが、多結晶シリコン膜と基板1が直接被着
している表面から基板1内に拡散してn8型半導体領域
6、Aを形成する。次に、ゲート電極5及び配線5をマ
スクとしてn型不純物例えばヒ素のイオン打込みによっ
てT1°型半導体領域6を形成する。次に。
ールド絶縁膜2上が配線5である。この配線5は、基@
1の開ロアから露出している表面に被着している。ゲー
ト電極5及び配線5となる多結晶シリコン膜のアニール
時に、その多結晶シリコン膜中に含まれているn型不純
物例えばリンが、多結晶シリコン膜と基板1が直接被着
している表面から基板1内に拡散してn8型半導体領域
6、Aを形成する。次に、ゲート電極5及び配線5をマ
スクとしてn型不純物例えばヒ素のイオン打込みによっ
てT1°型半導体領域6を形成する。次に。
基板l上に例えばCVD、プラズマCVD等によって酸
化シリコン膜あるいは酸化シリコン膜とこ、の上にリン
シリケートガラス(PSG)膜積層して構成した絶縁膜
8を形成する。次に、rrソース、ドレイン6上、配線
5上を開口したパターンの図示していない例えばレジス
ト膜からなるマスクを絶縁膜8上に形成する。このマス
クから露出している絶縁lll8を例えばドライエツチ
ングによって除去して接続孔9を形成する。接続孔9か
ら04型半導体領域6.配線5の表面が露出する。
化シリコン膜あるいは酸化シリコン膜とこ、の上にリン
シリケートガラス(PSG)膜積層して構成した絶縁膜
8を形成する。次に、rrソース、ドレイン6上、配線
5上を開口したパターンの図示していない例えばレジス
ト膜からなるマスクを絶縁膜8上に形成する。このマス
クから露出している絶縁lll8を例えばドライエツチ
ングによって除去して接続孔9を形成する。接続孔9か
ら04型半導体領域6.配線5の表面が露出する。
次に、第3図に示すように、電気メッキによって、接続
孔9から露出しているぎ型半導体領域6及び配線5の表
面に例えばアルミニウム膜を形成して埋込み導電層lO
を形成する。電気メツキ時に基板lすなわちメッキされ
る側は負電位とする。
孔9から露出しているぎ型半導体領域6及び配線5の表
面に例えばアルミニウム膜を形成して埋込み導電層lO
を形成する。電気メツキ時に基板lすなわちメッキされ
る側は負電位とする。
メッキされる配線5は、開ロアを通して基板1に接続し
て基板1と同電位すなわち負電位にしている。メッキす
る金属(例えばアルミニウム膜)は正電位とする。
て基板1と同電位すなわち負電位にしている。メッキす
る金属(例えばアルミニウム膜)は正電位とする。
配線5が負電位すなわちフローティングでないことから
、配線5の接続孔9から露出している表面上には埋込み
導電層10が良好に成長して接続孔9を埋込む、同様に
、ぎ型半導体領域6にアルミニウム膜からなる埋込み導
電層lOが良好に成長して接続孔9を埋込む、埋込み導
電層10の膜厚は1層lOの形成時間、メッキ時の陽極
と陰極との間の電荷の移動量すなわち電流を制御するこ
とによって設定する。絶縁膜B上は埋込み導電層10と
なるアルミニウム膜が成長tない。
、配線5の接続孔9から露出している表面上には埋込み
導電層10が良好に成長して接続孔9を埋込む、同様に
、ぎ型半導体領域6にアルミニウム膜からなる埋込み導
電層lOが良好に成長して接続孔9を埋込む、埋込み導
電層10の膜厚は1層lOの形成時間、メッキ時の陽極
と陰極との間の電荷の移動量すなわち電流を制御するこ
とによって設定する。絶縁膜B上は埋込み導電層10と
なるアルミニウム膜が成長tない。
なお、導電層10と埋込み接続孔9から露出している基
板l又は配線5の間に1例えばMo、W。
板l又は配線5の間に1例えばMo、W。
Ta、Ti等の高融点金属膜を電気メッキによって形成
してもよい、これら高融点金属膜は、例えば基板l上の
アルミニウム膜を用いた埋込み導電層10が基板l内に
拡散するいわゆるアルミスパイクを防止する上で有効で
ある。
してもよい、これら高融点金属膜は、例えば基板l上の
アルミニウム膜を用いた埋込み導電層10が基板l内に
拡散するいわゆるアルミスパイクを防止する上で有効で
ある。
次に、第4図及びそのA−A切断線における断面図であ
る第5図に示すように、例えばスパッタによって絶縁M
8上にアルミニウム膜を形成し。
る第5図に示すように、例えばスパッタによって絶縁M
8上にアルミニウム膜を形成し。
これをレジスト膜からなるマスクを用いたドライエツチ
ングによってパターニングして配線11を形成する。基
板l上の埋込み導電層10及び配線S上の埋込み導電層
lOに配線11が接続孔9内で断線することなく良好に
接続している。パターニングに用いたレジスト膜からな
るマスクは除去する。
ングによってパターニングして配線11を形成する。基
板l上の埋込み導電層10及び配線S上の埋込み導電層
lOに配線11が接続孔9内で断線することなく良好に
接続している。パターニングに用いたレジスト膜からな
るマスクは除去する。
次に、第6図及びそのA−A切断線における断面図であ
る第7図に示すように、基板l上に例えば下からスパッ
タによる酸化シリコン膜、塗布ガラス(SOG)膜、ス
パッタによる酸化シリコン膜を積層して絶縁膜12を形
成する。次に、配線5に接続している配線11上の絶縁
膜12を選択的に除去して接続孔18を形成する。この
時点では、第6図及び第7図に示している配線5は、開
「17を通して基板lに接続している。次に2.前記と
同様に、接続孔13から露出している配線11の表面に
電気メッキによって例えばアルミニウム膜からなる埋込
み導電層14を形成する。接続孔13内に埋込み導電層
14が良好に成長する。絶縁膜12上には電気メッキに
よってはアルミニウム膜は成長しない、埋込み導電層1
4は、そのE面と絶縁膜12の上面との間に段差がなく
なる程度まで形、成する6次′に1例えばスパッタによ
って絶縁膜13上にアルミニウム膜を形成し、これをパ
ターニングして配線15を形成する。埋込み導電層14
があるため、配l/s15は接続孔13内で断線等をす
ることがない6 次に、第5図と同一部分の断面図である第8図に示すよ
うに、レジスト膜をマスクとして配線5上の絶縁膜12
,8を例えばドライエツチングによって除去して開口1
6を形成する。開口16は。
る第7図に示すように、基板l上に例えば下からスパッ
タによる酸化シリコン膜、塗布ガラス(SOG)膜、ス
パッタによる酸化シリコン膜を積層して絶縁膜12を形
成する。次に、配線5に接続している配線11上の絶縁
膜12を選択的に除去して接続孔18を形成する。この
時点では、第6図及び第7図に示している配線5は、開
「17を通して基板lに接続している。次に2.前記と
同様に、接続孔13から露出している配線11の表面に
電気メッキによって例えばアルミニウム膜からなる埋込
み導電層14を形成する。接続孔13内に埋込み導電層
14が良好に成長する。絶縁膜12上には電気メッキに
よってはアルミニウム膜は成長しない、埋込み導電層1
4は、そのE面と絶縁膜12の上面との間に段差がなく
なる程度まで形、成する6次′に1例えばスパッタによ
って絶縁膜13上にアルミニウム膜を形成し、これをパ
ターニングして配線15を形成する。埋込み導電層14
があるため、配l/s15は接続孔13内で断線等をす
ることがない6 次に、第5図と同一部分の断面図である第8図に示すよ
うに、レジスト膜をマスクとして配線5上の絶縁膜12
,8を例えばドライエツチングによって除去して開口1
6を形成する。開口16は。
配線S上の埋込み導電M10と開ロアの間に形成してい
る。開口16から配線5の上面が露出する。
る。開口16から配線5の上面が露出する。
次に、第8図に示すように、開口16から露出している
配線5をレーザ17によって切断する。
配線5をレーザ17によって切断する。
符号5Aはそこで配線5が切れていることを意味してい
る。これにより、ゲート電極5及びこれに接続している
埋込み導電層10.配線11.埋込み導電層14.配線
15のそれぞれは、基板lから絶縁される。
る。これにより、ゲート電極5及びこれに接続している
埋込み導電層10.配線11.埋込み導電層14.配線
15のそれぞれは、基板lから絶縁される。
次に、第1O図に示すように、基板1上に例えばスパッ
タによって酸化シリコン膜からなる最終保護膜18を形
成する。
タによって酸化シリコン膜からなる最終保護膜18を形
成する。
以上、説明したように1本実施例によれば、基[1に接
続されないゲート電極5又は配線S上の接続孔9内に電
気メッキによって良好に埋込み導電層10を形成する二
とができる。
続されないゲート電極5又は配線S上の接続孔9内に電
気メッキによって良好に埋込み導電層10を形成する二
とができる。
また、第2層目のアルミニウム膜がららなる配線11上
に埋込み導電層10を形成することができる。
に埋込み導電層10を形成することができる。
これにより、上の配線11又は15が接続孔9又は13
内で断線することがなくなるので、電気的信頼性を向上
できる。
内で断線することがなくなるので、電気的信頼性を向上
できる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
〔発明の効果〕 “
本願によって開示される発明のうち代表的なものによっ
て得られるものの効果を簡単に説明すれば、次のとおり
である。
て得られるものの効果を簡単に説明すれば、次のとおり
である。
すなわち、接続孔を埋込み導電層で良好に埋込むことが
できるので、電気的信頼性を向上することができる。
できるので、電気的信頼性を向上することができる。
第1図乃至第1O図は、製造工程におけるMISFET
近傍の平面図又は断面図である。 l・・・基板、2・・・フィールド絶縁膜、3・・・p
チャネ゛ ルストツパ領域、4・・・ゲート絶縁膜、
5・・・ゲート電極又は配線、6.6A・・・r1°型
半導体領域、7・・・開口、8.12.18・・・絶縁
膜、9.13・・・接続孔、10.14・・・埋込み導
電層(アルミニウム膜)、11.15・・・配線(アル
ミニウム膜)。 第 1 図 17− レーτ゛ /グー(I考gum薯 第 と タ 1 3 武 第 4 図 第 5 図 第 8 図 第 9 図 第1OQ
近傍の平面図又は断面図である。 l・・・基板、2・・・フィールド絶縁膜、3・・・p
チャネ゛ ルストツパ領域、4・・・ゲート絶縁膜、
5・・・ゲート電極又は配線、6.6A・・・r1°型
半導体領域、7・・・開口、8.12.18・・・絶縁
膜、9.13・・・接続孔、10.14・・・埋込み導
電層(アルミニウム膜)、11.15・・・配線(アル
ミニウム膜)。 第 1 図 17− レーτ゛ /グー(I考gum薯 第 と タ 1 3 武 第 4 図 第 5 図 第 8 図 第 9 図 第1OQ
Claims (1)
- 【特許請求の範囲】 1、基板から絶縁された配線又は電極と、該配線又は電
極を覆う絶縁膜の前記配線又は電極上に形成した接続孔
とを有し、前記配線又は電極を所定電位にして前記接続
孔から露出する電極又は配線の表面をメッキして接続孔
を埋込むことを特徴とする半導体集積回路装置の製造方
法。 2、前記配線又は電極は、前記基板に接続され、前記接
続孔内をメッキで埋込んだ後に、基板から切り離すこと
を特徴とする特許請求の範囲第1項記載の半導体集積回
路装置の製造方法。 3、前記配線又は電極と基板の切り離しは、レーザで行
うことを特徴とする特許請求の範囲第1項記載の半導体
集積回路装置の製造方法。 4、前記配線又は電極上の接続孔の埋込みは、基板上の
接続孔の埋込みと同一工程で行うことを特徴とする特許
請求の範囲第1項記載の半導体集積回路装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29040586A JPS63143838A (ja) | 1986-12-08 | 1986-12-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29040586A JPS63143838A (ja) | 1986-12-08 | 1986-12-08 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63143838A true JPS63143838A (ja) | 1988-06-16 |
Family
ID=17755587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29040586A Pending JPS63143838A (ja) | 1986-12-08 | 1986-12-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63143838A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04225532A (ja) * | 1990-12-27 | 1992-08-14 | Matsushita Electron Corp | 半導体装置 |
JP2014003114A (ja) * | 2012-06-18 | 2014-01-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1986
- 1986-12-08 JP JP29040586A patent/JPS63143838A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04225532A (ja) * | 1990-12-27 | 1992-08-14 | Matsushita Electron Corp | 半導体装置 |
JP2014003114A (ja) * | 2012-06-18 | 2014-01-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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