KR980012099A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR980012099A
KR980012099A KR1019970034458A KR19970034458A KR980012099A KR 980012099 A KR980012099 A KR 980012099A KR 1019970034458 A KR1019970034458 A KR 1019970034458A KR 19970034458 A KR19970034458 A KR 19970034458A KR 980012099 A KR980012099 A KR 980012099A
Authority
KR
South Korea
Prior art keywords
poly
semiconductor device
polycrystalline silicon
pressure
manufacturing
Prior art date
Application number
KR1019970034458A
Other languages
English (en)
Inventor
사토루 수기야마
Original Assignee
가네코 히사시
닛폰덴키주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰덴키주식회사 filed Critical 가네코 히사시
Publication of KR980012099A publication Critical patent/KR980012099A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Abstract

본 발명은 반도체 기판상에 하나이상의 회로패턴을 가지는 반도체장치의 제조방법에 있어서, 다결정 실리콘을 가지는 상기 회로패턴의 비 금속계 도전부를 형성하는 단계와, 성장핵의 발생을 억제하도록 다결정 실리콘부의 형성초기동안 압력을 조정하는 단계를 구비한다. 본 발명의 제조방법은 반도체 장치의 고속화 및 고 집적화를 제공할 수 있다.

Description

반도체 장치의 제조방법
제1a도 내지 제1d도는 본 발명의 일실시예의 제조공정도.
제2a도 내지 제2b도는 본 발명의 다른 실시예의 제조공정도.
제3a도 내지 제3c도는 종래 기술의 반도체 장치의 제조공정도.
제4a도 내지 제4d도는 본 발명 및 종래 기술의 제조방법에 의한 다결정 실리콘막의 설명도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 산화막
3 : 소자 분리영역 4 : 게이트 배선
5 : PSG 층 6 : 회로 패턴
7 : 층간 절연막 8 : 확산층
9 : 접촉 구멍 10 : 용량 하부전극
11 : 성장핵 12 : 다결정 실리콘 입자
13 : 결정계
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치를 구성하는 배선 및 전극과 같은 도전부의 형성방법에 관한 것이다.
최근 반도체 장치의 급속한 집적화로서 회로패턴의 2 차원적 설계 방법의 미세화가 점차 진전되었다. 비 금속계 배선으로 도전부의 형성은 종래 다결정 실리콘(이하 Poly-si)막인(이하 P)등의 불순물을 첨가에의해 형성되는 층저항을 억제하도록 전도성을 주며, 불순물 첨가 이전 또는 이후 공정으로 패터닝을 행한다. 비금속계 전도재료의 중금속 오염을 허용하지 않는 게이트 배선부, 예를 들면 DRAM의 용량부 등을 사용하여 회로의 미세화로 인한 전기저항은 미세화 증가에 따라 충분한 전도성을 보장하기 어려워진다. 이하에서 종래의 비금속계 도전부의 형성방법을 도면을 참조하여 설명한다.
도 3a에 나타난 반도체 기판(1)상에 게이트 산화막(2) 및 소자 분리영역(3)을 형성후, 게이트 배선부가 되는 Poly-si 막(14)은 LP-CVD에 의해 형성된다. 이의 Poly-si막의 형성조건은 600 내지 650℃의 온도에서 1Torr 이하의 압력을 유지하는 노내에서 모노시레인(SiH4)을 도입에 의해 일반적으로 형성한다.
700 내지 950℃의 온도에서 유지되는 확산로 내부로 POCl3등의 불순물원의 가스의 도입은 Poly-Si막 중에 불순물을 확산 시킨다. 도 3b에 나타난 바와 같이, Poly-Si막의 표면상에 PSG 층(5)이 성장하며, P는 Poly-si막 내부의 PSG층으로부터 입자경계를 따라 확산한다. 그다음에 불순물의 확산공정으로는 고 온도인 일반적으로 750 내지 1000℃의 질소 등의 분위기에서 열처리되며, 불순물의 활성화를 위해 Poly-Si막의 저항율을 감소한다.
PSG층을 제거한후 기판에 패터닝을 행하면 도 3c에 나타난 게이트 배선(4)의 형성이 완료된다.
상기 방법으로, Poly-Si막의 불순물 확산법은 이온 주입법에 의해 일반적으로 행해진다. 패터닝은 어느 단계에서도 수행될 수 있는데, 예를 들면, 불순물의 확산전에 수행될 때, 확산면이 확산효율이 개선되어 Poly-Si막의 저항율은 양호하게 줄일 수 있다.
다른 방법으로 증착시의 불순물 확산을 사용하는 P-도핑된 다결정 실리콘 CVD 및 P-도핑된 비정질 CVD법이 제안된다. 더욱이, 예를들면, Poly-Si 성장의 핵 형성에 의해 NH3및 HCl 가스의 분위기중에 행하는 기판 표면의 질화물을 증착하는 형성 방법이 일본 특개평 6-20990호 공보에 개시되었다.
그러나, 종래의 Poly-Si 및 불순물 확산법을 사용하는 비금속계 배선의 형성방법은 충분한 저 저항의 전도부를 형성할 수 없으며, 특히, DRAM의 전기 용량부에 응용시, 상기 방법은 접촉사이즈의 미세화로 인한 저항 증가에 기인하여 유지불량(hold failure)을 빈번하게 발생하는 문제가 있었다.
불순물 확산후의 저항율은 Poly-Si 입자의 사이즈를 따르며, 보다 큰 입자 사이즈는 보다 낮은 저항율이 되는 것이 공지되었다. 그러므로, 종래의 Poly-Si의 증착방법은 최근의 미세화에 대응하여 Poly-Si 입자가 작은 사이즈의 유지로서는 충분한 저저항을 얻을 수 없었다.
P-도핑된 비정질 CVD 및 어닐링을 행하여, 재결정화를 행하는 방법은 비정질 재료의 증착중 발생되는 P-도핑 가스에 의해 파티클이 수천개 발생하는 결점으로 양산에 부적합하였다.
특개평 제6-20990 호 공보에 기재된 방법은, 질화물 자체가 절연물로서 작용을 통해, Poly-Si 성장 핵을 형성하는 방법으로, DRAM 용량부에 적용될 때, 용량부 면적의 증대를 통해, 접촉의 하부상에 절연물의 증착에 기인하여 용량층의 하부전극 및 확산층간의 전기저항을 증대시키는 결점을 가지는 것으로 상세한 설명에 기재되었다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 다른 목적은 전도부의 저 저항화를 달성하기 위해 반도체 장치의 고속화를 제공하는 것이다.
본 발명의 다른 목적은 최근의 미세화에 부합시키는 도전부의 고 저항화의 문제를 해결하기 위해 반도체 장치의 고집적화를 성취하기 위한 것이다.
본 발명은 반도체 기판상에 하나 이상의 회로패턴을 가지는 반도체장치의 제조방법에 있어서, 다결정 실리콘을 가지는 상기 회로패턴의 비 금속계 도전부를 형성하는 단계와, 성장핵의 발생을 억제하도록 다결정 실리콘부의 형성초기동안 압력을 조정하는 단계를 구비한다.
본 발명은 또한 반도체 기판상에 하나이상의 회로패턴을 가지는 반도체장치의 제조방법에 있어서, 다결정 실리콘을 가지는 상기 회로패턴의 비 금속계 도전부를 형성하는 단계와, 성장핵의 발생을 억제하도록 다결정 실리콘부의 형성초기동안 압력을 조정하는 단계와, 초기의 압력보다 높은 압력하에서 다결정 실리콘부를 형성하는 단계를 구비한다.
배선 등의 도전부가 되는 Poly-Si막의 형성과정은 막 형성초래에 막 형성초기에 성장핵을 형성하며, 이의 핵중심의 단결정 성장, 그후 Poly-Si 입자의 사이즈를 결정함을 주목해야 한다. 따라서, 본 발명이 포함하는 핵형성의 억제를 위한 증착 초기단계의 적절한 압력 조정에 의한 입자 사이즈의 제어를 위한 계량을 얻는다. Poly-Si의 증착초기의 성장핵의 형성을 억제하도록 그후의 성장하는 Poly-Si입자의 사이즈의 증가를 인도하는 결과로 불순물 확산 이후 층저항이 적절하게 억제된다.
본 발명의 이점은 미세화된 비금속계 배선을 유지 하기위한 충분한 저 전기 저항을 가지는 배선부를 제공할 수 있으며, 반도체 장치의 개량된 특성으로서 본 발명은 불순물 확산후의 층 저항을 억제하도록 배선부내의 Poly-Si 입자의 사이즈를 증가시키도록 허용한다.
본 발명의 다른 이점은 DRAM의 용량부를 형성하도록 사용할 수 있으며, 충분한 저 저항의 전도전부를 형성할 수 없으며, 특히, DRAM의 용량, 전극부의 저항 및 유지불량 발생의 억제를 도입하여, 상기 이점으로 기재된 바와 같은 입자의 사이즈의 증가에 의해 층저항을 억제 시킬 수 있다.
추가로, 본 발명이 가지는 이점은 응용범위를 개선하며, 저 접촉저항을 보정한다.
상기 이점으로, 본 발명은 고속 및 고 집적화 반도체 장치를 제공할 수 있다.
[발명의 구성 및 작용]
[실시예 1]
종래의 방법과 같이 반도체 기판(1)상에 게이트 산화막(2) 및 소자 분리영역(3)을 형성한다.(도 1a)
게이트 배선이되는 Poly-Si막(14)은 LP-CVD 법에 의해 형성된후, 실제의 Poly-Si막의 형성은 저 압력하에서 유지되는 반응로 내부에서 Si를 함유하는 무기계 가스를 도입은 600 내지 650℃ 에서 행해진다. 특히 증착초기의 핵형성시에는 0.5 Torr 이하의 압력하에서 행할 것을 추천한다. 상기 실시예의 예로서, 핵 형성은 650℃ 0.33 Torr 를 유지하는 반응로 내부의 He 을 20% 로 희석되는 모노실레인 (20% SiH4/He)을 2000sccm의 비율로 도입을 행한다. 증착 초기의 100 내지 500A의 조건하에서 핵형성을 종료 시키기를 추천한다. 상기 실예에서 300A 의 조건의 증착까지 지속된다. Poly-Si 입자의 사이즈는 상기 단계으로 결정된다(도 1b). Poly-Si 입자는 종래의 방법으로 형성된 Poly-Si 입자보다 크다.
그후, 노 내부의 압력은 상기 압력으로부터 상승에 의해 바람직하게는 0.4 내지 1.0 Torr 상에서 벌크 Poly-Si의 형성을 행한다(도 1c). 상기 핵형성 단계에서 결정된 Poly-Si 입자의 사이즈는 증착완료까지 유지된다.
증착 압력이 핵 형성 단계동안보다 높은 압력에서 행해지는 이유는 저 압력하의 증착으로 저 성장속도의 광으로 압력증가시키는 것에 의한 생산성 향상을 위해 선정된다. 예로서, 벌크 Poly-Si 는 0.55 Torr 의 압력하에서 증착되는 결과로 최종 두께 1600A의 Poly-Si막을 형성한다.
최종적으로, 종래의 방법과 같은 불순물 확산 및 패터닝을 행하여, 도 1d에 도시된 게이트 배선(4)의 형성을 완료한다.
본 발명은 도 4를 참조하여 상세히 설명된다.
전술과 같이, Poly-Si막의 증착과정은 성장 핵(11)을 형성하며, 핵의 중심에는 단결정이 형성되고, 단결정을 갖는 다른 정위간에 접촉에 기인하여 Poly-Si 입자의 사이즈를 최종적으로 결정한다.
도 4a에 나타난 바와 같이, 단위면적에 형성되는 성장핵(11)의 수가 많은 것이 필연적일 수 있으며, Poly-Si 입자(12)의 사이즈보다 작을 수 있으며, 불순물의 확산후의 Poly-Si의 저항율보다 높일 수 있다.
본 발명의 방법으로, 상기 핵형성 방법은 저압력하에서 행해지며, 도 4b에 나타난 단위 면적당 성장 핵(11)의 형성을 억제하기 위해 Poly-Si 입자(12)의 사이즈를 증가한다. 저 압력하에서, 증착을 사용하는 가스의 기판 흡착확률은 단위면적당 성장핵(11)의 수를 감소한다.
다음, 입자의 사이즈를 보다 큰 Poly-Si 내에서 불순물의 확산후의 저항율의 저하를 도입하는 이유가 도 4c 및 4d를 참조하여 설명된다. 입자간의 결정계(13)에서 Si의 미결합수의 다수 존재는 전류에 대한 전기저항 때문이다. 도 4c 및 4d에 나타난 바와 같이, Poly-Si막은 전류방향의 1차원 모델을 고려하며, 각 Poly-Si 입자는 동일 전기저항을 가지며, 보다 작은 사이즈의 Poly-Si 입자는 도 4c에 도시된 바와 같이, 더 많은 결정계에 기인하여 보다 높은 단위 길이당 전기저항을 가지며, 보다 큰 사이즈의 Poly-Si 입자는 도 4d에 도시된 바와 같이, 결정계가 보다 작은 이유로서 보다 낮은 저항이 주어진다.
표 1은 상기 실시예의 실예의 평가결과로서, 불순물의 확산후의 Poly-Si막의 층저항(평균값)을 나타낸다. 비교을 위해, 증착 초기의 압력이 0.55 Torr 이외의 상기 실시예와 동일하게 행해지는 경유에는 증착온도의 변화가 추가되는 결과가 나타난다. 양쪽의 경웨, Poly-Si막의 두께는 1600A 이며 불순물의 확산은 850℃의 POCl3의 분위기중에서 약 10분간 행한다.
표1의 결과로는 저 압력하에서 성장하는 Poly-Si막은 저 저항을 가진다.
일반 Poly-Si 입자의 사이즈의 증가에 의해 저항율을 억제하기 위해 고온하에서 증착을 행하는 방법이 공징되어 있다. 고온하의 증착은 열이력의 면내에서 얕은 확산층이 확대되는 문제가 있었다. 대비되는 본 발명의 방법은 20℃ 이상높은 증착 온도에서 보다 양호한 결과를 얻을 수 있으며, 고온하에서 증착으로 기인하는 문제가 없다.
상술된 바와 같이, 본 발명의 방법은 저 저항의 비금속계 배선부가 용이하게 실현된다.
[표 1]
[실시예 2]
다음으로 실시예 1로 설명된 방법으로 DRAM의 용량부, 특히 용량하부전극의 형성을 응용하는 방법을 설명한다.
도 2a에 나타난 바와 같이, 반도체 기판(1)상에 회로패턴(60 및 층간절연막(7)이 설계되는, 확산층(8)이 기판상에 형성되며, 이의 확산층을 관통하여 층간 절연막의 접촉구멍(9)을 형성한다. 기판상에서, 용량하부 전극(10)은 Poly-Si에 형성된다(도 2b)).
실시예 1 에서와 같은 방법에서는, 600 내지 650℃의 온도범위내에서 0.4 Torr이하의 저압력을 유지하는 반응로내의 Si를 함유하는 무기계 가스의 도입은 Poly-Si의 성장핵 형성을 위해 벌크 Poly-Si는 초기압력보다 높은 압력하에서 형성된다. 본 실시예에서, 증착초기의 동반되는 성장핵 발생은 500 내지 1000A 두께가 얻어질때까지 지속되는 것이 바람직하며, 근래의 접촉구멍의 미세화에 대응 유지해야 한다. 근래의 미세화가 증가되는 접촉구멍의 사이즈의 개구폭은 0.5㎛이하가 된다. 그러므로, 공극없는 구멍으로 채우기위해, 평균자유공정의 긴 압력조건하에서 형성될 것을 추천한다.
다음으로, 도 2b에 도시된 바와 같이, 기판에 패터닝을 행하도록, 용량하부전극(10)의 형성은 불순물의 확산을 행한후 용량하부전극의 형성을 완료한다.
일반적으로, Poly-Si 입자가 커지며 결정계가 길어질 때, 작은 Poly-Si입자보다 불순물 확산은 용이하게 일어날 수 있는 반면, 접촉구멍이 작을 경우 충분히 낮은 접촉저항을 장치에서 얻을 수 있다.

Claims (4)

  1. 반도체 기판상에 하나이상의 회로패턴을 가지는 반도체장치의 제조 방법에 있어서, 다결정 실리콘을 가지는 상기 회로패턴에 비 금속계 도전부를 형성하는 단계와, 성장핵의 발생을 억제하도록 다결정 실리콘부의 형성초기 동안 압력을 조정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 반도체 기판상에 하나이상의 회로패턴을 가지는 반도체장치의 제조방법에 있어서, 다결정 실리콘을 가지는 상기 회로패턴에 비 금속계 도전부를 형성하는 단계와, 성장핵의 발생을 억제하도록 다결정 실리콘부의 형성초기동안 압력을 조정하는 단계와, 초기의 압력보다 높은 압력하에서 다결정 실리콘부를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 다결정 실리콘부의 형성초기의 압력은 0.4 Torr 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2항에 있어서, 상기 다결정 실리콘부의 형성초기의 압력은 0.4 Torr 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970034458A 1996-07-23 1997-07-23 반도체 장치의 제조방법 KR980012099A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-193109 1996-07-23
JP8193109A JPH1041245A (ja) 1996-07-23 1996-07-23 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR980012099A true KR980012099A (ko) 1998-04-30

Family

ID=16302406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970034458A KR980012099A (ko) 1996-07-23 1997-07-23 반도체 장치의 제조방법

Country Status (3)

Country Link
JP (1) JPH1041245A (ko)
KR (1) KR980012099A (ko)
GB (1) GB2315598A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100913055B1 (ko) * 2002-11-01 2009-08-20 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR101088449B1 (ko) * 2009-05-06 2011-12-01 주식회사 테라세미콘 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자 및 그 제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2505736B2 (ja) * 1985-06-18 1996-06-12 キヤノン株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
GB2315598A (en) 1998-02-04
GB9715430D0 (en) 1997-09-24
JPH1041245A (ja) 1998-02-13

Similar Documents

Publication Publication Date Title
US5998844A (en) Semiconductor constructions comprising electrically conductive plugs having monocrystalline and polycrystalline silicon
US4479831A (en) Method of making low resistance polysilicon gate transistors and low resistance interconnections therefor via gas deposited in-situ doped amorphous layer and heat-treatment
US20050239263A1 (en) Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
KR100702882B1 (ko) 반도체 장치 및 그 제조방법
KR100414204B1 (ko) 캐퍼시터 소자를 갖는 반도체 메모리 장치 및 그 형성 방법
KR100456315B1 (ko) 반도체소자의 게이트전극 형성방법
JP2830705B2 (ja) 半導体装置の製造方法
JPH05136048A (ja) 半導体装置の製造方法
KR980012099A (ko) 반도체 장치의 제조방법
US6090708A (en) Method of forming a crystalline phase material, electrically conductive line and refractory metal silicide
KR100211536B1 (ko) 반도체소자의 도전배선 콘택 제조방법
KR950006974B1 (ko) 반도체장치의 제조방법
KR0127271B1 (ko) 반도체 소자의 금속배선 형성방법
KR100329614B1 (ko) 반도체소자의캐패시터형성방법
JP2880892B2 (ja) 半導体装置の製造方法
KR100338939B1 (ko) 커패시터의 제조방법
KR19980055759A (ko) 폴리실리콘층 형성 방법
KR100522420B1 (ko) 도핑효율을 증대시킨 엠피에스 구조의 캐패시터 제조 방법
KR100376258B1 (ko) 반도체 소자의 플러그 형성 방법
KR960004088B1 (ko) 반도체 소자의 금속배선 제조방법
JP3078109B2 (ja) 半導体装置の製造方法
JP3231757B2 (ja) 半導体装置の製造方法
KR100784100B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
JPH05326397A (ja) 半導体装置の製造方法
KR100447992B1 (ko) 반도체소자의게이트전극형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application