KR100323638B1 - 낮은 저항의 배선층을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

낮은 저항의 배선층을 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 반도체 기판상에 직접적 또는 간접적으로 형성된 폴리실리콘막 및 상기 폴리실리콘막상에 형성된 내화금속 실리사이드막을 포함한다. 내화금속 실리사이드막은 내화금속 실리사이드의 그레인을 구비한다. 상기 그레인의 적어도 일부분은, 내화금속 실리사이드막의 막두께 및 내화금속 실리사이드막의 막폭 중 적어도 하나보다 크거나 동일한 최대 그레인 직경을 갖는다.

Description

낮은 저항의 배선층을 갖는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH WIRING LAYER OF LOW RESISTANCE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 고융점 금속 실리사이드층이 폴리실리콘층상에 적층된 폴리사이드 배선층을 갖는 반도체 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은, 미세한 패턴 및 고속 작동을 실현하기 위해, 폴리사이드 배선층의 배선층 저항을 감소시킨 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 반도체 소자들간 또는 소자와 전극간의 배선층의 미세화, 박막화가 추구되고 있다. 예를 들어, 200 내지 250 nm 에서 40 내지 100 nm 까지 배선폭을 감소시키는 것이 요구되고 있다. 따라서, 미세하고 얇은 배선층이 형성됨에 따라, 배선저항의 증가를 간과할 수 없으며, 배선층저항의 감소가 요구된다.
예를 들어, 반도체 메모리 장치의 워드선(word line)에 배선층이 적용되는경우에, 배선층 저항이 크면, 메모리 장치의 엑세스 시간이 길어진다. 이러한 이유로, 워드선의 길이를 소정치보다 길게할 수 없다. 결과적으로, 워드선과 접속가능한 메모리 소자의 수는 증가될 수 없다.
상기의 문제점를 해결하기 위해, 단일 워드선을 다수의 블럭으로 분할하고, 버퍼를 통해, 각 블럭내의 워드선에 워드선 구동신호를 공급한다. 그러나, 이 방법에는, 메모리 칩의 크기가 커진다는 문제점이 있다.
배선층 저항을 감소시키기 위해, 배선층 물질로서, 금속, 특히 고융점 금속의 이용을 고려할 수 있다. 그러나, 반도체 장치의 MOS 트랜지스터의 게이트 전극으로서 사용되는 배선층과 같이, 배선층 물질로서 폴리실리콘을 이용할 필요가 있을 경우에는, 이러한 기술을 적용할 수 없다. 따라서, 종래에는, 폴리실리콘층의 배선층 저항을 낮게하기 위한 한가지 접근방법으로서 폴리사이드 배선층이 제안되었다.
폴리사이드 배선층의 구조는, 도 1a 및 도 1b 에 각각 평면도 및 단면도로서 도시되어 있다. 폴리실리콘층(204)은, 트랜치 분리 절연막(202) 및 게이트 절연막(203)이 형성된 실리콘 기판(201)상에 형성된다. 고융점의 금속 실리사이드(205)는 폴리실리콘층(204)상에 적층된다. 상기 폴리실리콘층(204) 및 고융점 실리사이드층(205)은 소정의 패턴으로 패터닝되어 폴리사이드 배선층(206)을 형성한다. 따라서, 고융점 금속 실리사이드의 낮은 쉬트저항을 이용함으로써, 배선층의 저 저항화를 실현한다.
그러한 폴리사이드 배선층에 있어서, 불순물 이온, 예를 들어, 인 이온들을폴리실리콘(204)에 도핑하여 폴리실리콘(204)의 저 저항화를 실현한다. 또한, CVD 법으로 고융점 금속 실리사이드층(205)이 형성된다. 고융점 금속 실리사이드층(205)이 형성되는 시점에서의 고융점 실리사이드는, 폴리실리콘 표면상에 형성된 다수의 침상 결정으로 이루어진다. 상기 침상 결정에 열 어닐링 처리를 수행하여 결정을 성장시킨다. 따라서, 요구되는 그레인 직경을 갖는 그레인 또는 입자(205G)들이 얻어진다. 포토리소그라피를 이용하여 상기와 같이 형성된 폴리사이드층을 요구되는 소정의 패턴으로 에칭 및 패터닝함으로써 폴리사이드 배선층(206)이 완성된다.
한편, 발명자는 그러한 폴리사이드 배선층을 연구하여, 폴리사이드 배선층이 저 저항으로 만들어지지 않는다는 것을 판명하였다. 발명자는, 고융점 금속 실리사이드로서 텅스텐 실리사이드(WSi), 특히 텅스텐 실리사이드 그레인에 주목하였고, 전자 현미경으로 입자들을 관찰하였다. 관찰의 결과로서, 상기 그레인의 그레인 크기 또는 그레인 직경은, WSi 층의 막두께 및 WSi 층의 막폭보다 작았다. 또한, 상기 그레인들은, WSi 층의 막두께 방향 및 WSi 층의 폭 방향으로 배열된 상태로 형성되었다.
즉, WSi 층의 형성 조건으로부터, WSi 층 형성시의 텅스텐(W)과 실리콘(Si)의 조성비는 1 : 2.5 로 크다. 또한, WSi 층의 형성후, 900 ℃ 이하의 온도 및 60 분의 어닐링 시간인 조건하에서 열 어닐링 처리가 수행된다. 따라서, Si 원자들은 그레인사이의 경계에 석출되고, 그레인의 성장을 억제한다는 것을 추론할 수 있다.
따라서, 도 1a 및 도 1b 에 도시된 예에 있어서, Si 원자들은 그레인(205G) 사이의 계면(205B)에 석출되고, 상기 석출된 Si 원자들은 상기 그레인 사이의 전류 흐름을 방해한다. 결과적으로, WSi 층의 쉬트 저항이 커진다. 또한, 폴리사이드 배선층이 패터닝될 때, 상기 배선층은 높은 저항을 갖는다. 본 발명에 있어서, 상기 그레인 크기 또는 직경은 그레인 직경의 최대값을 의미한다.
일본국 특개평 7-283217 호 공보에는, 배선층의 폭이 티타늄 실리사이드층 내의 티타늄 실리사이드(TiSi)의 그레인 크기보다 작은경우에 배선층의 저항이 증가한다고 기재되어 있다. 이는, 발명자에 의한 상기의 연구와는 일치하지 않는다. 그 이유는, 상기 공보와 본 발명간에는 제조방법에 있어서 차이가 있기 때문이다. 즉, 상기 공보에서는, 폴리실리콘층상에 티타늄층을 증착한 후에, 열 어닐링 처리가 수행되어 TiSi 층을 형성한다. 반면에, 본 발명에서는, CVD 법에 의해 폴리실리콘층상에 WSi 층이 형성되며, 이는 이하 설명된다.
상기 이유와 상관없이, WSi 그레인 크기가, 배선층의 폭 및 막두께보다 작으면, 상술한 바와 같이, 배선층 저항을 감소시키기 어렵다. 또한, WSi 층이 스퍼터링법을 이용하여 형성되면, WSi 그레인의 그레인 직경은 작다. WSi 그레인의 그레인 직경을 증가시키기 위해서는, 고온에서 긴 시간동안 어닐링 처리를 수행해야 한다. 그러나, 반도체 장치의 게이트 배선층이 WSi 로 형성되면, 어닐링 처리가 소오스 및 드레인의 확산층에 영향을 미치기 때문에, 어닐링 처리를 긴 시간동안 수행하는 것이 불가능하다.
본 발명의 목적은, 낮은 저항을 갖는 고융점 금속 실리사이드로 이루어진 폴리사이드 배선층을 갖는 반도체 장치 및 그 제조방법을 제공하는 것이다.
도 1a 및 도 1b 는 종래의 폴리사이드 배선층의 평면도 및 단면도.
도 2 는 본 발명의 반도체 장치의 제조방법에 있어서 막 형성 공정을 도해하는 반도체 장치의 단면도.
도 3 은 본 발명의 제조방법의 열 어닐링 처리를 도해하는 반도체 장치의 사시도.
도 4 는 어닐링 온도와 그레인 직경의 관계를 도시하는 다이어그램.
도 5 는 그레인 직경과 쉬트 저항의 관계를 도시하는 다이어그램.
도 6 은 어닐링 조건과 쉬트 저항의 관계를 도시하는 다이어그램.
도 7 은 본 발명에서 제조된 폴리사이드 배선층을 도해하는 반도체 장치의 사시도.
도 8a 및 도 8b 는 도 7 에 도시된 반도체 장치의 평면도 및 단면도.
도 9 는 본 발명의 제 2 실시예에 따른 막 형성 공정을 도해하는 다이어그램.
도 10 은 본 발명의 제 2 실시예에 따른 열 어닐링 공정을 도해하는 다이어그램.
*도면의주요부분에대한부호의설명*
101 : 반도체 기판
103 : 게이트 산화막
104 : 폴리실리콘막
106G : WSi 그레인
107 : 게이트 전극(폴리사이드 배선층)
본 발명의 양태를 성취하기 위해, 반도체 장치는 반도체 기판상에 직접적 또는 간접적으로 형성된 폴리실리콘막 및 상기 폴리실리콘막상에 형성된 내화금속 실리사이드막을 포함한다. 내화금속 실리사이드막은 내화금속 실리사이드의 그레인들을 구비한다. 상기 그레인들 중 적어도 일부분은, 내화금속 실리사이드막의 막두께 및 내화금속 실리사이드막의 막폭 중 적어도 하나보다는 크거나 동일한 최대 그레인 직경을 갖는다.
내화금속 실리사이드의 막두께는 100 내지 150 nm 범위내이고, 내화금속 실리사이드의 막폭은 40 내지 250 nm 범위내이며, 최대 그레인 직경은 150 내지 200 nm 범위내인 것이 바람직하다.
상기 내화금속 실리사이드는 텅스텐 실리사이드(WSi)일 수도 있다. 또한, 상기 내화금속 실리사이드는 2 내지 4 Ω/의 쉬트 저항을 갖는 것이 바람직하다.
반도체 장치는 반도체 기판상에 형성된 게이트 절연막을 포함하고, 내화금속 실리사이드가 상기 게이트 절연막상에 형성되면, 폴리실리콘막 및 내화금속 실리사이드는 MOS 트랜지스터 의 게이트 전극 및 배선층의 기능을 하는 것이 바람직하다.
반도체 장치는, 상기 내화금속 실리사이드상에 형성된 도포막을 더 포함하여, 그레인들이 막두께 방향으로 성장하는 것을 억제할 수도 있다. 이경우에, 상기 도포막은 실리콘 산화막일 수도 있다.
본 발명의 다른 양태를 성취하기 위해, 반도체 장치의 제조방법은, 반도체 기판상에 직접적 또는 간접적으로 폴리실리콘막을 형성하는 단계,
상기 폴리실리콘막상에 내화금속 실리사이드막을 형성하는 단계,
내화금속 실리사이드막의 그레인들 중 적어도 일부분이, 내화금속 실리사이드막의 막두께 및 내화금속 실리사이드막의 막폭 중 적어도 하나보다는 크거나 동일한 최대 그레인 직경을 갖도록 열처리를 수행하는 단계, 및
상기 열처리 후에, 상기 폴리실리콘막 및 상기 내화금속 실리사이드를 패터닝하는 단계를 포함한다.
상기 내화금속 실리사이드막은 텅스텐 실리사이드막일 수도 있다. 이 경우에, 내화금속 실리사이드막을 형성하는 단계는, 텅스텐과 실리콘을 1 : 2.0 내지 1 : 2.2 의 조성비로 반응시키는 단계를 포함한다.
또한, 열처리를 수행하는 단계는, 950 ℃ 이상의 온도에서 60 초 이하의 시간동안 금속 열 어닐링법을 수행하는 단계를 포함할 수도 있다. 급속 열 어닐링법을 수행하는 단계는, 950 내지 1000 ℃ 범위내의 온도에서 실질적으로 60 초 동안 급속 열 어닐링법을 수행하는 단계를 포함할 수도 있다. 급속 열 어닐링법을 수행하는 단계는, 1000 내지 1100 ℃ 범위내의 온도에서 실질적으로 15 초 동안 급속 열 어닐링법을 수행하는 단계를 포함할 수도 있다.
열처리를 수행하는 단계는, 상기 내화금속 실리사이드막이 2 내지 4 Ω/?의 쉬트 저항을 갖도록 급속 열 어닐링법을 수행하는 단계를 포함할 수도 있다.
열처리를 수행하는 단계는, 최대 그레인 직경이 150 내지 200 nm 범위내가 되도록 급속 열 어닐링법을 수행하는 단계를 포함할 수도 있다.
본 발명의 다른 양태를 성취하기 위해, 반도체 장치는, 반도체 기판상에 직접적 또는 간접적으로 형성된 폴리실리콘막 및 상기 폴리실리콘막상에 형성되고 2 내지 4 Ω/?범위내의 쉬트 저항을 갖는 내화금속 실리사이드막을 포함한다.
다음, 첨부된 도면을 참조하여, 본 발명의 반도체 장치를 이하 상세히 설명한다.
도 2 는 제조방법에 있어서, 본 발명의 제 1 실시에에 따른 반도체 장치의 단면도이다.
도 2 를 참조하면, 실리콘 기판(101)상의 소자 분리 영역에, 소정 깊이의 트랜치(오목 구조)를 형성한다. 상기 트랜치내에 실리콘 산화물등의 절연물질막을 매립하여 트랜치 분리 절연막(102)을 형성한다. 또한, 상기 트랜치 분리 절연막(102)에 의해 구획된 소자 형성 영역내의 실리콘 기판(101) 표면상에, 실리콘 산화막의 게이트 산화막(103)을 형성한다. 이어서, LP-CVD 법으로 게이트 산화막(103)상에 100 nm 두께의 폴리실리콘막(104)을 형성한다. 상기 폴리실리콘막(104)을 인 이온으로 도핑하여 저항을 감소시킨다. 그후, CVD 법으로 폴리실리콘막(104)상에 150 nm 두께의 텅스텐 실리사이드(WSi)층(105)을 형성한다. 상기 막의 형성조건은 다음과 같다. 500 내지 550 ℃ 범위내의 온도, 80 내지 100 Pa 범위내의 압력, 및 WF6/SiH2Cl2의 혼합 가스를 사용한다.
결과적으로, W 과 Si 의 조성비가, 1 : 2.0 내지 1 : 2.2 범위내인 WSi 층이형성된다. 도면에 도시된 바와 같이, 폴리실리콘막(104)의 표면으로부터 상부로 향하는 다수의 침상 결정으로 이루어진 WSi 층이 형성된다.
다음, 도 3 의 사시도에 의해 도시된 바와 같이, 상기 WSi층(105)에 열 어닐링 처리를 수행하여, 큰 그레인 직경을 갖도록 상기 침상 결정(105G)을 성장시킨다. 상기 열 어닐링 처리는, 램프 어닐링을 이용하는 급속 열 어닐링법(RTA)으로, 질소 분위기의 950 ℃ 내지 1100 ℃ 범위내의 온도에서 15 내지 60 초 동안 수행된다. 상기 열 어닐링 처리를 통해, WSi 층의 그레인(105G)들이 성장하여, 그레인(106G)과 같이, 150 nm 내지 200 nm 의 그레인 직경을 갖는다.
어닐링 온도와 WSi 층내 그레인의 그레인 직경간의 관계는, 도 4 에 도시되어 있다. 도 4 에 도시된 결과는 발명자의 실험을 통해 얻은 것이다. 침상 결정의 크기 절대값은, WSi 층 형성의 초기단계에 따라 다르기 때문에, 특정값이 지시되지는 않았다. 그러나, 열 어닐링 온도가 증가함에 따라, 그레인 크기는 커진다는 것을 알 수 있다. 또한, 도 5 에 도시된 바와 같이, 그레인 크기가 성장함에따라, WSi 층의 쉬트 저항이 감소한다는 것을 확인할 수 있다.
시료들에 3 가지 열 어닐링 처리를 수행하여, 도 4 및 도 5 의 특성을 입증하였다. 상기 3 가지 열 어닐링 처리는, 800 ℃ 내지 900 ℃ 범위내의 온도에서 10 분간의 로 어닐링(FA), 900 ℃ 내지 1000 ℃ 범위내의 온도에서 60 초간의 급속 열 어닐링(RTA), 그리고 1000 ℃ 내지 1100 ℃ 범위내의 온도에서 15 초간의 급속 열 어닐링 처리이다. 도 6 은 WSi 층의 쉬트 저항의 실험결과를 도시한다. 상기 도면으로부터 알 수 있듯이, 급속 열 어닐링 처리가 높은 온도에서짧은 시간동안 수행되었을 때, 낮은 쉬트 저항을 갖는 WSi 층을 얻을 수 있다.
본 발명에서는, 2 내지 4 Ω/의 쉬트 저항을 갖는 WSi 층이 얻어진다. 이러한 목적을 위해, 950 ℃ 이상의 온도에서 60 초간의 급속 열 어닐링, 또는 1000 ℃ 이상의 온도에서 15 초 간의 급속 열 어닐링의 어닐링 조건을 채용한다. 어닐링 온도가 동일하면 어닐링 시간이 길어질수록 그레인 크기가 커져 쉬트 저항이 낮아진다. 또한, 급속 열 어닐링 처리가 수행되면, 소오스 및 드레인 확산층에 미치는 임의의 영향도 최소한으로 억제될 수 있다.
이와 같이, 폴리실리콘층(104)과 WSi 배선층(106)이 적층된 폴리사이드층을 100 nm 의 폭을 갖도록 선택적으로 에칭하여, 도 7 에 도시된 바와 같이, 폴리사이드의 게이트 전극(107)을 형성한다.
예를 들어, 메모리셀 내에 MOS 트랜지스터를 갖는 반도체 장치로서 DRAM 에 본 발명이 적용되는 경우에는, 게이트 전극(107)이 워드선 배선층의 기능을 한다. 따라서, 폴리사이드 구조를 갖는 폴리사이드 배선층으로서 워드선 배선층(107)이 형성된다. 도 8a 및 도 8b 에 평면도 및 측면도로서 도시된 바와 같이, 워드선 배선층(107)의 WSi 배선층(106)은, 100 내지 150 nm 의 막두께 및 100 nm 의 막폭을 갖는다. WSi 그레인(106G)은 150 내지 200 nm 의 그레인 직경을 갖는다. WSi 그레인의 그레인 직경은, WSi 배선층(106)의 막두께 및 막폭보다 크다. 따라서, 워드선 배선층(107)내에서, 그레인들간의 계면(106B)으로부터 다른 계면(106B)까지의 거리는 신장된다. 이러한 방식으로, WSi 그레인들 사이의 계면이 워드선 배선층(107)의 막두께 방향 및 그 막폭 방향중 적어도 한 방향에 있어서는 하나의 계면이 연속적인 상태로 존재하는 비율이 커진다. 따라서, WSi 배선층(106)을 폭방향으로 가로지르는 계면(106B)의 수는 감소한다. 또한, 상기 계면(106B)에 석출된 Si 원자로 인한 배선층 저항의 증가를 억제할 수 있다. 결과적으로, 워드선 배선층(107)의 저항을 감소시키는 것이 가능해진다.
워드선 배선층(107)을 형성한 후, 실리콘 기판의 표면상에 소오스 및 드레인 영역으로서, 불순물 확산층을 형성한다. 실리콘 기판(101)의 표면상에 층간 절연막을 형성한 후, 컨택홀을 형성하여 상기 불순물 확산층에 접속한다. 상기의 공지된 공정을 통해 DRAM 등의 반도체 장치를 완성한다. 그러나, 이후의 공정은 본 발명과는 관계가 적기 때문에, 이후 공정의 설명은 생략한다.
제 1 실시예에 따르면, W 과 Si 을 1 : 2.0 내지 1 : 2.2 범위내의 조성비로 반응시킨 후, 950 ℃ 이상의 온도에서 60 초 동안의 급속 열 어닐링 처리를 수행하는 막 형성 조건하에서, 150 nm 내지 200 nm 이상의 그레인 크기를 갖는 WSi 그레인을 형성할 수 있다. 따라서, 폴리사이드 배선층이, 100 내지 150 nm 의 막두께 및 100 nm 의 막폭을 갖도록 요구되어도, WSi 그레인 크기가 WSi 배선층의 막두께 및 그 막폭 중 적어도 하나보다는 큰 배선층을 형성하는 것이 가능하다. 이러한 방법으로, 낮은 배선층 저항을 갖는 폴리사이드 배선층을 실현할 수 있으며, 높은 게이트 밀도를 갖는 반도체 장치를 실현할 수 있다. 또한, 단일 워드선과 접속할 수 있는 메모리 셀의 수를 증가시킬 수 있다. 또한, 하나의 워드선이 다수의 블럭으로 분할될 때, 블럭의 수를 감소시킬 수 있다. 따라서, 워드선 구동용 버퍼의 수를 감소시킬 수 있으며 메모리의 칩 크기를 감소시킬 수 있다.
도 9 내지 도 10 은, WSi 층의 형성공정 및 열 어닐링 수행 공정을 도해하는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다. 제 1 실시예에서와 동일한 구성요소는 제 1 실시예에서와 동일한 참조번호를 이용하였다.
도 9 에 도시된 바와 같이, 제 2 실시예에서는, 제 1 실시예에서와 같이, 실리콘 기판(101)상에 트랜치 분리 절연막(102)을 형성한다. 트랜치 분리 절연막에 의해 구획된 소자 형성 영역내의 실리콘 기판(101)의 표면상에 실리콘 산화막으로 이루어진 게이트 산화막(103)을 형성한다. 그후, 제 1 실시예에서와 같이, LP-CVD 법으로 게이트 산화막 상에 인 이온을 도핑하여 저항을 감소시킨 폴리실리콘막(104)을 100 nm 두께로 형성한다. 이어서, CVD 법으로 폴리실리콘막(104)상에 두께 150 nm 의 WSi 층(105)을 형성한다. 상기 막의 형성조건은 다음과 같다. 500 내지 550 ℃ 범위내의 온도, 80 내지 100 Pa 범위내의 압력, 및 WF6/SiH2Cl2의 혼합 가스를 사용한다. 따라서, W 과 Si 의 조성비가 1 : 2.0 내지 1 : 2.2 범위내인 WSi 층이 형성된다. 도 9 에 도시된 바와 같이, 폴리실리콘막(104)의 표면으로부터 상부로 향하는 다수의 침상 결정(105G)으로서 WSi 층(105)이 형성된다.
다음, WSi 층(105)의 표면상에 100 nm 두께의 실리콘 산화막(108)을 형성하여, WSi 층(105)의 표면을 도포한다. 그후, 제 1 실시예에서와 같이, WSi 층(105)에 열 어닐링 처리를 수행하여, 도 10 에 도시된 바와 같이, 침상 결정(105G)을 큰 그레인 직경을 갖는 그레인으로 성장시킨다. 따라서, 그레인(106G)으로 이루어진 WSi 배선층(106)이 형성된다. 이 열 어닐링 처리에 있어서, 램프 어닐링을 이용하여, 질소 분위기의 950 ℃ 내지 1100 ℃ 범위내의 온도에서 15 초 내지 60 초 동안 급속 열 어닐링을 수행한다. 상기 열 어닐링 처리를 통하여, WSi 배선층(106)의 그레인(106G)의 그레인 직경을 150 nm 내지 200 nm 가 되도록 성장시킨다. 이어서, 도면에서는 생략되었지만, 실리콘 산화막(108), WSi 배선층(106), 및 폴리실리콘막(104)을 원하는 패턴으로 선택적 패터닝하여, 100 nm 의 막폭을 갖는 폴리사이드 배선층을 형성한다.
제 2 실시예에서는, 150 nm 내지 200 nm 이상의 그레인 직경을 갖는 그레인으로 이루어진 WSi을 형성하는 것이 가능하다. 폴리사이드 배선층이 100 내지 150 nm 의 막두께 및 100 nm 의 막폭을 갖도록 형성되어야 하는 경우에는, WSi 그레인은 막두께 및 막폭 중 적어도 하나보다는 크게 형성될 수 있다. 따라서, 낮은 배선층 저항을 갖는 폴리사이드를 실현하여, 고집적도를 갖는 반도체 장치를 실현할 수 있다.
또한, 제 2 실시예에서, 열 어닐링 처리에서 WSi 층(105)이 실리콘 산화물(108)로 도포되기 때문에, WSi 층의 두께방향으로의 그레인 성장이 억제된다. 역으로, WSi 층의 면방향으로의 WSi 그레인 성장은 촉진된다. 따라서, 어닐링된 WSi 배선층(106)에서는 면방향에서의 그레인(106G)들의 그레인 크기가 커진다. 특히, 폴리사이드 배선층의 폭이 제한될 때, 본 발명을 폴리사이드 배선층에 적용할 수 있다.
본 발명에 있어서, 모든 방향에서의, WSi 등의 폴리사이드 배선층의 고융점금속 실리사이드 또는 내화금속 실리사이드의 각 그레인의 직경은, 내화금속 실리사이드의 막두께 및 그 막폭 중 하나보다 크지 않을 수도 있다. 즉, 고융점 금속 실리사이드의 모든 그레인들의 직경은 막두께 및 막폭보다 큰것이 바람직하다. 그러나, 모든 그레인들의 직경이 그러한 조건을 실제로 만족시키기는 어렵다. 따라서, 고융점 금속 실리사이드의 적어도 하나의 그레인이 상기의 조건을 만족하면, 본 발명의 장점은 달성될 수 있다.
상시 실시예에서, WSi 배선층의 폭은 100 nm 로 설명되었다. 그러나, 본 발명은 이것에 제한되지 않는다. 본 발명의 효과는, 40 nm 내지 250 nm 의 배선층 폭에 대해서 달성될 수 있다는 것이 확인되었다.
상술한 바와 같이, 본 발명에 따르면, 폴리사이드 배선층에 있어서, 폴리실리콘층상에 적층된 고융점 금속 실리사이드의 적어도 하나의 그레인은, 고융점 금속 실리사이드의 막두께 및 그 막폭 중 적어도 하나보다는 큰 그레인 크기를 갖도록 형성된다. 고융점 금속 실리사이드의 그레인 사이의 계면이 막두께 또는 막폭 방향으로 연속된 상태는 증가한다. 이러한 이유로, Si 원자가 그레인 사이의 계면에 생성되어도, Si 원자에 기인한 배선층 저항의 증가는 억제될 수 있다. 결과적으로, 낮은 저항을 갖는 폴리사이드 배선층을 형성하는 것이 가능하다. 특히, 본 발명이 WSi 층에 적용될 때에는, W 과 Si 을 1 : 2.0 내지 1 : 2.2 범위내의 조성비로 반응시키고, 그후, 급속 열 어닐링법으로 950 ℃ 이상의 온도에서 60 초간 열 어닐링 처리를 수행한다. 따라서, 그레인 크기가 150 nm 내지 200nm 이상인 WSi 층을 형성하는 것이 가능하다. 폴리사이드층이 100 내지 150 nm 범위내의 막두께 및 40 내지 250 nm 범위내의 막폭을 갖도록 형성될 때에는, WSi 그레인 크기가, WSi 층의 막두께 및 막폭 중 적어도 하나보다는 크도록 폴리사이드 배선층을 형성할 수 있다. 따라서, 고집적도를 가지며, 고속 작동이 가능한 반도체 장치를 실현할 수 있다.

Claims (18)

  1. 반도체 기판 상에 직접적 또는 간접적으로 형성된 폴리실리콘막, 및
    상기 폴리실리콘막 상에 형성된 내화금속 실리사이드막을 구비하는 반도체 장치로서,
    상기 내화금속 실리사이드막은 내화금속 실리사이드의 그레인들을 구비하고,
    상기 내화금속 실리사이드막은, 950℃ 이상의 온도에서 60초 이하의 시간 동안 급속 열 어닐링법을 수행하여, 상기 그레인들의 적어도 일부분이, 상기 내화금속 실리사이드막의 막두께 및 상기내화금속 실리사이드막의 막폭 중 적어도 하나보다 크거나 동일한 최대 그레인 직경을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 내화금속 실리사이드의 상기 막두께는 100 내지 150 nm 범위내이고, 상기 내화금속 실리사이드의 상기 막폭은 40 내지 250 nm 범위내이며, 상기 최대 그레인 직경은 150 내지 200 nm 범위내인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 내화금속 실리사이드가 텅스텐 실리사이드(WSi)인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 내화금속 실리사이드가 2 내지 4 Ω/범위내의 쉬트 저항을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 임의의 한 항에 있어서,
    상기 반도체 기판상에 형성된 게이트 절연막을 더 구비하고, 상기 내화금속 실리사이드는 상기 게이트 절연막상에 형성되며,
    상기 폴리실리콘막 및 상기 내화금속 실리사이드가, MOS 트랜지스터의 게이트 전극 및 배선층의 기능을 하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 임의의 한 항에 있어서,
    상기 내화금속 실리사이드상에 형성된 도포막을 더 구비하여, 상기 막의 두께방향으로의 상기 그레인 성장을 억제하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 도포막이 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판상에 직접적 또는 간접적으로 폴리실리콘막을 형성하는 단계,
    상기 폴리실리콘막상에 내화금속 실리사이드막을 형성하는 단계,
    상기 내화금속 실리사이드의 그레인들의 적어도 일부분이, 상기 내화금속 실리사이드막의 막두께 및 상기 내화금속 실리사이드막의 막폭 중 적어도 하나보다 크거나 동일한 최대 그레인 직경을 갖도록 열처리를 수행하는 단계, 및
    상기 열처리 후에, 상기 폴리실리콘막 및 상기 내화금속 실리사이드를 패터닝하는 단계를 구비하며,
    상기 열처리를 수행하는 상기 단계가, 950℃ 이상의 온도에서 60초 이하의 시간 동안 급속 열 어닐링법을 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 내화금속 실리사이드막이 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 내화금속 실리사이드막을 형성하는 단계가, 1 : 2.0 내지 1 : 2.2 범위내의 조성비로 텅스텐과 실리콘을 반응시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서,
    급속 열 어닐링법을 수행하는 상기 단계가, 950 내지 1000 ℃ 범위내의 온도에서 실질적으로 60 초 동안 상기 급속 열 어닐링법을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 8 항에 있어서,
    급속 열 어닐링법을 수행하는 상기 단계가, 1000 내지 1100 ℃ 범위내의 온도에서 실질적으로 15 초 동안 상기 급속 열 어닐링법을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 8 항 내지 제 10 항 중 임의의 한 항에 있어서,
    열처리를 수행하는 상기 단계가, 급속 열 어닐링법을 수행하여, 상기 내화금속 실리사이드막이 2 내지 4 Ω/범위내의 쉬트 저항을 갖도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 8 항 내지 제 10 항 중 임의의 한 항에 있어서,
    열처리를 수행하는 상기 단계가, 급속 열 어닐링법을 수행하여, 상기 최대 그레인 직경이 150 내지 200 nm 범위내가 되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 8 항 내지 제 10 항 중 임의의 한 항에 있어서,
    상기 반도체 기판상에 게이트 절연막을 형성하는 단계를 더 구비하고, 상기 내화금속 실리사이드는 상기 게이트 절연막상에 형성되며,
    상기 폴리실리콘막 및 상기 내화금속 실리사이드가, MOS 트랜지스터의 게이트 전극 및 배선층의 기능을 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 8 항 내지 제 10 항 중 임의의 한 항에 있어서,
    상기 열처리 전에, 상기 내화금속 실리사이드상에 도포막을 형성하여 상기 막의 두께방향으로 상기 그레인의 성장을 억제하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 17 항에 있어서,
    상기 도포막이 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 8 항 내지 제 10 항 중 임의의 한 항에 있어서,
    상기 패터닝 단계가, 상기 폴리실리콘막 및 상기 내화금속 실리사이드막을 패터닝하여 40 내지 250 nm 범위내의 막폭을 갖도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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