JPS5912017B2

JPS5912017B2 - 半導体集積回路

Info

Publication number: JPS5912017B2
Application number: JP15419777A
Authority: JP
Inventors: 潤一西沢
Original assignee: Individual
Current assignee: Individual
Priority date: 1977-12-20
Filing date: 1977-12-20
Publication date: 1984-03-19
Also published as: JPS5485681A

Description

【発明の詳細な説明】本発明は、低電力、高速度で動作する静電誘導トランジ
スタ及びそれを用いた半導体集積回路に関する。

高入力インピーダンスであつて、駆動電力をほとんど必
要とせず、消費電力が少く、しかも高密度化が容易で、
変換コンダクタンスが大ぎく、フアン・アウト数が多く
とれ、高速度で動作する静電誘導トランジスタは、集積
回路にきわめて適している。

倒立型静電誘導トランジスタを含むＩＩＬ相当の回路形
式に構成された静電誘導トランジスタ集積回路（ＳＩＴ
Ｌと称す。）は、本願発明者により、たとえば特願昭５
０−１４６５８８号及び特願昭５１−９２４６７号にお
いて提案され、基本回路部の等価回路は第１図ａのよう
に示され、その構造の一例は第１図ｂの如くなる。第１
図は１入力、２出力の場合である。ｐ＋領域１，２がイ
ンジエクタとして動作するラテラル・バイポーラトラン
ジスタのエミツタ、コレクタである。

ｐ＋領域２は同時に倒立型静電誘導トランジスタのゲー
トでもある。３は静電誘導トランジスタのンースで、ｎ
＋基板もしくはｎ＋埋め込み領域である。

ｎ＋領域５，５’が静電誘導トランジスタのドレインで
ある。−第１図ｂのようなマスク４枚、拡散２回の標準
プロセスで、低電流領域では０．００２ＰＪの電力遅延
積及び消費電力１００μｗで最小遅延時間４ｎｓｅｃ−
一が得ら−れている。こうした標準プロセスによる構成
でドライバ用バイポーラトランジスタ（以下ＢＰＴと称
す）のコレクタを多くしたＩＩＬはほとんど論理動作を
まともには行わず、より複雑な構造、プロセスにより実
現されている。標準プロセスによる静電誘導トランジス
タの集積回路の最小遅延時間は、変形ＩＩＬの代表でも
あるＶＩＬ％ＲｔｉｃａｌＩｎｊｅｃｔｉＯｎＬＯｇｉ
ｃ）やＳＳＬ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｕｐｅ
ｒＩｎｊｅｃｔｉＯｎＬＯｇｉｃ）を越える値を与えて
おりζ電力遅延積ではＶＩＬで０．０７ＰＪ，− ＳＳ
Ｌで０．６６ＰＪであることからξＡ／３０以下になつ
ている。ラテラル・バイポーラトランジスタの電流輸送
率が比較的大ぎくできることーゲート抵抗を瑠加させず
にゲート容量を小さくできること、〜ソースよりドレイ
ンの面積の大きい倒立型構造においても、静電誘導トラ
ンジスタはキヤリア流を集束する効果を備えていて変換
コンダクタンスが大きいことなどが、こうした良好な性
能の原因である。従来の静電誘導トランジスタ集積回路
の速度限界を与えていたのは、インバータ動作する静電
誘導トランジスタのゲートからチヤンネルに注入された
過剰少数キヤリアの蓄積効果と静電誘導トランジスタの
ゲートから見込んだ全静電容量である。静電誘導トラン
ジスタは本来電圧制御型デバイスである。

しかし、ＳＩＴＬにおいては、駆動用ＳＩＴを導通させ
る際に、ゲートを順方向に振り込むため、必然的にゲー
トから少数キヤリアがチャンネルに注入される。導通状
態のＳＩＴの抵抗を減少させ、ドレイン電流を大きくし
て動作速度を速くする効果を、注入されたキヤリアは持
つている。しかし、あまり多量に注入されれば、過剰少
数キヤリアの蓄積効果が顕著になつて速度は低下する。
また、順方向ゲートバイアス動作する第１図の例では、
ゲートからの容量を小さくすることがとくに重要である
。ゲートの静電容量を減少させて、しかも、変換コンダ
クタンスをそれほど小さくしないですむ構造として、分
割ゲート型構造が本願発明者により示されている（たと
えば特願昭５２−８１７９６号）。

第２図は分割ゲート構造の例である。

第２図ａは平面図でエピ基板上の拡散領域を示している
。

第２図Ｂ，ｃは第２図ａの図中Ａ−Ａ’線に沿つた断面
構造であり、第２図ｂは基板もしくは埋め込み領域１を
ソース領域にした倒立型ＳＩＴであり、第２図ｃは基板
もしくは埋め込み領域１をドレインにした正立型ＳＩＴ
である。第２図はｎチャンネルＳＩＴの例である。第２
図ｂの図中、ｎ＋領域１がソース、ｎ−領域２がチヤン
ネル、ｎ＋領域３がドレイン、ｐ＋領域４が駆動ゲート
、ｐ＋領域５が固定電位ゲート、〜３′がドレイン電極
、４’が駆動用ゲート電極、５’が固定電位用ゲート電
極、６がＳｉＯ２，Ｓｉ，ＮＴＥＬ’，Ａｔ２Ｏ３等も
しくはこれらを組み合せた絶縁層である。第２図ｃでは
、ｎ＋領域１がドレイン、ｎ＋領域３がソース、−３’
がソース電極になづている以外は第２図ｂと同じである
。−第２図の静電誘導トランジスタの特徴はチヤンネル
を囲むゲート領域が二つに分割されており、一方が信号
を入力する駆動ゲートであり、他方が浮遊ゲートもしく
は一定電位を与えるべくなされたゲートになつているこ
とである。

第２図の構造では、入力信号に従つてドレイン電流を制
御する駆動用ゲートの容量は、チヤンネルを囲むゲート
全体の容量の少くとも半分以下であり、駆動用ゲートと
ソース間の容量Ｃｇｓ及びドレイン間の容量Ｃｇｄが小
さくなることは、そのまま静電誘導トランジスタの周波
数特性を改善し、ゲートを所．定の電位にまで変化させ
るに要する時間を短縮し、高速度動作を行なわせる。ま
た固定電位ゲートは、浮遊ゲートにしてもよいし、また
必要に応じて所要の電位を与えればよい。こうした、固
定電位ゲートを有する静電誘導トランジスタは、このゲ
ートに与える電位により、駆動用ゲートに入る信号及び
ドレイン電圧が同じでも、ドレイン電流の値を広範囲に
変化させることができる。たとえば、固定電位ゲートに
逆ゲートバイアスを与えればドレイン電流は小さくなる
し、順方向ゲートバイアスを与えておけばドレイン電流
は大きくなる。もちろん、浮遊ゲートとしてゲート、チ
ヤンネル間の拡散電圧で決まる空乏層をチヤンネルに延
ばした伏態で使うこともできる。第２図に比べて、さら
にＣｇｓ，Ｃｇｄを小さく、Ｇｍを大きくした構造例が
第３図である。

第３図は、各領域が殆んど円筒上もしくは円環上に構成
されており、円環伏に構成された固定電位ゲート１５、
中央に位置する円筒状の駆動用ゲート１４、その間に狭
まれた円環状のドレイン１３（第３図ｂ）もしくはソー
ス１３（第３図ｃ）等により構成されている。

チヤンネルに比べて駆動用ゲートはきわめて小さくでき
るため、Ｃｇｓ，Ｃｇｄはきわめて小さい。同時に駆動
用ゲート電圧により制御されるチヤンネルの面積は広く
Ｇｍは大きい。Ｃｇｓ，Ｃｇｄが小さ二くＧｍが大きい
ことから、その周波数特性はきわめて良好で、動作速度
は速く、フアン・アウト数も多く取れる。第３図Ｂ，ｃ
は二第３図ａの図中Ａ−Ａ’一線に沿う断面構造で、第
３図ｂは倒立型静電誘導トランジスタ、第３図ｃは正立
型静電誘導トランジスタで−ある。一第３図ｂの図中１
１はソース、１２はチヤンネル、１３はドレイン、１４
は駆動用ゲート、１５は固定電位ゲート、１３′はドレ
イン電極、１４′は駆動用ゲート電極、１６は絶縁層で
ある。第３図ｃの図中１３はソース、１１はドレイン、
１３′はドレイン電極であり、それ以外は第３図ｂと同
じである。各領域の不純物密度は、それぞれ１１が１０
１７乃至１０２１ｃｗＬ−３程度、１２力不１０１２乃
至１０１６ｃｒｒＬ−３程度、１３が１０１７乃至１０
２１ｃｗＬ−３程度、１４が１０１７乃至１０２１（−
ｍ−３，１５が１０゛７乃至１０２”Ｃｍ−３程度であ
る。ソース、ドレイン間隔、チヤンネル寸法、その不純
物密度は、用途によりそれぞれ決まる。たとえば、固定
電位ゲート１５を浮遊ゲートにして、零ゲートバイアス
時、遮断伏態すなわちノーマリ・オフ型にする場合には
、ゲートとチャンネル間の拡散電位だけでチヤンネルを
空乏層が横断し閉じるように、チヤンネル幅及び不純物
密度を選定する。集積回路に用いて、低いドレイン電圧
、たとえば０．２乃至０．６Ｖ程度で動作してきわめて
速い。たとえば、サブナノ秒動作を行なわせるときには
５μｍ以下にするとかすればよい。固定電位ゲートを逆
バイアスして使う場合などは、ノーマリ・オフ型動作に
するにしても、拡散電位だけでチヤンネルが閉じる必要
はない。本発明の目的は、分割ゲート型構造で出力端子
を複数個にした静電誘導トランジスタ及びこの静電誘導
トランジスタを用いた集積回路を提供することにある。

以下図面を参照して本発明を詳細に説明する。

第４図ａ乃至ｄは分割ゲート型、とくに周囲に固定電位
ゲートを設けた本発明の静電誘導トランジスタの構造例
であり、平面図である。第４図はドレインが４個設けら
れた例をいずれも示している。図中、２２は高抵抗領域
、２３はドレイン、２４は駆動用ゲート、２５は固定電
位ゲートである。第５図は、第４図ｄの図中Ａ−Ａ’線
に沿う断面図である。ｎチヤンネルの例で示されている
。２１は埋め込み領域もしくは基板から成るソースであ
る。

各領域の不純物密度は、それぞれ２１が１０１７乃至１
０２０ｃｗＬ−３程度、２２が１０１２乃至１０１５ｃ
ｍ−３程度、２３が１０１７乃至１０２１ｃｗＬＨ程度
、２４，２５が１０１６乃至１０２１ｃｍ−３程度であ
る。固定電位ゲートは浮遊電極とするかもしくは、所定
の電位を与えて動作させる。固定電位ゲートをソースと
同電位にする場合の構造例を第６図に示す。ｐ＋領域２
５に隣接して、その一部にｎ＋領域２６を設け、２５と
２６を金属電極２５′等で接続した構造になつている。
第６図で２７はＳｉＯ２，Ｓｉ３Ｎ４，Ａι２０３やこ
れらの複合層から成る絶縁層になつている。２３−４’
，２４′，２３−１′１２５′は各領域にオーミツク接
触する電極金属でＡｔやＭＯ等で形成される。

領域２６はｎ−領域２２を介してソース２１に直結され
るから、第６図の構成の固定電位ゲート２５は、ソース
と同電位に保たれる。本発明の静電誘導トランジスタは
、通常ノーマリ・オフ型、すなわち駆動ゲートに所定の
順方向電圧を印加して始めてチヤンネルが開いて導通伏
態になるようなモードで使うから、チヤンネルの寸法及
び不純物密度は、駆動ゲートをソースと同電位にしたと
きに、チヤンネルがピンチオフして十分遮断伏態になる
ように選定する。

第５図、第６図では、ゲート領域２４，２５がソース領
域にまで到達している例を示したが、必ずしもゲート領
域はソース領域に到達している必要はない。

ゲート領域がソースに到達していると、ゲート底面とソ
ース領域との拡散電位が、ゲート領域とチヤンネル領域
との間の拡散電位より大きいため、駆動ゲートを順方向
に振り込んだ時に、ゲート底面からの不要な少数キヤリ
ア注人が小さく抑えられるという長所を有している。第
４図の構造で、駆動ゲート２４と固定電位ゲート２５が
直接対向する部分は、ｐ＋ｎ−ｐ＋トランジスタ構造と
なり、パンチスルー電流が流れることがあり、駆動ゲー
トのインビーダンス低下の原因となつて速度を低下させ
ることがある。こうしたパンチスルー電流が流れる可能
性のあるｎ−領域は、イオン注入、拡散などでｎ−領域
の不純物密度をパンチスルー電流が流れない程度に高く
しておけばよい。出力端子であるドレインの数をさらに
多くした例を、第７図に示す。

第１図はドレインの数を：１０個にした例である。第７
図ａの、−２３−２乃至２３−４，２３− ７乃至２３
−９の６個のドレインに相当するチヤンネルは、チヤン
ネル周囲のほぼ３／４が駆動ゲートに囲まれることにな
つて、第４図の例のものほど分割ゲートによる特徴が顕
著でない。また一固定電位ゲートは、通常ソースと同電
位にするが、逆ゲートバイアスにしたりすることが多い
から、前記６個のチヤンネルと、゛２３−１，２３−５
，２３−６，２３−１０では電流レベルが同一になるよ
うにチヤンネルの寸法を変えなければならない。通常後
者のチヤンネルの大きさを前者に比べて大きくすること
になる。こうした欠点をなくした多チヤンネル構造の例
が第７図ｂである。駆動ゲート２４は一本の領域で形成
され、第７図ａに比べると面積が減少し、当然静電容量
も減少する。各チヤンネルはすべて３方向を固定電位ゲ
ートにより囲まれ、一方向のみが駆動ゲートに面してい
るから、各チヤンネルの面積は、同一電流レペルを得る
のであれば、殆んど同一でよい。もちろん、各チヤンネ
ルごとの出力端子の電流が異なるときは、それに応じて
チヤンネル面積を変えればよい。周囲に固定電位ゲート
を、内部に駆動ゲートを設け、出力端子であるドレイン
を複数個設けた第４図の静電誘導トランジスタを、静電
誘導トランジスタ集積回路に構成した例を第４図ｄの場
合について、第８図Ａ，ｂに示す。

第８図は１入力出力の場合のＳＩＴＬの−ユニツトを示
している。

２８，２９はｐ＋領域である。

ｐ＋領域２９，ｎ−領域２２，Ｐ＋領域２８がインジエ
クタとなるラテラルバイポーラトランジスタ（ＢＰＴ）
を構成する。ｐ＋領域２９，２８はそれぞれラテラルＢ
ＰＴのエミツタ、コレクタである。第８図ａでは、ラテ
ラルＢＰＴのコレクタ２８と駆動ゲート２４は、金属配
線により接続されている（図示されていない）。第８図
ｂでは、固定電位ゲートの１部を切つて、駆動ゲート２
４とコレクタ２８はｐ＋領域によつて接続されている。
駆動ゲート２４、コレクタ２８と固定電位ゲート２５と
の間にパンチスルー電流が流れないように所定の場所の
ｎ−領域の不純物密度を増加させたり、酸化物分離を用
いたりすることも第４図の場合と同様である。−第８図
のＳＩＴＬ（ｌ）Ｂ，Ｂ’線、Ｃ，Ｃ’線に沿う断面構
造例が第９図ａでありその等価回路が第９図ｂである。

ＶＥＥは電源電圧、Ｉｐは供給される電流である６Ｐ＋
領域２５と２８の間は、集積度を上げるためには、近け
れば近い程よいが、一パンチスルー電流が流れ易い。゛
その領域２２の不純物密度を高くすれば、両者を非常に
接近させて構成することができる。ただし、コＶクタ２
８の静電容量が増加して速度低下の原因となる。したが
つて、パンチスルー電流が流れないようにｎ−領域の不
純物密度を高くする所は、駆動ゲートやコレクタから離
れて、固定電位ゲートに隣接して設けることが望ましい
。こうした、固定電位ゲートに隣接して不純物密度が高
くなされたｎ領域が存在することは、固定電位ゲートを
ソースと同電位に保つ構成のときには都合がよい。両者
を金属電極で直結すればよい。固定電位ゲートに金属配
線して所定の電位を与えて動作させてもよいことはもち
ろんである。あるＳＩＴＬユニツトの固定電位ゲートは
ソースと同電位、あるＳＩＴＬユニツトの固定電位ゲー
トは、所定の電位（正、負いずれも可）にバイアスする
ということになれば、まつたく同じ寸法、構造のＳＩＴ
Ｌで、流れる電流レベルを変えることができる。第８図
では、ラテラルＢＰＴを固定電位ゲートの長軸の方に設
けたが、短軸の方に設けてもよいことはもちろんである
。第８図の構成は、インジエクタをラテラルＢＰＴで構
成するため、その分の面積を必要として集積度がやや低
下する。

インジエクタをたて方向に設けた例を第９図に示す。第
１０図のようにインジエクタをたて方向に設けると、駆
動ゲートの電位制御のための配線を、第８図のように周
囲の固定電圧ゲートを越えて外側に引き出す必要がない
ため、集積度が向上すると同時に、駆動ゲートがそのま
まインジエクタであるＢＰＴのコレクタもしくはＦＥＴ
のドレインになつていて、静電容量の増加がなく、本発
明の分割ゲートＳＩＴの高速性がそのまま生かされる。
第１０図は、本発明の１入力４出力のＳＩＴＬユニツト
を２個隣接して設けた場合の平面図を示している。もち
ろん、ある機能を果すためには、１入力４出力のユニツ
トばかりでなく、１入力１出力１入力２出力といつたよ
うに、出力端子の数の異なるユニツトを使用することが
あることは当然である。第１０図のＳＩＴＬ（７）ＤＤ
′線、ＥＥ′線に沿う断面構造例が第１１図Ａ，ｂであ
る。ｐ＋基板３２の上に、エピタキシヤル成長゛もし’
゛くは拡散゛などによりｎ−Ｈ層２１を設け、ｎ＋層２
゛１めう始：駆動ゲート２４，２４″の直下がイオン注
入あるいは拡散等により高抵抗ｎ領域３１になされてい
る。もちろん、ｐ＋基板上にｎ領域３１を全面に設けて
から、ｎ＋領域を拡散やイオン注入などにより設ける．
こともできる。ｎ＋領域の厚さは、目的により１μｍか
ら１０μｍ程度に選べばよい。ソース・ドレイン間隔も
１μｍから８μｍ程度にすればよい。ｎ領域３１の不純
物密度は１０１３〜１０１６ｍ−３程度である。領域３
１の不純物密度が低くなされているから、ｐ＋領域３２
との拡散電位差が、ｐ＋領域３２とｎ＋２１との拡散
電位差より小さいため、ｐ＋領域３２からｎ領域３１へ
のホール注入が効率よく起る。Ｐ＋３２− Ｎ３ｌ−
Ｐ＋２４がインジエクタとしてのＢＰＴのエミツタ、
ペース、コレクタになつている。インジエクタＢＰＴの
電流輸送率αが１に近いことは、ＳＩＴＬの高速度化、
低エネルギー化に寄与する。ｎ＋領域３０は、ソースを
表面に取り出すための領域である。固定電位ゲートをソ
ースと接続する構成であれば、ｐ＋領域２５とｎ＋領域
３０を配線で直結すればよい。第１１図の例では、駆動
ゲート２４の直下すべてがｎ領域３１となつているが、
ｎ領域３１は駆動ゲートより小さくても、大きくてもよ
い。第１１図の構造ほどすぐれてはいないが、第１２図
の構造でも同様の動作が行える。駆動ゲートｐ＋領域が
ｎ＋領域に深く入り込んでいて、駆動ゲートの下のｎ＋
領域が薄くなされた構造になつている。ｐ＋ｎ＋Ｐ＋構
造のインジエクタＢＰＴになつている例である。この構
造では、Ｐ＋３２− ｎ＋２１の全面でほぼ均一にホ
ール注入が起り、インジエクタＢＰＴのαが小さくなつ
て、あまりすぐれた特性は示さない。たて型インジエク
タをＢＰＴでなく、接合型ＦＥＴで構成した例が第１３
図である。

Ｐ＋３２−Ｐ３３−Ｐ＋２４が接合型ＦＥＴ（ＪＦ
ＥＴ）を構成し、それぞれ、ソース、チヤンネル、ドレ
インとなつており、ｎ＋領域２１がゲートの役割を果し
ている。この例では、ｐ＋基板からの電流は殆んどすべ
てＰ領域３３を流れることになつて無駄に流れる電流が
殆んどなくなる。また、ＢＰＴをインジエクタとした例
にくらべれば、同一動作電圧、同一面積でより大きい電
流を流せるから、高速度動作に最適であへる。゛−゛
゛：ーー一゛−゛’゛”第１３図の構成でＰ＋３２−
Ｐ３３−Ｐ＋２４を、不純物密度と寸法の選び方によ
り接合型ＳＩＴとすることができる。駆動ゲートの下に
たて型のインジエクタを設けた第１０図のような構成は
、非常に集積度が高くできると同時に、駆動ゲートの静
電容量が小さく、しかも駆動ゲートの殆んど全面が有効
に働き、きわめて速度の速い動作が行える。第１０乃至
第１２図のたて型インジエクタをもつＳＩＴＬでは電源
ＶＥＥはｐ＋基板に与えられる。第１０図に見るように
、駆動ゲートの下にたて型にインジエクタを設けた本発
明のＳＩＴＬは、固定電位ゲートがチヤンネルの電位を
設定する役割を果すと同時に各ユニツトの分離領域とし
ても、動作しており、各ユニツトを隣接して設けること
ができ、その集積度はきわめて高い。

１２Ｌ型ＳＩＴＬは、ワイアードロジックで、ＮＯＲゲ
ート、０Ｒゲート等を構成できるから、あとは表面の配
線によりすべての機能を実現することができる。

第９図ｂの等価回路から明らかなように．前段が遮断状
態になつて、ＳＩＴＱ２のゲート電位が順方向で高くな
ると、インジエクタＢＰＴＱ、から供給される電流はす
べてＱ２のゲート・ソース間に流れることになる。

ゲートからチヤンネルに圧入される少数キヤリアの量を
制御するには、Ｑ２のゲート・ソース間にシヨツトキダ
イオードを挿入するか、あるいは、ゲート・ドレインが
直結されたＳＩＴを挿入すればよい。・−これまで、Ｓ
ＩＴについて述べてきたが、まつ一たく同様のことが
接合型ＦＥＴにも適用できる。

チヤンネルの不純物密度を高くして細長く形成したＦＥ
Ｔでも、チヤンネル幅を十分狭くすれば、ノーマリオフ
動作を行うようになり、本発明の構率ｌ？゛そのまま適
用できる。、第８図の構成で、インジエクタはＢＰＴの
場合について示したが、ＪＦＥＴ，ＭＯＳＦＥＴ，ＳＩ
Ｔ，ＭＯＳＳＩＴいずれでもよいことはもちろんである
。

本発明のＳＩＴは、もちろん第４図乃至第１２Ｓ図に示
されるものに限られるわけではない。

導電型をまつたく反転したものでもよいことはもちろん
である。チヤンネルは、円形、矩形に限らず、楕円等如
何なる形でもよく、複数個のチヤンネルを囲む固定電位
ゲートと内部にあつて、信号によィり電位が変化する
駆動ゲートにより複数個のチヤンネルが同時に制御され
、複数個の出力すなわちフアンアウトが得られる構成の
ものであればよい。固定電位ゲート、駆動ゲートいずれ
もがすべてソース領域と直接、接触する例を示したが、
はなれていてもよいことはもちろんである。チヤンネル
もここでは均一な不純物密度のものが示されているが、
不純物密度の異なる多層構造でもかまわない。表面にあ
るｎ＋領域とｐ＋領域は分離されているが、直接接触し
ていてもよい。また、ゲートがすべて平担な構造のもの
について示したが、切り込み領域の側面に沿つてゲート
を設ける構造でもよいことはもちろんである。切り込み
領域の測面に設けられるゲートは接合型、シヨツトキー
型、ＭＯＳ，ＭＩＳ型のいずれでもよい。ここでは、１
２Ｌ型ＳＩＴ論理回路について説明したが、その他のＥ
ＣＬ型ＳＩＴ論理回路等にも適用できることはもちろん
である。

本発明の構造は、従来公知の結晶成長技術、微細加工技
術、選択拡散技術、選択エツチング（ドライ、ケミカル
）、イオン打込み技術等により製造できる。

複数個のチヤンネルを囲む固定電位ゲートと内部に駆動
ゲートを設けた本発明のＳＩＴ及びこのＳＩＴを用いた
集積回路は、駆動用ゲートの容量が小さくなり、きわめ
て高速度の動作が行え、しかもフアンアウトを多数取る
こちができてその効果は著しく、その工業的価値は高い
。

【図面の簡単な説明】

第１図Ａ，ｂ、第２図ａ乃至ｃ、第３図ａ乃至ｃは従来
の構造の一例、第４図ａ乃至ｄは本発明の静電誘導トラ
ンジスタの一構造例の平面図、第５図、第６図は本発明
の他の構造例の断面図、第？図Ａ，ｂは本発明の更に他
の構造例の平面図、第８図は一入力出力の本発明の静電
誘導トランジスタ集積回路の購造例の平面図、第９図は
第８図に示した静電誘導トランジスタ集積回路の断面構
造例とその等価回路、第１０図は一入力四出力の本発明
の静電誘導トランジスタ集積回路の構造例の平面図、第
１１図乃至第１３図は第１０図に示した例の断面構造例
である。

Claims

【特許請求の範囲】１駆動用トランジスタに少なくとも１つの静電誘導ト
ランジスタを用いた半導体論理集積回路において前記静
電誘導トランジスタのゲートが二分割され、そのうちの
一方のゲートは複数個のチャンネルを囲むように配置さ
れた固定電位ゲート、他方のゲートは前記固定電位ゲー
トに囲まれた内部にあり、前記複数個のチャンネルを制
御する駆動ゲートとして働き、これら両ゲートの間に挟
まれて複数個のドレインが配置されてなる静電誘導トラ
ンジスタを少なくとも１つ含むことを特徴とする半導体
集積回路。２駆動用トランジスタに少なくとも１つの静電誘導ト
ランジスタを用いたＩ＾２Ｌ型論理集積回路において、
バイポーラトランジスタのコレクタを兼ねる前記静電誘
導トランジスタの駆動ゲートの底部の少なくとも一部及
び前記静電誘導トランジスタのソース領域に接する前記
駆動ゲートと反対導電型のベース領域及びこのベース領
域に少なくとも接する前記駆動ゲートと同一導電型、高
不純物密度の半導体基板をエミッタとする縦型バイポー
ラトランジスタをインジェクタトランジスタとすること
を特徴とする前記特許請求の範囲第１項記載の半導体集
積回路。３駆動用トランジスタに少なくとも１つの静電誘導ト
ランジスタを用いたＩ＾２Ｌ型論理集積回路において電
界効果トランジスタのドレインを兼ねる前記静電誘導ト
ランジスタの駆動ゲートの底部の少なくとも一部及び前
記電界効果トランジスタのゲートを兼ねる前記静電誘導
トランジスタのソース領域に接する前記駆動ゲートと同
一導電型、中間不純物密度の半導体領域及びこの半導体
領域に少なくとも接する前記駆動ゲートと同一導電型、
高不純物密度の半導体基板をソースとする縦型電界効果
トランジスタをインジェクタトランジスタとすることを
特徴とする前記特許請求の範囲第１項記載の半導体集積
回路。４駆動用トランジスタに少なくとも１つの静電誘導ト
ランジスタを用いたＩ＾２Ｌ型論理集積回路において前
記静電誘導トランジスタとは異なる第２の静電誘導トラ
ンジスタのドレインを兼ねる前記静電誘導トランジスタ
の駆動ゲートの底部の少なくとも一部及び前記第２の静
電誘導トランジスタのゲートを兼ねる前記静電誘導トラ
ンジスタのソース領域に接する前記駆動ゲートと同一導
電型、中間不純物密度の半導体領域及びこの半導体領域
に少なくとも接する前記駆動ゲートと同一導電型、高不
純物密度の半導体基板をソースとする第２の静電誘導ト
ランジスタをインジェクタトランジスタとすることを特
徴とする前記特許請求の範囲第１項記載の半導体集積回
路。５駆動用トランジスタに少なくとも１つの静電誘導ト
ランジスタを用いたＩ＾２Ｌ型論理集積回路において前
記静電誘導トランジスタの駆動ゲートをコレクタとし、
前記静電誘導トランジスタのチャンネル領域を形成する
半導体領域に連結し、かつ主表面に接した他の半導体領
域をベース領域、そして前記主表面に接して形成された
前記駆動ゲートと同一導電型、高不純物密度のエミッタ
領域よりなる横型バイポーラトランジスタをインジェク
タトランジスタとすることを特徴とする前記特許請求の
範囲第１項記載の半導体集積回路。