JPH0644575B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0644575B2 JPH0644575B2 JP59145316A JP14531684A JPH0644575B2 JP H0644575 B2 JPH0644575 B2 JP H0644575B2 JP 59145316 A JP59145316 A JP 59145316A JP 14531684 A JP14531684 A JP 14531684A JP H0644575 B2 JPH0644575 B2 JP H0644575B2
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Links
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- 239000000758 substrate Substances 0.000 claims description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、シヨートチヤネル効果を抑制することによ
り、ゲート遅延時間が短かく、しきい値電圧のばらつき
が少ない電界効果トランジスタに関するものである。
り、ゲート遅延時間が短かく、しきい値電圧のばらつき
が少ない電界効果トランジスタに関するものである。
従来のこの種の電界効果トランジスタを第１図で説明す
る。第１図は従来のセルフアラインメントGaAs電界効果
トランジスタの構造を示す断面図である。この図におい
て、１は半絶縁性基板、２は一導電型の動作層で、イオ
ン注入により形成される。３はゲート電極で、例えばＷ
またはTaなどの高融点金属からなる。４は前記動作層２
と同じ導電型で高いキヤリア濃度を有する高濃度層で、
動作層２より深さを大きくして形成してある。この高濃
度層４はゲート電極３をマスクとしてイオン注入によつ
て形成される。６および７はそれぞれソースおよびドレ
イン電極である。
る。第１図は従来のセルフアラインメントGaAs電界効果
トランジスタの構造を示す断面図である。この図におい
て、１は半絶縁性基板、２は一導電型の動作層で、イオ
ン注入により形成される。３はゲート電極で、例えばＷ
またはTaなどの高融点金属からなる。４は前記動作層２
と同じ導電型で高いキヤリア濃度を有する高濃度層で、
動作層２より深さを大きくして形成してある。この高濃
度層４はゲート電極３をマスクとしてイオン注入によつ
て形成される。６および７はそれぞれソースおよびドレ
イン電極である。
このようなセルフアラインメントGaAs電界効果トランジ
スタ構造では、高濃度層４がゲート電極３の下に回り込
んでいるため、高濃度層４の間の半絶縁性基板１を通つ
て電流が流れやすい。ゲート電極３が短かくなればなる
ほど、この半絶縁性基板１を通つて流れる電流は大きく
なり、しきい値電圧が下がり、しきい値電圧の制御が困
難となる。これは、シヨートチヤネル効果と呼ばれてい
る。
スタ構造では、高濃度層４がゲート電極３の下に回り込
んでいるため、高濃度層４の間の半絶縁性基板１を通つ
て電流が流れやすい。ゲート電極３が短かくなればなる
ほど、この半絶縁性基板１を通つて流れる電流は大きく
なり、しきい値電圧が下がり、しきい値電圧の制御が困
難となる。これは、シヨートチヤネル効果と呼ばれてい
る。
したがつて、シヨートチヤネル効果を生じさせないため
には、ゲート電極３を長くする必要があり、この場合に
は、相互コンダクタンスが小さくなり、ゲート遅延時間
が遅くなる欠点を有していた。
には、ゲート電極３を長くする必要があり、この場合に
は、相互コンダクタンスが小さくなり、ゲート遅延時間
が遅くなる欠点を有していた。
この発明は、かかる欠点を解消しようとするもので、両
高濃度層と動作層の間の半絶縁性基板にそれぞれ動作層
と反対の導電型を有する埋め込み層を設けることによ
り、前記問題点であるシヨートチヤネル効果を抑制し、
ゲート遅延時間が短かく、しきい値電圧のばらつきが少
ない高速論理集積回路に適した電界効果トランジスタを
提供するものである。以下この発明を図面について説明
する。
高濃度層と動作層の間の半絶縁性基板にそれぞれ動作層
と反対の導電型を有する埋め込み層を設けることによ
り、前記問題点であるシヨートチヤネル効果を抑制し、
ゲート遅延時間が短かく、しきい値電圧のばらつきが少
ない高速論理集積回路に適した電界効果トランジスタを
提供するものである。以下この発明を図面について説明
する。
第２図はこの発明の一実施例であるGaAs電界効果トラン
ジスタの断面図である。この図において、１は半絶縁性
基板、２は一導電型、例えばｎ形の動作層で、イオン注
入により形成される。３はゲート電極で、例えばＷまた
はTaなどの高融点金属からなる。４は前記動作層２と同
じ導電型である高いキヤリア濃度を有するｎ＋層からな
る高濃度層で、前記ゲート電極３をマスクにしてイオン
注入によつて形成される。５は前記動作層２と反対の導
電型であるｐ型の埋め込み層で、イオン注入により両側
の高濃度層４の対向する部分にそれぞれ形成される。
ジスタの断面図である。この図において、１は半絶縁性
基板、２は一導電型、例えばｎ形の動作層で、イオン注
入により形成される。３はゲート電極で、例えばＷまた
はTaなどの高融点金属からなる。４は前記動作層２と同
じ導電型である高いキヤリア濃度を有するｎ＋層からな
る高濃度層で、前記ゲート電極３をマスクにしてイオン
注入によつて形成される。５は前記動作層２と反対の導
電型であるｐ型の埋め込み層で、イオン注入により両側
の高濃度層４の対向する部分にそれぞれ形成される。
イオン注入には、例えばｎ層，ｎ＋層はSi，ｐ層はBeな
どを用いる。BeはSiに比べて軽く、GaAs中の拡散定数が
大きいため、同じゲート電極３をマスクにしてイオン注
入を行うと、ゲート電極３下に回り込む量が大きい。６
および７はそれぞれソースおよびドレイン電極である。
どを用いる。BeはSiに比べて軽く、GaAs中の拡散定数が
大きいため、同じゲート電極３をマスクにしてイオン注
入を行うと、ゲート電極３下に回り込む量が大きい。６
および７はそれぞれソースおよびドレイン電極である。
上記実施例においては、動作層２のソースおよびドレイ
ン端下部にｐ型の埋め込み層５が埋め込まれているの
で、高濃度層４から半絶縁性基板１に注入される電子の
数は十分少なく、シヨートチヤネル効果は起こりにく
い。
ン端下部にｐ型の埋め込み層５が埋め込まれているの
で、高濃度層４から半絶縁性基板１に注入される電子の
数は十分少なく、シヨートチヤネル効果は起こりにく
い。
したがつて、従来よりゲート長を短くしてもしきい値電
圧が下がることはないので、相互コンダクタンスを大き
く、ゲート遅延時間を短くすることができる。
圧が下がることはないので、相互コンダクタンスを大き
く、ゲート遅延時間を短くすることができる。
なお、上記実施例では、GaAs電界効果トランジスタを例
にして説明したが、この他InP等の他の半導体材料を用
いた電界効果トランジスタにも適用できることはいうま
でもない。また、ｎ，ｐ型の導電型はこれを入れ換えて
もよいことはもちろんである。
にして説明したが、この他InP等の他の半導体材料を用
いた電界効果トランジスタにも適用できることはいうま
でもない。また、ｎ，ｐ型の導電型はこれを入れ換えて
もよいことはもちろんである。
以上説明したように、この発明は、両高濃度層と動作層
の間の半絶縁性基板にそれぞれ動作層と反対の導電型を
有する埋め込み層を設けたので、シヨートチヤネル効果
によるしきい値電圧の低下やドレインコンダクタンスの
増加が抑えられ、電界効果トランジスタのゲート遅延時
間を著しく向上する上で極めて有効である。しかも、埋
め込み層は両側の高濃度層の対向する部分のみに設けら
れているので、この埋め込み層で形成される容量の増加
は殆ど無視でき、そのために高周波における特性を劣化
させることはない。
の間の半絶縁性基板にそれぞれ動作層と反対の導電型を
有する埋め込み層を設けたので、シヨートチヤネル効果
によるしきい値電圧の低下やドレインコンダクタンスの
増加が抑えられ、電界効果トランジスタのゲート遅延時
間を著しく向上する上で極めて有効である。しかも、埋
め込み層は両側の高濃度層の対向する部分のみに設けら
れているので、この埋め込み層で形成される容量の増加
は殆ど無視でき、そのために高周波における特性を劣化
させることはない。
第１図は従来のセルフアラインメントGaAs電界効果トラ
ンジスタの断面図、第２図はこの発明の一実施例である
GaAs電界効果トランジスタの断面図である。 図中、１は半絶縁性基板、２は動作層、３はゲート電
極、４は高濃度層、５は埋め込み層、６はソース電極、
７はドレイン電極である。 なお、図中の同一符号は同一または相当部分を示す。
ンジスタの断面図、第２図はこの発明の一実施例である
GaAs電界効果トランジスタの断面図である。 図中、１は半絶縁性基板、２は動作層、３はゲート電
極、４は高濃度層、５は埋め込み層、６はソース電極、
７はドレイン電極である。 なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半絶縁性基板の一主面に、一導電型の動作
層が形成され、前記動作層の表面部分に位置したゲート
電極を具備し、前記動作層の両側にこの動作層と同じ導
電型で高いキヤリア濃度を有する高濃度層が前記動作層
より深さを大きくして形成され、前記高濃度層の表面上
にソースおよびドレイン電極を具備した電界効果トラン
ジスタにおいて、前記両高濃度層と前記動作層の間の半
絶縁性基板に前記動作層と反対の導電型を有する埋め込
み層を、前記動作層の両側の前記高濃度層が対向する部
分のみに、それぞれ前記高濃度層に隣接して形成したこ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145316A JPH0644575B2 (ja) | 1984-07-11 | 1984-07-11 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145316A JPH0644575B2 (ja) | 1984-07-11 | 1984-07-11 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123366A JPS6123366A (ja) | 1986-01-31 |
| JPH0644575B2 true JPH0644575B2 (ja) | 1994-06-08 |
Family
ID=15382339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59145316A Expired - Lifetime JPH0644575B2 (ja) | 1984-07-11 | 1984-07-11 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644575B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793320B2 (ja) * | 1985-03-28 | 1995-10-09 | 株式会社東芝 | 電界効果トランジスタの製造方法 |
| JP2848757B2 (ja) * | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148450A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1984
- 1984-07-11 JP JP59145316A patent/JPH0644575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123366A (ja) | 1986-01-31 |
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