JP2008218794A - 相補型半導体集積回路装置 - Google Patents
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Abstract
【課題】本発明は、ガードリングのN型領域に櫛状の凹凸を持たせることにより、P−N接合面積を増やし、チップサイズを大きくすること無く、効果的にラッチアップ現象を抑制する相補型半導体集積回路装置に関する技術を提供するものである。
【解決手段】第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備え、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、前記第2導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備える。
【選択図】図1
【解決手段】第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備え、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、前記第2導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備える。
【選択図】図1
Description
本発明は、相補型半導体集積回路装置に関し、さらに詳細には入出力端子からのノイズに対し、ラッチアップ防止用にガードリングのレイアウトを最適化した半導体装置とそのレイアウト方法に関する。
相補型半導体集積回路(以下CMOS−ICと呼ぶ)の共通の問題として、微細化するにつれてラッチアップ現象が顕著に発生することがある。
特に、入出力回路は、外部に接続されるため、外部からパルス電圧が印加された場合は、入出力回路がトリガーとなって、内部回路のラッチアップ現象を引き起こす。ラッチアップ現象は、寄生PNPNサイリスタがオン状態に入り、電源端子間に過大電流が流れて素子を破壊する現象である。ラッチアップ現象を防止するために、P、N形のガードリングを基板表面に形成することが一般的におこなわれている。
図4は、従来のCMOS−ICの平面図を示す。図5は、その断面図と、さらに、図6には、断面図に対し、寄生素子が付記されている。
図5において、比較的高抵抗のP型シリコン基板1には、内部回路部100と、ガードリング領域101、入出力回路部102が設けられ、内部回路部100には、N型ウエル領域2がイオン注入法等により選択的に設けられている。そしてN型ウエル領域2内にはP型ソース,ドレイン領域3,4及びN型低抵抗領域5とが設けられており、これらP型ソース,ドレイン領域3,4間のシリコン基板1上にはゲート酸化膜を介してゲート電極6aが設けられPチャンネルMOSトランジスタが形成されている。
また、N型ウエル領域2が形成されていないP型シリコン基板1表面には、N型ソース,ドレイン領域8,7及びP型低抵抗領域9と、これらN型ソース,ドレイン領域8,7間のシリコン基板1上に、ゲート酸化膜を介してゲート電極6bによるNチャンネルMOSトランジスタが形成されている。
また、PチャンネルMOSトランジスタのP型ソース領域3とN型低抵抗領域5とはAL配線等により電気的に電源VDDに接続されている。一方、NチャンネルMOSトランジスタのN型ソース領域8とP型低抵抗領域9とは基準電位(GND)に接続されている。
次に、入出力回路部102には、N型ソース領域33と、N型ウエル領域31と、N型ウエル領域31内に形成されたN型ドレイン領域32が設けられ、これらソース,ドレイン領域33,32間のシリコン基板1上にはゲート酸化膜を介してゲート電極6cが設けられ、パワーMOSFETが形成されている。
ガードリング領域101は、GNDに接続され、基板の電位を安定させるP型低抵抗領域41と、N型ウェル領域42と、N型ウェル領域42内にあって、AL配線等により電気的にVDDもしくは、GNDに接続されたN型低抵抗領域43からなる。
N型ウェル領域42は、内部回路部100と入出力回路部102を隔てるように配置されている。
このように構成されたCMOS−ICにおいては、図6のように、意図せぬ寄生素子が必然的に形成される。
以下では、この寄生素子について説明する。
PチャンネルMOSトランジスタのP型ソース領域3とN型ウエル領域2及びP型シリコン基板1とそれぞれエミッタ,ベース,コレクタとする寄生PNPトランジスタQ1,並びにNチャンネルMOSトランジスタのN型ソース領域8とP型シリコン基板1及びN型ウエル領域2とをそれぞれエミッタ,ベース,コレクタとする寄生NPNトランジスタQ2が形成される。
なお図6におけるR1は、N型コンタクト領域からP型シリコン基板1に至る迄のN型ウエル領域2の内部抵抗であり、これはすなわちTr1のエミッタ・ベース間に位置するバイアス抵抗となりうる。同様に、R2はP型低抵抗領域9からN型ウエル領域2に至る迄のP型シリコン基板1の内部抵抗であり、Tr2のベース・エミッタ間に位置するバイアス抵抗になりうる。
次に、入出力回路部102のN型ウェル領域31と、P型シリコン基板1とN型ソース領域33をそれぞれエミッタ、ベース、コレクタとする寄生NPNトランジスタQ3と、パワーMOSFETのN型ウェル領域31と、P型シリコン基板1とPチャンネルMOSトランジスタのN型ウェル領域2をそれぞれエミッタ、ベース、コレクタとする寄生NPNトランジスタQ4が形成される。
さらに、パワーMOSFETのN型ウェル領域31と、P型シリコン基板1と、ガードリング領域101のN型低抵抗領域41をそれぞれエミッタ、ベース、コレクタとする寄生NPNトランジスタQ5が形成される。
このような構成のCMOS−ICにおいて、たとえば、マイナス電圧のサージパルスが外部より入力された場合、すなわち、パワーMOSFETのドレイン領域32にマイナス電圧が印加されると、寄生NPNトランジスタQ3、寄生NPNトランジスタQ4、寄生NPNトランジスタQ5が導通しうる。
寄生NPNトランジスタQ4が導通すると、N型ウエル領域2の内部抵抗R1に電位差が生じ、次に、寄生PNPトランジスタQ1が導通し、さらに寄生NPNトランジスタQ2が導通して、PチャンネルMOSトランジスタのP型ソース領域3と、N型ウエル領域2、P型シリコン基板1、N型ソース領域8によりPNPNサイリスタ構造が形成され、ラッチアップ現象が生じる。
ガードリング領域101は、寄生NPNトランジスタQ5を形成することにより、寄生NPNトランジスタQ4の導通を防ぎ、ラッチアップ現象を防止する。
特許文献1には、ガードリング領域101における、GNDに接続されたP型低抵抗領域41と、VDDもしくはGNDに接続されたN型低抵抗領域43を、多重に交互に配置することにより、N型低抵抗領域43を幅広く配置するよりも効果的にラッチアップ現象を防ぐ技術が紹介されている。
特開2002−057284号公報
しかしながら、特許文献1が示す従来の技術では、多重にガードリングを設けるために、本来のチップの特性には寄与しないガードリング領域の占める割合が大きくなり、不要に面積が大きくなるという課題があった。
本発明は上記従来の課題を解決するもので、チップサイズを大きくすること無く、効果的にラッチアップ現象を抑制する相補型半導体集積回路装置に関する技術を提供するものである。
本発明の請求項1記載の相補型半導体集積回路装置は、第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、前記第2導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備えることによって、 第2導電型ガードリング領域を3次元的に包含する上記第1導電型ガードリング領域との間に形成されるP−N接合面積を増加できることを特徴とする。
また、本発明の請求項2記載の相補型半導体集積回路装置は、第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、前記第2導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなるガードリング列から構成されることによって、第2導電型ガードリング領域を3次元的に包含する上記第1導電型ガードリング領域との間に形成されるP−N接合面積を増加できることを特徴とする。
また、本発明の請求項3記載の相補型半導体集積回路装置は、第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、前記第2導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなる複数の並列するガードリング列から構成され、さらに隣り合うガードリング列のそれぞれの島状の構造が、互い違いに配置されることによって、第2導電型ガードリング領域を3次元的に包含する上記第1導電型ガードリング領域との間に形成されるP−N接合面積を増加できることを特徴とする。
本発明によれば、パワーMOSFETのドレイン端子や、入出力端子の保護回路に印加されたマイナスパルスに対し、比較的小さなガードリング領域で効果的にラッチアップを防ぐことができる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る相補型半導体集積回路装置について、図面を参照しながら説明する。
以下、本発明の第1の実施形態に係る相補型半導体集積回路装置について、図面を参照しながら説明する。
まず、図1(a)は、本発明の第1の実施形態である相補型半導体集積回路装置を半導体チップの上から見た平面図になる。図1(b)は、第1の実施形態である相補型半導体集積回路装置の断面図と、形成される寄生素子を示した図である。
図1(a)、(b)において、比較的高抵抗のP型シリコン基板1には、内部回路部100と、ガードリング領域101、入出力回路部102が設けられ、内部回路部100には、N型ウエル領域2がイオン注入法等により選択的に設けられている。そしてN型ウエル領域2内にはP型ソース,ドレイン領域3,4及びN型低抵抗領域5とが設けられており、これらP型ソース,ドレイン領域3,4間のシリコン基板1上にはゲート酸化膜を介してゲート電極6aが設けられPチャンネルMOSトランジスタが形成されている。
また、N型ウエル領域2が形成されていないP型シリコン基板1表面には、N型ソース,ドレイン領域8,7及びP型低抵抗領域9と、これらN型ソース,ドレイン領域8,7間のシリコン基板1上に、ゲート酸化膜を介してゲート電極6bによるNチャンネルMOSトランジスタが形成されている。
また、PチャンネルMOSトランジスタのP型ソース領域3とN型低抵抗領域5とはAL配線等により電気的に電源VDDに接続されている。一方、NチャンネルMOSトランジスタのN型ソース領域8とP型低抵抗領域9とは基準電位(GND)に接続されている。
次に、入出力回路部102には、N型ソース領域33と、N型ウエル領域31と、N型ウエル領域31内に形成されたドレイン領域32が設けられ、これらソース,ドレイン領域33,32間のシリコン基板1上にはゲート酸化膜を介してゲート電極6cが設けられ、パワーMOSFETが形成されている。
さらに内部回路部100と入出力回路部102の間には、ガードリング領域101が設けられている。
ガードリング領域101は、N型ウェル領域44と、N型ウェル領域44内にあって、AL配線等により電気的にVDDもしくは、GNDに接続されたN型低抵抗領域45と、GNDに接続されたP型低抵抗領域41と、P型低抵抗領域41によって電位を固定された、N型ウェル領域44の周囲のP型シリコン基板1によって形成される。
N型ウェル領域44は、内部回路部100と入出力回路部102を隔てるように配置され、その平面図において、入出力回路部102と、内部回路部100に向けて凹凸を有した櫛状の構造とし、これにより、N型ウェルとP型シリコン基板1との間に生じるP−N接合面積を大きくしている。
このような構成のCMOS−ICにおいて、図1(b)のような意図せぬ寄生素子が必然的に形成される。
PチャンネルMOSトランジスタのP型ソース領域3とN型ウエル領域2及びP型シリコン基板1と夫々エミッタ,ベース,コレクタとする寄生PNPトランジスタQ1、並びにNチャンネルMOSトランジスタのN型ソース領域8とP型シリコン基板1及びN型ウエル領域2とを夫々エミッタ,ベース,コレクタとする寄生NPNトランジスタQ2が形成される。
なお図1(b)におけるR1は、N型低抵抗領域5からP型シリコン基板1に至る迄のN型ウエル領域2の内部抵抗であり、Tr1のエミッタ・ベース間に位置するバイアス抵抗である。同様に、R2はP型低抵抗領域9からN型ウエル領域2に至る迄のP型シリコン基板1の内部抵抗であり、Tr2のベース・エミッタ間に位置するバイアス抵抗である。
次に、入出力回路部102のN型ウェル領域31と、P型シリコン基板1とN型ソース領域33をそれぞれエミッタ、ベース、コレクタとする寄生NPNトランジスタQ3と、パワーMOSFETのN型ウェル領域31と、P型シリコン基板1とPチャンネルMOSトランジスタのN型ウェル領域2をそれぞれエミッタ、ベース、コレクタとする寄生NPNトランジスタQ4が形成される。
さらに、パワーMOSFETのN型ウェル領域31と、P型シリコン基板1と、ガードリング領域101のN型低抵抗領域45をそれぞれエミッタ、ベース、コレクタとする寄生NPNトランジスタQ5が形成される。
このような構成のCMOS−ICにおいて、たとえば、マイナス電圧のサージパルスが外部より入力された場合、すなわち、パワーMOSFETのドレイン領域32にマイナス電圧が印加されると、寄生NPNトランジスタQ3、寄生NPNトランジスタQ4、寄生NPNトランジスタQ5が導通しうる。
寄生NPNトランジスタQ4が導通すると、N型ウエル領域2の内部抵抗R1に電位差が生じ、次に、寄生PNPトランジスタQ1が導通し、さらに寄生NPNトランジスタQ2が導通して、PチャンネルMOSトランジスタのP型ソース領域3と、N型ウエル領域2、P型シリコン基板1、N型ソース領域8によりPNPNサイリスタ構造が形成され、ラッチアップ現象が生じる。
ラッチアップ現象を防ぐには、Q4の導通を防ぐことが必要である。
そのためには、パワーMOSFETのドレイン領域32にマイナス電圧が印加され、Q3,Q5が導通するが、これら寄生NPNトランジスタの電流能力が印加されたマイナスパルスに対して十分に大きければ、寄生NPNトランジスタQ4の導通を防ぐことが出来る。
本発明の第1の実施形態によれば、Nウェル領域44の形状に凹凸を持たせ、P型シリコン基板1との間に生じるP−N接合面積を大きくしたことによって、寄生NPNトランジスタQ5の電流能力が向上し、ラッチアップ現象を抑制することができる。
前述の特許文献1にあるようにガードリング構造を多重にするよりも、ガードリング領域の面積を比較的小さくしたままラッチアップ現象を抑制する効果をあげることができる。
(第2の実施形態)
図2は本発明の第2の実施形態である相補型半導体集積回路装置の平面図を示す。
図2は本発明の第2の実施形態である相補型半導体集積回路装置の平面図を示す。
図2において、比較的高抵抗のP型シリコン基板1には、内部回路部100と、ガードリング領域101、入出力回路部102が設けられ、内部回路部100には、N型ウエル領域2がイオン注入法等により選択的に設けられている。そしてN型ウエル領域2内にはP型ソース,ドレイン領域3,4及びN型低抵抗領域5とが設けられており、これらP型ソース,ドレイン領域3,4間のシリコン基板1上にはゲート酸化膜を介してゲート電極6aが設けられPチャンネルMOSトランジスタが形成されている。
また、N型ウエル領域2が形成されていないP型シリコン基板1表面には、N型ソース,ドレイン領域8,7及びP型低抵抗領域9と、これらN型ソース,ドレイン領域8,7間のシリコン基板1上に、ゲート酸化膜を介してゲート電極6bによるNチャンネルMOSトランジスタが形成されている。
また、PチャンネルMOSトランジスタのP型ソース領域3とN型低抵抗領域5とはAL配線等により電気的に電源VDDに接続されている。一方、NチャンネルMOSトランジスタのN型ソース領域8とP型低抵抗領域9とは基準電位(GND)に接続されている。
次に、入出力回路部102には、N型ソース領域33と、N型ウエル領域31と、N型ウエル領域31内に形成されたドレイン領域32が設けられ、これらソース,ドレイン領域33,32間のシリコン基板1上にはゲート酸化膜を介してゲート電極6cが設けられ、パワーMOSFETが形成されている。
さらに内部回路部100と入出力回路部102の間には、ガードリング領域101が設けられている。
ガードリング領域101は、N型ウェル領域42と、N型ウェル領域42内にあって、AL配線等により電気的にVDDもしくは、GNDに接続されたN型低抵抗領域43からなる小島状のN型ガードアイランド46が複数個P型低抵抗領域41に沿って等間隔に一列に配置されたN型ガードアイランド列47と、GNDに接続されたP型低抵抗領域41と、P型低抵抗領域41によって電位を固定された、N型ガードアイランド46の周囲のP型シリコン基板1によって形成される。
N型ガードアイランド列47は、内部回路部100と入出力回路部102を隔てるように配置されている。
このように構成されたCMOS−ICにおいては、図2には図示していないが、前述の本発明の第1の実施形態と同様に寄生素子が形成される。
ここでは、前述の本発明の第1の実施形態と同様の動作をする寄生素子についての説明は省略する。
本発明の第2の実施形態によれば、N型ガードアイランド領域46が複数個並べられていることにより、P型シリコン基板1との間に生じるP−N接合面積が大きくなり、寄生NPNトランジスタQ5の電流能力が向上し、ラッチアップ現象を抑制することができる。
(第3の実施形態)
図3は本発明の第3の実施形態である相補型半導体集積回路装置の半導体チップの上から見た平面図になる。
図3は本発明の第3の実施形態である相補型半導体集積回路装置の半導体チップの上から見た平面図になる。
図3において、比較的高抵抗のP型シリコン基板1には、内部回路部100と、ガードリング領域101、入出力回路部102が設けられ、内部回路部100には、N型ウエル領域2がイオン注入法等により選択的に設けられている。そしてN型ウエル領域2内にはP型ソース,ドレイン領域3,4及びN型低抵抗領域5とが設けられており、これらP型ソース,ドレイン領域3,4間のシリコン基板1上にはゲート酸化膜を介してゲート電極6aが設けられPチャンネルMOSトランジスタが形成されている。
また、N型ウエル領域2が形成されていないP型シリコン基板1表面には、N型ソース,ドレイン領域8,7及びP型低抵抗領域9と、これらN型ソース,ドレイン領域8,7間のシリコン基板1上に、ゲート酸化膜を介してゲート電極6bによるNチャンネルMOSトランジスタが形成されている。
また、PチャンネルMOSトランジスタのP型ソース領域3とN型低抵抗領域5とはAL配線等により電気的に電源VDDに接続されている。一方、NチャンネルMOSトランジスタのN型ソース領域8とP型低抵抗領域9とは基準電位(GND)に接続されている。
次に、入出力回路部102には、N型ソース領域33と、N型ウエル領域31と、N型ウエル領域31内に形成されたドレイン領域32が設けられ、これらソース,ドレイン領域33,32間のシリコン基板1上にはゲート酸化膜を介してゲート電極6cが設けられ、パワーMOSFETが形成されている。
さらに内部回路部100と入出力回路部102の間には、ガードリング領域101が設けられている。
ガードリング領域101は、N型ウェル領域42と、N型ウェル領域42内にあって、AL配線等により電気的にVDDもしくは、GNDに接続されたN型低抵抗領域43からなる小島状のN型ガードアイランド46が、複数個P型低抵抗領域41に沿って等間隔に一列に配置された第1のN型ガードアイランド列48と、同様に配置された第2のN型ガードアイランド列49と、GNDに接続されたP型低抵抗領域41と、P型低抵抗領域41によって電位を固定されたN型ガードアイランド46の周囲のP型シリコン基板1によって形成される。
第1のN型ガードアイランド列48と第2のN型ガードアイランド列49は、一定の間隔で隣り合わせに並べられ、さらに、パワーMOSFET側から進入するキャリアをブロックするように、N型ガードアイランド46の半個分ずらしたように配置されている。
図3には図示していないが、前述の本発明の第1の実施形態と同様の寄生素子が形成される。
ここでは、前述の本発明の第1の実施形態と同様の動作をする寄生素子についての説明は省略する。
このようにガードリング領域を、細かいN型ガードアイランドを複数個配置しN型ガードアイランド列とし、さらに二重に配列することにより、P−N接合面積を大幅に増加させ、より効果的にラッチアップを抑制することができる。
また、ここでは、N型ガードアイランド列が2列に配置された場合を例にとって説明したが、これが3列、4列と複数列になるほどよりラッチアップ抑制の効果が得られることは言うまでもない。
また、入出力回路としてパワーMOSFETを例にとって説明しているが、入出力端子に接続されるN型領域を備えた保護素子と置き換えてもよい。
本発明は、相補型半導体集積回路装置に関し、特に相補型半導体集積回路装置のラッチアップ防止対策として有用である。
1 P型シリコン基板
2 N型ウェル領域
3 P型ソース領域
4 P型ドレイン領域
5 N型低抵抗領域
6a,6b,6c ゲート電極
7 N型ドレイン領域
8 N型ソース領域
9 P型低抵抗領域
31 N型ウェル領域
32 N型ドレイン領域
33 N型ソース領域
41 P型低抵抗領域
42 N型ウェル領域
43 N型低抵抗領域
46 N型ガードアイランド
47 N型ガードアイランド列
48 第1のN型ガードアイランド列
49 第2のN型ガードアイランド列
100 内部回路部
101 ガードリング領域
102 入出力回路部
2 N型ウェル領域
3 P型ソース領域
4 P型ドレイン領域
5 N型低抵抗領域
6a,6b,6c ゲート電極
7 N型ドレイン領域
8 N型ソース領域
9 P型低抵抗領域
31 N型ウェル領域
32 N型ドレイン領域
33 N型ソース領域
41 P型低抵抗領域
42 N型ウェル領域
43 N型低抵抗領域
46 N型ガードアイランド
47 N型ガードアイランド列
48 第1のN型ガードアイランド列
49 第2のN型ガードアイランド列
100 内部回路部
101 ガードリング領域
102 入出力回路部
Claims (3)
- 第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、
前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、
前記第2導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備えることによって、
第2導電型ガードリング領域を3次元的に包含する上記第1導電型ガードリング領域との間に形成されるP−N接合面積を増加できることを特徴とする相補型半導体集積回路装置。 - 第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、
前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、
前記第2導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなるガードリング列から構成されることによって、
第2導電型ガードリング領域を3次元的に包含する上記第1導電型ガードリング領域との間に形成されるP−N接合面積を増加できることを特徴とする相補型半導体集積回路装置。 - 第1の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、
前記ガードリング領域が、回路電源もしくは、基板電位に接続された第2導電型ガードリング領域と、前記第2導電型ガードリング領域を3次元的に包含する第1導電型ガードリング領域を備え、
前記第2導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなる複数の並列するガードリング列から構成され、さらに隣り合うガードリング列のそれぞれの島状の構造が、互い違いに配置されることによって、
第2導電型ガードリング領域を3次元的に包含する上記第1導電型ガードリング領域との間に形成されるP−N接合面積を増加できることを特徴とする相補型半導体集積回路装置。
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Cited By (1)
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2014036137A (ja) * | 2012-08-09 | 2014-02-24 | Fuji Electric Co Ltd | 半導体装置 |
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