CN103578992B - 一种集成vdmos芯片及其制作方法 - Google Patents
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- CN103578992B CN103578992B CN201210260934.XA CN201210260934A CN103578992B CN 103578992 B CN103578992 B CN 103578992B CN 201210260934 A CN201210260934 A CN 201210260934A CN 103578992 B CN103578992 B CN 103578992B
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- 238000002360 preparation method Methods 0.000 title abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 77
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 43
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims description 109
- 210000000746 body region Anatomy 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- -1 boron ions Chemical class 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000005259 measurement Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 238000002513 implantation Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 239000000956 alloy Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种集成VDMOS芯片及其制作方法，用以制作集成有高阻值电阻、二极管和VDMOS的集成VDMOS芯片。该方法为：在多晶硅层上生长第一绝缘介质层，刻蚀形成电阻区、二极管区和VDMOS区；注入第一离子，形成二极管的第一电极区，以及形成VDMOS的体区；注入第二离子，形成二极管的第二电极区，以及形成VDMOS的源区；生长氮化硅层，在VDMOS区形成侧墙为氮化硅的凹槽后，注入第一离子，在凹槽对应的外延层的第四预定区域形成深体区；生长第二绝缘介质层，刻蚀形成各接触孔后制作金属层，形成集成VDMOS芯片。
Description
技术领域
本发明涉及半导体生成技术领域，尤其涉及一种集成垂直双扩散金属氧化物半导体晶体管（VDMOS）芯片及其制作方法。
背景技术
现有的VDMOS器件制作流程中，在衬底（如N型衬底）和外延层（如N型外延层）上依次形成栅氧化层、多晶硅层后，刻蚀形成多晶栅极（如附图1a所示），其中，外延层上形成有保护环（RING），并进行结型场区注入。然后在相邻的多晶栅极之间的外延层形成体区（如P体区）。其中，如附图1b所示，一般在形成多晶栅极之后、利用多晶硅层刻蚀形成的窗口、采用普注、自对准的方式进行离子注入，形成体区，不需要掩膜板光刻。例如，通注入硼（B+）离子形成P体区。
在形成体区后，通过高温炉管进行离子驱入后形成如附图2a所示的结构，然后在形成有多晶栅极的表面上沉积氮化硅，形成氮化硅层，使得在多晶栅极的侧壁形成侧墙（spacer），利用该侧墙作为阻挡进行普注、自对准离子注入形成深体区，如附图2b所示。
对于集成VDMOS芯片，除了在芯片上作出VDMOS器件外，还需要制作二极管、高阻值的电阻，且这些二极管和电阻都需要做在多晶硅层。其中，在进行高阻值的电阻制作时，必须是低掺杂的，但是现有的制作流程中，体区、深体区的离子注入均采用普注的方式，必然会在多晶硅中注入离子，例如，在进行体区注入时，多晶硅上必然后注入P型离子，而在进行深体区注入时，P型离子也会穿透氮化硅注入到多晶硅上，这都会影响已制作出的低掺杂高阻值电阻。
同样，以N型VDMOS为例，在制作二极管时，即使可以制作出二极管的N区和P区，在后续的深体区离子注入时，由于采用的是普注的方式，并且注入的是高剂量的P型离子，该注入会穿透氮化硅同时也会注入到多晶硅中，这就会影响多晶硅上已经制作出得二极管的N区和P区，使得N区和P区的掺杂浓度发生变化，使二极管的电学特性（如击穿电压等）发生改变。
可见，采用现有的VDMOS器件制作方法，无法实现符合要求的集成VDMOS芯片。
发明内容
本发明提供一种集成VDMOS芯片及其制作方法，用以制作集成有高阻值电阻、二极管和VDMOS的集成VDMOS芯片。
本发明实施例提供的具体技术方案如下：
一种集成VDMOS芯片的制作方法，包括：
在多晶硅层上生长第一绝缘介质层后，刻蚀形成电阻区、二极管区和垂直双扩散金属氧化物半导体晶体管VDMOS区，所述多晶硅层形成在外延层上，所述外延层形成半导体衬底上；
注入第一离子，在所述二极管区的多晶硅的第一预定区域形成第一电极区，以及在所述VDMOS区的外延层形成体区；
注入第二离子，在所述二极管区的多晶硅的第二预定区域形成第二电极区，以及在所述VDMOS区包含的外延层的第三预定区域形成源区，其中，所述第一离子为N型离子、所述第二离子为P型离子，或者所述第一离子为P型离子、所述第二离子为N型离子；
在形成有所述电阻区、二极管区和VDMOS区的表面生长氮化硅，在所述VDMOS区形成侧墙为氮化硅的凹槽后，注入所述第一离子，在所述凹槽对应的外延层的第四预定区域形成深体区；
在所述氮化硅层上生长第二绝缘介质层，刻蚀形成所述电阻区、二极管区和VDMOS区的接触孔后，制作金属层，形成集成VDMOS芯片。
一种集成VDMOS芯片，采用上述方法制作。
基于上述技术方案，本发明实施例中，通过对VDMOS器件的制作流程进行优化，在多晶硅层上生长第一绝缘介质层后刻蚀形成电阻区、二极管区和VDMOS区，在注入第一离子形成深体区时，由于多晶硅表面有第一绝缘介质层和氮化硅层的双层保护，使得注入的第一离子只能穿透氮化硅而不能继续穿透多晶硅表面的第一绝缘介质层，使得多晶硅层上已经制作好的电阻和二极管能够受到保护。据此，通过本发明实施例所提供的集成VDMOS芯片制作方法可以制作集成有高阻值电阻、二极管和VDMOS的集成VDMOS芯片。
附图说明
图1a为现有VDMOS制作流程中形成多晶栅极后的结构示意图；
图1b为现有VDMOS制作流程中形成P体区的结构示意图；
图2a为现有VDMOS制作流程中进行P体区驱入后的结构示意图；
图2b为现有VDMOS制作流程中形成深体区的结构示意图；
图3为本发明实施例中制作集成VDMOS芯片的方法流程图；
图4为本发明实施例中形成多晶硅层后的结构示意图；
图5为本发明实施例中形成高阻值电阻的结构示意图；
图6为本发明实施例中形成生长第一绝缘介质层后的结构示意图；
图7为本发明实施例中形成电阻区、二极管区和VDMOS区的结构示意图；
图8为本发明实施例中形成二极管的P区和VDMOS的P体区的结构示意图；
图9为本发明实施例中进行P区和P体区驱入后的结构示意图；
图10为本发明实施例中形成二极管的N区和VDMOS的源区的结构示意图；
图11为本发明实施例中形成氮化硅层后的结构示意图；
图12为本发明实施例中形成深体区后的结构示意图；
图13为本发明实施例中形成第二绝缘介质层后的结构示意图；
图14为本发明实施例中形成电阻区、二极管区和VDMOS区的接触孔的结构示意图；
图15为本发明实施例中形成金属层后的集成VDMOS芯片结构示意图。
具体实施方式
为了能够制作集成有高阻值电阻、二极管和VDMOS的集成VDMOS芯片，本发明实施例提供了一种集成VDMOS芯片的制作方法。
下面结合附图对本发明优选的实施例进行详细说明。
如附图3所示，本发明实施例中，集成VDMOS芯片的具体制作流程如下：
步骤301：在多晶硅层上生长第一绝缘介质层后，刻蚀形成电阻区、二极管区和VDMOS区，其中，多晶硅层形成在栅氧化层上，栅氧化层形成在外延层上，外延层形成半导体衬底上。
在一个较佳地实现中，形成的多晶硅层的厚度范围为大于等于0.4微米且小于等于0.7微米，栅氧化层的厚度范围为大于等于0.05微米且小于等于0.2微米。
较佳地，在外延层依次形成栅氧化层和多晶硅层后，在多晶硅层上生长第一绝缘介质层之前，在所述多晶硅层注入第二离子，注入的第二离子的数量级为1E12/平方厘米（1012/cm2）。本次注入的第二离子使得多晶硅层形成高阻值电阻，且为了形成高阻值电阻，本地注入的第二离子为小剂量。
具体地，采用低压化学气相沉积在多晶硅层上生长第一绝缘介质层，且第一绝缘介质层的厚度范围为大于等于0.2微米且小于等于0.5微米。
其中，第一绝缘介质层采用绝缘材料，该绝缘材料至少可以为二氧化硅、氮化硅中的任意一种，此处仅为举例，实际应用中，还可以采用其他绝缘材料制作形成第一绝缘介质层。
具体地，VDMOS区包含两个多晶栅极，以及位于两个多晶栅极之间的氧化层部分和外延层部分。
其中，在刻蚀形成电阻区、二极管区和VDMOS区时，通过构图后刻蚀去除部分第一绝缘介质层和多晶硅层后，即可形成位于第一绝缘介质层和栅氧化层之间的电阻区、二极管区和VDMOS的多晶栅极。
步骤302：注入第一离子，在二极管区的多晶硅的第一预定区域形成第一电极区，以及在VDMOS区的外延层形成体区。
本发明实施例中，注入第一离子，在二极管区的多晶硅的第一预定区域形成第一电极区时，将注入第一离子时的能量控制在预定范围内，该能量使第一离子能够穿透第一绝缘介质层，且不能继续穿透多晶硅层。
其中，在注入第一离子之前，在形成有电阻区、二极管区和VDMOS区的表面上涂覆光刻胶，进行光刻去除第一预定区域、两个多晶栅极之间的栅氧化层上覆盖的光刻胶，然后再通过普注的方式注入第一离子，在涂覆有光刻胶的区域光刻胶能够阻挡第一离子的注入。并且由于第一离子注入时的能量使得第一离子能够穿透第一绝缘介质层且不能继续穿透多晶硅层，保证了第一离子不会穿透二极管区中的多晶硅层渗入到栅氧化层及外延层中。
具体地，形成二极管的第一电极区以及VDMOS的体区时，注入的第一离子的数量级为1E13/平方厘米。
较佳地，在注入第一离子形成第一电极区和体区后，通过高温炉管进行第一离子驱入。
步骤303：注入第二离子，在二极管区的多晶硅的第二预定区域形成第二电极区，以及在VDMOS区包含的外延层的第三预定区域形成源区。
其中，第一离子为N型离子、第二离子为P型离子；或者，第一离子为P型离子、第二离子为N型离子。
具体地，注入第二离子之前，在形成有电阻区、二极管区和VDMOS区的表面上涂覆光刻胶，进行光刻去除第二预定区域和第三预定区域对应的位置所覆盖的光刻胶。
较佳地，注入第二离子，在二极管区的多晶硅的第二预定区域形成第二电极区时，将注入第二离子时的能量控制在预定范围内，该能量使第二离子能够穿透第一绝缘介质层，且不能继续穿透多晶硅层。
较佳地，该步骤中注入的第二离子的数量级为1E16/平方厘米。
该步骤中为大剂量注入第二离子，且将注入时的能量限制在能够穿透第一绝缘介质层且不能继续穿透多晶硅层，目的为在形成VDMOS源区的同时，保证在二极管区中的多晶硅的固定区域形成第二电极区。
实际应用中，对第二离子注入的区域的控制可以通过光刻实现，对第二离子注入的能量的控制也可以通过实际调整实现，该步骤并不会增加复杂度和成本。
步骤304：在形成有电阻区、二极管区和VDMOS区的表面生长氮化硅，在VDMOS区形成侧墙为氮化硅的凹槽后，注入第一离子，在凹槽对应的外延层的第四预定区域形成深体区。
在一个具体实现中，氮化硅层的厚度范围为大于等于0.1微米且小于等于0.3微米。在第一绝缘介质层的表面生成氮化硅时，在多晶硅层及位于其上的第一绝缘介质层的形成的侧壁上也会覆盖氮化硅，形成氮化硅材质的侧墙，即在VDMOS区的两个多晶栅极之间形成侧墙为氮化硅的凹槽。
较佳地，在VDMOS区形成侧墙为氮化硅的凹槽后，注入第一离子时，将注入第一离子时的能量控制在预定范围内，该能量使第一离子能够穿透氮化硅层，且不能继续穿透第一绝缘介质层。
本发明实施例中，在第一绝缘介质层的表面生成氮化硅层后，采用自对准的方式普注第一离子，在形成的凹槽区域可以将第一离子注入位于栅氧化层之下的外延层形成深体区，由于侧墙的氮化硅较厚，第一离子无法注入位于侧墙之内的多晶硅中，且由于电阻区、二极管区和VDMOS区中的多晶硅受到位于其上的第一绝缘介质层和氮化硅层的双层阻挡保护，第一离子也无法注入多晶硅中，因此，使得在制作VDMOS深体区的同时可以保护已制作好的电阻和二极管。
步骤305：在氮化硅层上生长第二绝缘介质层，刻蚀形成电阻区、二极管区和VDMOS区的接触孔后，制作金属层，形成集成VDMOS芯片。
其中，第二绝缘介质层是作为金属层和器件层（电阻、二极管、VDMOS所在的层）的绝缘介质，采用的为绝缘材料。该绝缘材料至少可以是二氧化硅和氮化硅中的任意一种。
在一个具体实现中，第二绝缘介质层为由多种绝缘材料组成的复合层，例如可以为二氧化硅和硼磷玻璃。此处仅为举例，实际应用中，也可以采用其他绝缘材料作为第二绝缘介质层。
具体地，在刻蚀形成电阻区、二极管区和VDMOS区的接触孔时，在电阻区的多晶硅的两端刻蚀出接触孔，在二极管区的多晶硅的两个电极区域刻蚀出接触孔，以及在VDMOS的深体区刻蚀出接触孔。
在一个具体实现中，制作的金属层的厚度为大于等于3微米且小于等于4微米，该金属层的材料为铝、硅、铜组成的合金材料，例如，该合金材料中铝的含量为98.5%、硅的含量为1%、铜的含量为0.5%。
本发明实施例中，在采用N型衬底和N型外延层时，相应地，第一离子为P型离子（例如，硼离子B+），第二离子为N型离子（例如，磷离子P-）；在采用P型衬底和P型外延层时，相应地，第一离子为N型离子（例如，磷离子P-），第二离子为P型离子（例如，硼离子B+）。
以下以采用N型衬底和N型外延层为例，通过附图对本发明实施例所提供的制作集成VDMOS芯片的具体过程进行具体说明。
如附图4所示，在制作保护环后，依次在N型衬底和N型外延层上生成栅氧化层401和多晶硅层402，多晶硅层的厚度范围为[0.4微米，0.7微米]，栅氧化层的厚度范围为[0.05微米，0.2微米]；
如附图5所示，采用普注的方式在多晶硅层402上注入小剂量的磷离子P-，使得多晶硅层402形成高阻值电阻，注入的磷离子的数量级为1E12/cm2；
如附图6所示，采用低压化学气相沉积的方式在多晶硅层402上生长第一绝缘介质层601，该第一绝缘介质层601的厚度范围为[0.2微米，0.5微米]；
如附图7所示，进行多晶硅层402的光刻与刻蚀形成电阻区701、二极管区702和VDMOS区703，该VDMOS区703由两个多晶栅极704及位于该两个多晶栅极704之间的外延层组成；
如附图8所示，在形成有电阻区、二极管区和VDMOS区的表面涂覆光刻胶801，光刻去除第一预定区域802、两个多晶栅极之间的栅氧化层上覆盖的光刻胶，采用自对准的方式注入B+离子，在第一预定区域802对应的多晶硅中注入B+离子形成二极管的P区803，以及在两个多晶栅极之间的外延层中注入B+离子形成VDMOS的P体区804，其中，注入的B+离子的数量级为1E13/cm2，且注入的B+离子能够穿透第一绝缘介质层601，不能继续穿透多晶硅层402；
如附图9所示，将光刻胶去除后，经高温炉管进行P区和P体区的离子驱入；
如附图10所示，在形成有电阻区、二极管区和VDMOS区的表面上涂覆光刻胶，进行光刻去除第二预定区域1001和第三预定区域1002对应位置所覆盖的光刻胶，大剂量注入磷离子P-（数量级为1E16/cm2），注入的能量控制为使得磷离子P-能够穿透第一绝缘介质层，不能继续穿透多晶硅层，在第二预定区域1001对应位置的多晶硅中注入P-形成二极管的N区1003，在第三预定区域1002对应位置的外延层中注入P-形成VDMOS的N源区1004；
如附图11所示，去除光刻胶后，利用低压化学气相沉积的方式在形成有电阻区、二极管区和VDMOS区的表面生长氮化硅层1101，该氮化硅层1101的厚度范围为[0.1微米，0.3微米]，在VDMOS区的两个多晶栅极之间形成侧墙为氮化硅的凹槽1102；
如附图12所示，采用自对准的方式注入大剂量的B+离子，注入时的能量控制为能够穿透氮化硅层，且不能连续穿透第一绝缘介质层，在凹槽1102位置对应的外延层中注入B+离子形成P深体区1201，多晶硅层由于受到位于其上的第一绝缘介质层和氮化硅层的保护，以及受到很厚的氮化硅侧墙的阻挡保护而无法注入B+离子；
如附图13所示，在氮化硅层1101上生长第二绝缘介质层1301，该第二绝缘介质层可以是二氧化硅和硼磷玻璃组成的复合层；
如附图14所示，进行光刻和刻蚀形成电阻区、二极管区和VDMOS区的接触孔1401；
如附图15所示，制作金属层1501，该金属层通过接触孔1401与电阻区、二极管区和VDMIOS区相连接，制作形成集成VDMOS芯片。
同时，基于上述原理，本发明实施例还提供了一种集成VDMOS芯片，该芯片采用上述的制作方法制成，该芯片集成有高阻值电阻、二极管和VDMOS器件。
基于上述技术方案，本发明实施例中，通过对VDMOS器件的制作流程进行优化，在多晶硅层上生长第一绝缘介质层后刻蚀形成电阻区、二极管区和VDMOS区，在注入第一离子形成深体区时，由于多晶硅表面有第一绝缘介质层和氮化硅层的双层保护，使得注入的第一离子只能穿透氮化硅而不能继续穿透多晶硅表面的第一绝缘介质层，使得多晶硅层上已经制作好的电阻和二极管能够受到很大的保护。据此，通过本发明实施例所提供的集成VDMOS芯片制作方法可以制作集成有高阻值电阻、二极管和VDMOS的集成VDMOS芯片。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种集成VDMOS芯片的制作方法，其特征在于，包括：
在多晶硅层上生长第一绝缘介质层后，刻蚀形成电阻区、二极管区和垂直双扩散金属氧化物半导体晶体管VDMOS区，所述多晶硅层形成在栅氧化层上，所述栅氧化层形成在外延层上，所述外延层形成半导体衬底上；
注入第一离子，在所述二极管区的多晶硅的第一预定区域形成第一电极区，以及在所述VDMOS区的外延层形成体区；
注入第二离子，在所述二极管区的多晶硅的第二预定区域形成第二电极区，以及在所述VDMOS区包含的外延层的第三预定区域形成源区，其中，所述第一离子为N型离子、所述第二离子为P型离子，或者所述第一离子为P型离子、所述第二离子为N型离子；
在形成有所述电阻区、二极管区和VDMOS区的表面生长氮化硅，在所述VDMOS区形成侧墙为氮化硅的凹槽后，注入所述第一离子，在所述凹槽对应的外延层的第四预定区域形成深体区；
在所述氮化硅层上生长第二绝缘介质层，刻蚀形成所述电阻区、二极管区和VDMOS区的接触孔后，制作金属层，形成集成VDMOS芯片。
2.如权利要求1所述的方法，其特征在于，在所述多晶硅层上生长所述第一绝缘介质层之前，包括：
在所述多晶硅层注入所述第二离子，注入的所述第二离子的数量级为1E12/平方厘米。
3.如权利要求1所述的方法，其特征在于，在所述多晶硅层上生长第一绝缘介质层时，包括：
采用低压化学气相沉积在所述多晶硅层上生长第一绝缘介质层，且所述第一绝缘介质层的厚度范围为大于等于0.2微米且小于等于0.5微米。
4.如权利要求1、2或3所述的方法，其特征在于，注入第一离子，在所述二极管区的多晶硅的第一预定区域形成第一电极区时，将注入所述第一离子时的能量控制在预定范围内，所述能量使所述第一离子能够穿透所述第一绝缘介质层，且不能继续穿透所述多晶硅层。
5.如权利要求4所述的方法，其特征在于，注入第一离子，在所述二极管区的多晶硅的第一预定区域形成第一电极区，以及在所述VDMOS区的外延层形成体区时，注入的所述第一离子的数量级为1E13/平方厘米。
6.如权利要求1、2或3所述的方法，其特征在于，注入第二离子，在所述二极管区的多晶硅的第二预定区域形成第二电极区，以及在所述VDMOS区包含的外延层的第三预定区域形成源区之前，包括：
在所述第一绝缘介质层之上涂覆光刻胶，进行光刻去除所述第二预定区域和所述第三预定区域对应的位置所覆盖的光刻胶。
7.如权利要求6所述的方法，其特征在于，注入第二离子，在所述二极管区的多晶硅的第二预定区域形成第二电极区，以及在所述VDMOS区包含的外延层的第三预定区域形成源区时，将注入所述第二离子时的能量控制在预定范围内，所述能量使所述第二离子能够穿透所述第一绝缘介质层，且不能继续穿透所述多晶硅层。
8.如权利要求7所述的方法，其特征在于，注入第二离子，在所述二极管区的多晶硅的第二预定区域形成第二电极区，以及在所述VDMOS区包含的外延层的第三预定区域形成源区时，注入的所述第二离子的数量级为1E16/平方厘米。
9.如权利要求1、2或3所述的方法，其特征在于，在所述VDMOS区形成侧墙为氮化硅的凹槽后，注入所述第一离子时，将注入所述第一离子时的能量控制在预定范围内，所述能量使所述第一离子能够穿透所述氮化硅层，且不能继续穿透所述第一绝缘介质层。
10.如权利要求1、2或3所述的方法，其特征在于，所述第一绝缘介质层和第二绝缘介质层采用的绝缘材料为二氧化硅或氮化硅中的任意一种。
11.如权利要求1、2或3所述的方法，其特征在于，所述衬底为N型衬底、所述外延层为N型外延层、所述第一离子为硼离子、所述第二离子为磷离子；或者，
所述衬底为P型衬底、所述外延层为P型外延层、所述第一离子为磷离子、所述第二离子为硼离子。
12.一种集成VDMOS芯片，其特征在于，采用如权利要求1-11任一项所述的方法制作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210260934.XA CN103578992B (zh) | 2012-07-25 | 2012-07-25 | 一种集成vdmos芯片及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210260934.XA CN103578992B (zh) | 2012-07-25 | 2012-07-25 | 一种集成vdmos芯片及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103578992A CN103578992A (zh) | 2014-02-12 |
| CN103578992B true CN103578992B (zh) | 2016-01-13 |
Family
ID=50050501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210260934.XA Active CN103578992B (zh) | 2012-07-25 | 2012-07-25 | 一种集成vdmos芯片及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103578992B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097540B (zh) * | 2014-05-21 | 2018-07-24 | 北大方正集团有限公司 | 平面vdmos器件的制造方法 |
| CN105206528A (zh) * | 2014-06-17 | 2015-12-30 | 北大方正集团有限公司 | 平面vdmos器件的制造方法 |
| CN106328514A (zh) * | 2015-06-25 | 2017-01-11 | 北大方正集团有限公司 | 一种功率二极管的制造方法及功率二极管 |
| CN107331621A (zh) * | 2017-07-14 | 2017-11-07 | 欧阳慧琳 | 一种垂直双扩散场效应晶体管及其制作方法 |
| CN108417639B (zh) * | 2018-04-20 | 2018-11-23 | 上海颛芯企业管理咨询合伙企业（有限合伙） | 半导体器件结构及其形成方法 |
| CN109037073A (zh) * | 2018-08-02 | 2018-12-18 | 深圳市诚朗科技有限公司 | 一种晶体管及其制作方法 |
| CN109037074A (zh) * | 2018-08-02 | 2018-12-18 | 深圳市诚朗科技有限公司 | 一种晶体管的制作方法 |
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| CN101431057A (zh) * | 2008-12-11 | 2009-05-13 | 电子科技大学 | 一种两次刻蚀单多晶硅的高功率bcd工艺 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
-
2012
- 2012-07-25 CN CN201210260934.XA patent/CN103578992B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101431057A (zh) * | 2008-12-11 | 2009-05-13 | 电子科技大学 | 一种两次刻蚀单多晶硅的高功率bcd工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103578992A (zh) | 2014-02-12 |
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| TR01 | Transfer of patent right | ||
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