JP2015177041A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015177041A
JP2015177041A JP2014052565A JP2014052565A JP2015177041A JP 2015177041 A JP2015177041 A JP 2015177041A JP 2014052565 A JP2014052565 A JP 2014052565A JP 2014052565 A JP2014052565 A JP 2014052565A JP 2015177041 A JP2015177041 A JP 2015177041A
Authority
JP
Japan
Prior art keywords
region
layer
conductive portion
conductive
diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2014052565A
Other languages
English (en)
Inventor
関口　秀樹
Hideki Sekiguchi
秀樹 関口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014052565A priority Critical patent/JP2015177041A/ja
Priority to CN201410422733.4A priority patent/CN104916671A/zh
Priority to US14/474,297 priority patent/US20150263147A1/en
Publication of JP2015177041A publication Critical patent/JP2015177041A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Abstract

【課題】耐圧を向上させた半導体装置を提供する。【解決手段】半導体装置１００は、基板10と第１導電層20と拡散層30と第１絶縁層40と第２導電層50と第２絶縁層60と第３絶縁層70とを含む。基板は主面10pを有し、半導体素子を含む内側領域11とその周りの外側領域12とを含む。第１導電層は外側領域の上に設けられ、第１外側導電部21と第１内側導電部22とを含む。拡散層は外側領域に設けられ、主面に投影した時に内側領域と第１外側導電部との間の外側拡散部31と、内側拡散部32を含む。第１絶縁層は第１外側導電部と外側領域の間に設けられ、外側絶縁部41と主面に投影した時に外側絶縁部と外側拡散部の間の内側絶縁部42を含む。第２導電層は外側領域と第１外側導電部の間に設けられ、内側絶縁部と第１外側導電部の間の第２外側導電部51と、外側拡散部と第１内側導電部の間の第２内側導電部52と中間導電部53を含む。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの高い電圧を用いる半導体装置において、素子終端領域にフィールドプレート構造を用いる場合がある。このような半導体装置において、耐圧を向上させることが望まれる。
特開２０１１−８６６４８号公報
本発明の実施形態は、耐圧を向上させた半導体装置を提供する。
本発明の実施形態によれば、基板と、第１導電層と、拡散層と、第１絶縁層と、第２導電層と、第２絶縁層と、第３絶縁層と、を含む半導体装置が提供される。前記基板は、主面を有し、半導体素子を含む内側領域と、前記主面に投影したときに前記内側領域の周りに設けられた外側領域と、を含み、第１導電形である。前記第１導電層は、前記外側領域の上に設けられ、第１外側導電部と、前記主面に投影したときに前記第１外側導電部と前記内側領域との間に設けられた第１内側導電部と、を含む。前記拡散層は、前記外側領域に設けられ、第２導電形であり、外側拡散部と、内側拡散部と、を含む。前記外側拡散部は、前記主面に投影したときに前記内側領域と前記第１外側導電部との間に設けられる。前記内側拡散部は、前記主面に投影したときに前記内側領域と前記外側拡散部との間に設けられる。前記第１絶縁層は、前記第１外側導電部と前記外側領域との間に設けられ、外側絶縁部と、内側絶縁部と、を含む。前記内側絶縁部は、前記主面に投影したときに前記外側絶縁部と前記外側拡散部との間に設けられる。前記第２導電層は、前記外側領域と前記第１外側導電部との間に設けられ、第２外側導電部と、第２内側導電部と、中間導電部と、を含む。前記第２外側導電部は、前記内側絶縁部と前記第１外側導電部との間に設けられる。前記第２内側導電部は、前記外側拡散部と前記第１内側導電部との間に設けられる。前記中間導電部は、前記主面に投影したときに前記第２外側導電部と前記第２内側導電部との間に設けられる。前記第２絶縁層は、前記第１導電層と前記拡散層との間、及び、前記第１導電層と前記第２導電層との間に設けられる。前記第３絶縁層の少なくとも一部は、前記中間導電部と前記外側領域との間に設けられる。前記外側領域から前記第１導電層へ向かう第１方向に沿った前記外側領域と前記第２外側導電部との間の第１距離は、前記第１方向に沿った前記外側領域と前記第２内側導電部との間の第２距離よりも長く、前記第１方向に沿った前記外側領域と前記中間導電部との間の第３距離よりも長い。
実施形態に係る半導体装置を例示する模式的平面図である。 実施形態に係る半導体装置を例示する模式的断面図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、実施形態に係る半導体装置を例示する模式的平面図である。
図２は、実施形態に係る半導体装置を例示する模式的断面図である。
図１は、半導体装置１００を例示している。図２は、図１のＡ１−Ａ２線における半導体装置１００の断面を例示している。
図１及び図２に表したように、半導体装置１００は、基板１０と、第１導電層２０と、拡散層３０と、第１絶縁層４０と、第２導電層５０と、第２絶縁層６０と、第３絶縁層７０と、を含む。
基板１０は、主面１０ｐを有する。基板１０は、内側領域１１と、外側領域１２と、を含む。内側領域１１は、半導体装置１００の素子領域である。内側領域１１は、半導体素子８０の少なくとも一部を含む。外側領域１２は、半導体装置１００の終端領域である。外側領域１２は、主面１０ｐに投影したときに内側領域１１の周りに設けられる。
基板１０には、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）などを用いることができる。基板１０は、第１導電形である。この例では、第１導電形は、ｎ形である。
以下の実施形態では、第１導電形をｎ形とし、第２導電形をｐ形として説明する。以下の説明は、第１導電形をｐ形とし、第２導電形をｎ形とする場合にも適用できる。
半導体素子８０は、例えば、ゲート電極８１と、ボディ領域８２と、配線８３と、拡散領域８４（ソース領域）と、ドリフト領域８５と、コレクタ電極８６と、エミッタ電極８７と、層間絶縁層８８と、を含む。
内側領域１１から外側領域１２に向かう方向と交差する方向において、コレクタ電極８６は、エミッタ電極８７と並ぶ。コレクタ電極８６とエミッタ電極８７との間に、ボディ領域８２が設けられる。基板１０の表面（主面１０ｐ）側に、ボディ領域８２が設けられる。ボディ領域８２は、例えば、第２導電形の領域である。
コレクタ電極８６とボディ領域８２との間にドリフト領域８５が設けられる。ドリフト領域８５は、例えば、第１導電形の領域である。
層間絶縁層８８は、エミッタ電極８７とボディ領域８２との間に設けられる。層間絶縁層８８には、例えば、酸化シリコンが用いられる。
ボディ領域８２と層間絶縁層８８との間の一部に、複数の拡散領域８４が設けられる。複数の拡散領域８４は、ソース領域である。
ゲート電極８１は、例えば主面１０ｐに投影したときに複数のソース領域８４どうしの間において設けられる。ゲート電極８１は、層間絶縁層８８とドリフト領域８５との間の一部に設けられる。ゲート電極８１は、エミッタ電極８７からコレクタ電極８６へ向かう方向に沿って延在している。ゲート電極８１は、例えば主面１０ｐからドリフト領域８５まで延在する。
拡散領域８４とエミッタ電極８７との間に複数の配線８３が設けられる。複数の配線８３のそれぞれは、拡散領域８４とエミッタ電極８７とを電気的に接続する。
半導体素子８０は、例えば、ＩＧＢＴである。実施形態においては、半導体素子８０は、ＭＯＳＦＥＴ、ダイオード、及びその他の高耐圧素子のいずれかであってもよい。
第１導電層２０は、外側領域１２（基板１０）の上に設けられる。第１導電層２０は、第１外側導電部２１と、第１内側導電部２２と、を含む。第１内側導電部２２は、主面１０ｐに投影したときに、第１外側導電部２１と内側領域１１との間に設けられる。第１導電層２０は、例えば、フィールドプレートである。
第１導電層には、例えば、タングステン（Ｗ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）またはルテニウム（Ｒｕ）などが用いられる。
外側領域１２（基板１０）から第１導電層２０へ向かう方向をＺ軸方向（第１方向）とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向に対して垂直で、Ｚ軸方向に対して垂直な方向をＹ軸方向とする。
拡散層３０は、外側領域１２に設けられる。例えば、拡散層３０は、基板１０の表面側（主面１０ｐ側）において基板１０内に設けられる。
拡散層３０は、外側拡散部３１と内側拡散部３２とを含む。外側拡散部３１は、主面１０ｐに投影したときに、内側領域１１と第１外側導電部２１との間に設けられる。内側拡散部３２は、主面１０ｐに投影したときに、内側領域１１と外側拡散部３１との間に設けられる。
拡散層３０は、第２導電形である。拡散層３０は、例えば、ガードリング拡散である。後述するように、ガードリング拡散を設けることで、内側領域１１における電界を緩和することができる。拡散層３０の深さ（Ｚ軸方向に沿った長さ）は、例えば、１マイクロメートル（μｍ）以上２μｍ以下である。拡散層３０の深さは、例えば、１．６μｍ程度である。
第１絶縁層４０は、第１外側導電部２１と外側領域１２との間に設けられる。第１絶縁層４０は、外側絶縁部４１と、内側絶縁部４２と、を含む。内側絶縁部４２は、主面１０ｐに投影したときに外側絶縁部４１と外側拡散部３１との間に設けられる。
第１絶縁層４０には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。第１絶縁層４０の厚さ（Ｚ軸方向に沿った長さ）は、例えば、０．７μｍ以上１．５μｍ以下である。第１絶縁層４０の厚さは、例えば、１．１５μｍである。
第２導電層５０は、外側領域１２と第１外側導電部２１との間に設けられる。第２導電層５０は、第２外側導電部５１と、第２内側導電部５２と、中間導電部５３と、を含む。第２導電層５０は、例えば、フィールドプレートである。
第２外側導電部５１は、内側絶縁部４２と第１外側導電部２１との間に設けられる。第２内側導電部５２は、外側拡散部３１と第１内側導電部２２との間に設けられる。中間導電部５３は、主面１０ｐに投影したときに、第２外側導電部５１と第２内側導電部５２との間に設けられる。
第２導電層５０には、例えば、ポリシリコンが用いられる。例えば、ポリシリコンには、不純物が注入され、導電性である。第２導電層５０には、Ｗ、Ｃｕ、Ｍｏ、ＡｌまたはＲｕなどの金属が用いられてもよい。
第２絶縁層６０は、第１導電層２０と拡散層３０との間、及び、第１導電層２０と第２導電層５０との間に設けられる。第２絶縁層６０は、第１外側導電部２１と外側絶縁部４１との間にも設けられる。
第２絶縁層６０には、例えば、酸化シリコンが用いられる。例えば、ＣＶＤ（Chemical Vaper Deposition）法を用いて、第２絶縁層６０が成膜される。第２絶縁層６０の厚さ（Ｚ軸方向に沿った長さ）は、例えば、０．９μｍ以上１．７μｍ以下である。例えば、第１絶縁層４０と第１外側導電部２１との間のＺ軸方向に沿った距離は、０．９μｍ以上１．７μｍ以下である。第２絶縁層６０の厚さは、例えば、１．３５μｍである。
第３絶縁層７０の少なくとも一部は、中間導電部５３と外側領域１２との間に設けられる。例えば、第３絶縁層７０は、第２内側導電部５２と外側拡散部３１との間、及び、第２外側導電部５１と内側絶縁部４２との間にも設けられる。
第３絶縁層７０には、例えば、酸化シリコンが用いられる。
この例では、半導体装置１００は、第１接続部９１と、第２接続部９２と、パッシベーション膜９３と、をさらに含む。第１接続部９１は、第１導電層２０と拡散層３０との間に設けられる。第１接続部９１は、第１導電層２０と拡散層３０とを電気的に接続する。第２接続部９２は、第１導電層２０と第２導電層５０との間に設けられる。第２接続部９２は、第１導電層２０と第２導電層５０とを電気的に接続する。
例えば、第１導電層２０と拡散層３０と第２導電層５０とは、実質的に同電位に設定される。第１導電層２０は、例えば、エミッタ電極８７と電気的に接続される。第１接続部９１及び第２接続部９２には、例えば、Ｗなどが用いられる。
パッシベーション膜９３は、第１導電層２０の上に設けられる。パッシベーション膜９３には、例えば、窒化シリコン、酸化シリコン及びポリイミドが順次積層された構造が用いられる。
例えば、外側領域１２と第２外側導電部５１との間のＺ軸方向に沿った距離は、第１距離Ｌ１である。
例えば、外側領域１２と第２内側導電部５２との間のＺ軸方向に沿った距離は、第２距離Ｌ２である。
例えば、外側領域１２と中間導電部５３との間のＺ軸方向に沿った距離は、第３距離Ｌ３である。
例えば、外側領域１２と第１導電層２０との間のＺ軸方向に沿った距離は、第４距離Ｌ４である。
第１距離Ｌ１は、第２距離Ｌ２よりも長く、第３距離Ｌ３よりも長い。第４距離Ｌ４は、第１距離Ｌ１よりも長い。
例えば、半導体素子８０の動作において、コレクタ電極８６に電圧が印加される。これにより、ボディ領域８２とドリフト領域８５との間の空乏層が広がる。コレクタ電極８６に高い電圧が印加されると、ボディ領域８２とドリフト領域８５との間の空乏層は、横方向（内側領域１１から外側領域１２へ向かう第２方向、例えばＸ軸方向）にも広がる。例えば、空乏層は、拡散層３０の周辺にまで広がる。
拡散層３０と外側領域１２（ｎ形の基板１０）との間には、ｐｎ接合が設けられ、空乏層が設けられている。このため、コレクタ電極８６に印加された高電圧によって、横方向に広がった空乏層は、拡散層３０の周辺を越えて、横方向にさらに広がる。
拡散層３０の外側においては、中間導電部５３が、第３絶縁層７０を介して、外側領域１２（基板１０）と対向している。例えば、中間導電部５３の電位を制御する。これにより、空乏層を横方向にさらに広げることができる。
中間導電部５３の外側においては、第２外側導電部５１が、第１絶縁層４０及び第３絶縁層７０を介して、外側領域１２（基板１０）と対向している。例えば、第２外側導電部５１の電位を制御する。これにより、空乏層を横方向にさらに広げることができる。
第２外側導電部５１の外側においては、第１外側導電部２１が、第１絶縁層４０、第２絶縁層６０及び第３絶縁層７０を介して外側領域１２（基板１０）と対向している。例えば、第１外側導電部２１の電位を制御する。これにより、空乏層を横方向にさらに広げることができる。
このように、実施形態に係る半導体装置１００においては、拡散層３０、中間導電部５３、第２外側導電部５１及び第１外側導電部２１が、内側領域１１から順に並ぶ。
また、拡散層３０、中間導電部５３、第２外側導電部５１及び第１外側導電部２１のそれぞれと、外側領域１２（基板１０）と、の間のＺ軸方向に沿った距離は、内側領域１１から離れるに従い、長くなる。すなわち、フィールドプレート終端構造は、例えば、フィールドプレート部（第２導電層５０及び第１導電層２０）の端が、チップ周辺に向けてステップ上に表面方向に近づく構造となっている。これにより、例えば、外側領域１２における、Ｘ軸方向の電位の勾配を制御することができる。例えば、空乏層の広がりを制御することができ、基板１０に生じる電界を緩和することができる。これにより、半導体装置１００の耐圧が向上する。
この例では、拡散層３０、中間導電部５３、第２外側導電部５１及び第１外側導電部２１の４つの部分によって、外側領域１２における電界が制御される。例えば、このような電界を制御する部分の数を増やすことによって、電界をさらに緩和することができる。
拡散層３０は、第１導電層２０側の第１上面３０ｕと、第１上面３０ｕとは反対側の第１下面３０ｌと、を有する。例えば、第１下面３０ｌは、拡散層３０の外側の端に位置する第１外側下端３０ｅと、拡散層３０の内側の端に位置する第１内側下端３０ｉと、を有する。第１内側下端３０ｉは、第１外側下端３０ｅと内側領域１１との間に設けられる。
中間導電部５３は、第２絶縁層７０を介して、外側領域１２と対向する第２下面５３ｌを有する。例えば、第２下面５３ｌは、中間導電部５３の外側の端に位置する第２外側下端５３ｅと、中間導電部５３の内側の端に位置する第２内側下端５３ｉと、を有する。主面１０ｐに投影したときに、第２内側下端５３ｉは、第２外側下端５３ｅと内側領域１１との間に設けられる。
第２外側導電部５１は、第３絶縁層７０を介して、内側絶縁部４２と対向する第３下面５１ｌを有する。例えば、第３下面５１ｌは、第２外側導電部５１の外側の端に位置する第３外側下端５１ｅと、第２外側導電部５１の内側の端に位置する第３内側下端５１ｉと、を有する。主面１０ｐに投影したときに、第３内側下端５１ｉは、第３外側下端５１ｅと内側領域１１との間に設けられる。
第１外側導電部２１は、第２絶縁層６０及び第３絶縁層７０を介して、第１絶縁層４０と対向する第４下面２１ｌを有する。例えば、第４下面２１ｌは、外側端に位置する第４外側下端２１ｅと、内側の端に位置する第４内側下端２１ｉと、を有する。主面１０ｐに投影したときに、第４内側下端２１ｉは、第４外側下端２１ｅと内側領域１１との間に設けられる。
半導体装置１００においては、例えば、第１絶縁層４０、第２絶縁層６０及び第３絶縁層７０のそれぞれには、酸化シリコンが用いられる。この場合、第１外側下端３０ｅと、第２外側下端５３ｅと、を結ぶ延長線上に、第３外側下端５１ｅと、第４外側下端２１ｅとが設けられる。このような位置に、拡散層３０、中間導電部５３、第２外側導電部５１及び第１外側導電部２１を設けることで、外側領域１２（基板１０）における電位の勾配を制御しやすくなる。空乏層を横方向に広げることができ、外側領域１２における電界を緩和することができる。
例えば、第１外側下端３０ｅと第２外側下端５３ｅとを結ぶ直線と、Ｘ−Ｙ平面と、の間の角度は、第１角度θ１である。
例えば、第１外側下端３０ｅと第３外側下端５１ｅとを結ぶ直線と、Ｘ−Ｙ平面と、の間の角度は、第２角度θ２である。
例えば、第１外側下端３０ｅと第４外側下端２１ｅとを結ぶ直線と、Ｘ−Ｙ平面と、の間の角度は、第３角度θ３である。
例えば、第１角度θ１は、第２角度θ２の０．９倍以上１．１倍以下であることが望ましい。例えば。第１角度θ１は、第３角度θ３の０．９倍以上１．１倍以下であることが望ましい。
主面１０ｐは、半導体素子８０が設けられた第１領域１０ｒを有する。
例えば、第１領域１０ｒのＺ軸方向に沿った位置は、第１導電層２０のＺ軸方向に沿った位置と、第１上面３０ｕのＺ軸方向に沿った位置と、の間に位置する。
例えば、第１絶縁層４０は、外側領域１２と対向する第５下面４０ｌ（下側面）と、第５下面４０ｌとは反対側の上面４０ｕと、を有する。
第１領域１０ｒのＺ軸方向に沿った位置は、第５下面４０ｌのＺ軸方向に沿った位置と、第１導電層２０のＺ軸方向に沿った位置と、の間に位置する。
このように、例えば、拡散層３０及び第１絶縁層４０は、基板１０（外側領域１２）の一部がリセスされた部分に設けられる。例えば、半導体装置１００の製造工程において、拡散層３０及び第１絶縁層４０を設ける部分に対応して、基板１０をエッチングする。エッチングした領域の一部に、イオン注入などを行い、拡散層３０を形成する。エッチングした領域の別の一部に、例えばシリコン酸化膜を埋めこみ、第１絶縁層４０を形成する。
例えば、第３絶縁層７０を成膜した後、第２導電層５０となるポリシリコンなどを成膜し、パターニングする。これにより、外側領域１２からの距離が互いに異なる、中間導電部５３と、第２外側導電部５１と、を同時に形成することができる。上述したように、例えば、外側領域１２における電界を制御する部分を増やすことで、電界を制御しやすくなる。実施形態においては、中間導電部５３と、第２外側導電部５１とを同時に形成することができ、製造効率を向上させることができる。
例えば、拡散層３０と第１導電層２０との間のＺ軸方向に沿った距離を長くする。これにより、拡散層３０、中間導電部５３、第２外側導電部５１及び第１外側導電部２１のそれぞれと、基板１０と、の間の距離を、外側に向かって長くしやすくなる。実施形態においては、拡散層３０及び中間導電部５３を基板１０のエッチングされた部分に設けることで、拡散層３０と第１導電層２０との間の距離を確保しやすくなる。これにより、例えば、第２絶縁層６０の厚さ（Ｚ軸方向に沿った長さ）を薄くすることができる。すなわち、第１絶縁層４０と第１導電層２０との間のＺ軸方向に沿った長さを短くすることができる。
例えば、基板１０をリセスしない場合に、拡散層３０と第１導電層２０との間の距離を確保するため、第２絶縁層６０を厚くする場合がある。または、基板１０をリセスしない場合に、拡散層３０と第１導電層２０との間の距離を確保するため、第２絶縁層６０と第１導電層２０との間に別の絶縁層を設ける場合がある。このように絶縁層が厚くなると、例えば、絶縁層による応力によって、ウェハ全体が反ってしまう場合がある。これにより、製造効率が低下してしまう。続く製造工程において（例えば、フォトリソグラフィ工程）使用する設備が制限される場合がある。
これに対して、実施形態においては、拡散層３０及び中間導電部５３を基板１０のエッチングされた部分に設ける。これにより、例えば、第２絶縁層６０の厚さを薄くすることができる。耐圧の高い半導体装置を、効率よく製造することができる。
実施形態によれば、耐圧を向上させた半導体装置が提供できる。
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、基板、第１導電層、拡散層、第２導電層、第１〜第３絶縁層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、 １０ｐ…主面、 １０ｒ…第１領域、 １１…内側領域、 １２…外側領域、 ２０…第１導電層、 ２１…第１外側導電部、 ２１ｅ…第４外側下端、 ２１ｉ…第４内側下端、 ２１ｌ…第４下面、 ２２…第１内側導電部、 ３０…拡散層、 ３０ｅ…第１外側下端、 ３０ｉ…第１内側下端、 ３０ｌ…第１下面、 ３０ｕ…第１上面、 ３１…外側拡散部、 ３２…内側拡散部、 ４０…第１絶縁層、 ４０ｌ…第５下面、 ４０ｕ…第５上面、 ４１…外側絶縁部、 ４２…内側絶縁部、 ５０…第２導電層、 ５１…第２外側導電部、 ５１ｅ…第３外側下端、 ５１ｉ…第３内側下端、 ５１ｌ…第３下面、 ５２…第２内側導電部、 ５３…中間導電部、 ５３ｅ…第２外側下端、 ５３ｉ…第２内側下端、 ５３ｌ…第２下面、 ６０…第２絶縁層、 ７０…第３絶縁層、 ８０…半導体素子、 ８１…ゲート電極、 ８２…ボディ領域、 ８３…配線、 ８４…拡散領域、 ８５…ドリフト領域、 ８６…コレクタ電極、 ８７…エミッタ電極、 ８８…層間絶縁層、 ９１…第１接続部、 ９２…第２接続部、 ９３…パッシベーション膜、 θ１〜θ３…第１〜第３角度、 １００…半導体装置、 Ｌ１〜Ｌ４…第１〜第４距離

Claims (10)

  1. 主面を有し、半導体素子を含む内側領域と、前記主面に投影したときに前記内側領域の周りに設けられた外側領域と、を含む第１導電形の基板と、
    前記外側領域の上に設けられた第１導電層であって、
    第１外側導電部と、
    前記主面に投影したときに前記第１外側導電部と前記内側領域との間に設けられた第１内側導電部と、
    を含む第１導電層と、
    前記外側領域に設けられた第２導電形の拡散層であって、
    前記主面に投影したときに前記内側領域と前記第１外側導電部との間に設けられた外側拡散部と、
    前記主面に投影したときに前記内側領域と前記外側拡散部との間に設けられた内側拡散部と、
    を含む拡散層と、
    前記第１外側導電部と前記外側領域との間に設けられた第１絶縁層であって、
    外側絶縁部と、
    前記主面に投影したときに前記外側絶縁部と前記外側拡散部との間に設けられた内側絶縁部と、
    を含む第１絶縁層と、
    前記外側領域と前記第１外側導電部との間に設けられた第２導電層であって、
    前記内側絶縁部と前記第１外側導電部との間に設けられた第２外側導電部と、
    前記外側拡散部と前記第１内側導電部との間に設けられた第２内側導電部と、
    前記主面に投影したときに前記第２外側導電部と前記第２内側導電部との間に設けられた中間導電部と、
    を含む第２導電層と、
    前記第１導電層と前記拡散層との間、及び、前記第１導電層と前記第２導電層との間に設けられた第２絶縁層と、
    少なくとも一部が前記中間導電部と前記外側領域との間に設けられた第３絶縁層と、
    を備え、
    前記外側領域から前記第１導電層へ向かう第１方向に沿った前記外側領域と前記第２外側導電部との間の第１距離は、前記第１方向に沿った前記外側領域と前記第２内側導電部との間の第２距離よりも長く、前記第１方向に沿った前記外側領域と前記中間導電部との間の第３距離よりも長い半導体装置。
  2. 前記第１導電層と前記拡散層とを電気的に接続する第１接続部と、
    前記第１導電層と前記第２導電層とを電気的に接続する第２接続部と、
    をさらに備えた請求項１記載の半導体装置。
  3. 前記主面は、前記半導体素子が設けられた第１領域を含み、
    前記拡散層は、前記第１導電層側の第１上面を有し、
    前記第１領域の前記第１方向に沿った位置は、前記第１導電層の前記第１方向に沿った位置と、前記第１上面の前記第１方向に沿った位置と、の間に位置する請求項１または２記載の半導体装置。
  4. 前記第１絶縁層は、前記外側領域と対向する下側面を有し、
    前記第１領域の前記第１方向に沿った位置は、前記第１導電層の前記第１方向に沿った位置と、前記下側面の前記第１方向に沿った位置と、の間に位置する請求項３記載の半導体装置。
  5. 前記拡散層は、前記第１上面とは反対側の第１下面を有し、
    前記中間導電部は、前記外側領域と対向する第２下面を有し、
    前記第２外側導電部は、前記外側領域と対向する第３下面を有し、
    前記第１下面は、前記拡散層の外側の端に位置する第１外側下端を有し、
    前記第２下面は、前記中間導電部の外側の端に位置する第２外側下端を有し、
    前記第３下面は、前記第２外側導電部の外側の端に位置する第３外側下端を有し、
    前記第１外側下端と前記第２外側下端とを結ぶ直線と、前記第１方向に対して垂直な平面と、の間の第１角度は、前記第１外側下端と前記第３外側下端とを結ぶ直線と、前記平面と、の間の第２角度の０．９倍以上１．１倍以下である請求項３または４記載の半導体装置。
  6. 前記第１外側導電部は、前記第１絶縁層と対向する第４下面を有し、
    前記第４下面は、前記第１外側導電部の外側の端に位置する第４外側下端を有し、
    前記第１角度は、前記第１外側下端と前記第４外側下端とを結ぶ直線と、前記平面との間の第３角度の０．９倍以上１．１倍以下である請求項５記載の半導体装置。
  7. 前記第１絶縁層は、酸化シリコンを含む請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２絶縁層は、酸化シリコンを含む請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第１絶縁層と前記第１外側導電部との間の前記第１方向に沿った距離は、０．９マイクロメートル以上１．７マイクロメートル以下である請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第１絶縁層の前記第１方向に沿った長さは、０．７マイクロメートル以上１．５マイクロメートル以下である請求項１〜９のいずれか１つに記載の半導体装置。
JP2014052565A 2014-03-14 2014-03-14 半導体装置 Abandoned JP2015177041A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014052565A JP2015177041A (ja) 2014-03-14 2014-03-14 半導体装置
CN201410422733.4A CN104916671A (zh) 2014-03-14 2014-08-25 半导体装置
US14/474,297 US20150263147A1 (en) 2014-03-14 2014-09-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014052565A JP2015177041A (ja) 2014-03-14 2014-03-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2015177041A true JP2015177041A (ja) 2015-10-05

Family

ID=54069839

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014052565A Abandoned JP2015177041A (ja) 2014-03-14 2014-03-14 半導体装置

Country Status (3)

Country Link
US (1) US20150263147A1 (ja)
JP (1) JP2015177041A (ja)
CN (1) CN104916671A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020017673A (ja) * 2018-07-26 2020-01-30 ラピスセミコンダクタ株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
US8829614B2 (en) * 2009-08-31 2014-09-09 Alpha And Omega Semiconductor Incorporated Integrated Schottky diode in high voltage semiconductor device
JP5637154B2 (ja) * 2012-02-22 2014-12-10 トヨタ自動車株式会社 半導体装置
CN102779840B (zh) * 2012-07-18 2014-10-15 电子科技大学 一种具有终端深能级杂质层的igbt

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020017673A (ja) * 2018-07-26 2020-01-30 ラピスセミコンダクタ株式会社 半導体装置
JP7201288B2 (ja) 2018-07-26 2023-01-10 ラピスセミコンダクタ株式会社 半導体装置

Also Published As

Publication number Publication date
CN104916671A (zh) 2015-09-16
US20150263147A1 (en) 2015-09-17

Similar Documents

Publication Publication Date Title
US11854926B2 (en) Semiconductor device with a passivation layer and method for producing thereof
JP6101183B2 (ja) 半導体装置
WO2013128833A1 (ja) 半導体装置
JP2017135245A (ja) 半導体装置
JP2015177016A (ja) 半導体装置
US9947574B2 (en) Semiconductor device
JP6566835B2 (ja) 半導体装置およびその製造方法
JP6479533B2 (ja) 半導体装置および半導体装置の製造方法
JP6317694B2 (ja) 半導体装置
US9324816B2 (en) Semiconductor device
JP2014063771A (ja) 半導体装置
WO2020196754A1 (ja) 半導体装置
US10403747B2 (en) Gallium nitride/ aluminum gallium nitride semiconductor device and method of making a gallium nitride/ aluminum gallium nitride semiconductor device
JP6588774B2 (ja) 半導体装置
JP2017034156A (ja) 半導体装置およびその製造方法
JP2012204563A (ja) 半導体素子及び半導体素子の製造方法
JP2015177041A (ja) 半導体装置
JP2015176900A (ja) 半導体装置
JP7159949B2 (ja) 半導体装置
WO2016046901A1 (ja) 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
US9059283B1 (en) Semiconductor structure
JP5799047B2 (ja) 半導体装置、及びその製造方法
JP2019054195A (ja) 半導体装置
TW201937679A (zh) 暫態電壓抑制器裝置、暫態電壓抑制器裝置組合以及形成方法
JP2017123361A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160229

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20160809