JP2017123361A - 半導体装置 - Google Patents

Abstract

【課題】小型化を可能とする半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１絶縁層と、第２電極と、を有する。第１半導体領域は、第１電極の上に設けられている。第２半導体領域は、第１半導体領域の一部の上に設けられ、第１半導体領域の他の一部に囲まれている。第１絶縁層は、第１半導体領域の他の一部の上に設けられている。第１絶縁層は、複数の孔を有する。第２電極は、第２半導体領域の上に設けられている。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

ｎ形半導体領域と、当該ｎ形半導体領域の上に選択的に設けられたｐ形半導体領域と、を有する縦型の半導体装置がある。この半導体装置では、外部電荷による半導体装置の耐圧の変動を抑制するために、ｐ形半導体領域の周りに絶縁層が設けられる。この絶縁層の厚みが厚いほど、外部電荷による半導体装置の耐圧の変動を抑制することが可能となる。
しかし、半導体装置の小型化のためには、当該絶縁層の厚みが薄いことが望ましい。

特開平１１−２９７９９５号公報

本発明が解決しようとする課題は、小型化を可能とする半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１絶縁層と、第２電極と、を有する。
前記第１半導体領域は、前記第１電極の上に設けられている。
前記第２半導体領域は、前記第１半導体領域の一部の上に設けられ、前記第１半導体領域の他の一部に囲まれている。
前記第１絶縁層は、前記第１半導体領域の前記他の一部の上に設けられている。前記第１絶縁層は、複数の孔を有する。
前記第２電極は、前記第２半導体領域の上に設けられている。

第１実施形態に係る半導体装置の平面図である。 図１（ａ）のＡ−Ａ´断面図である。 第１絶縁層１１の一例を表す部分拡大平面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。第１電極３１から第２電極３２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向及びＹ方向とする。
以下の説明において、ｎ^＋、ｎ⁻及びｐ^＋、ｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

（第１実施形態）
図１および図２を用いて、第１実施形態に係る半導体装置の一例を説明する。
図１（ａ）および（ｂ）は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１（ａ）のＡ−Ａ´断面図である。
なお、図１（ｂ）では、第２電極３２が省略され、第１絶縁層１１および第２絶縁層１２が破線で表されている。

図１および図２に表すように、半導体装置１００は、ｎ^＋形（第１導電形）の半導体領域５（第５半導体領域）、ｎ⁻形半導体領域１（第１半導体領域）、ｐ^＋形（第２導電形）の半導体領域２（第２半導体領域）、ｐ⁻形半導体領域３ａ（第３半導体領域）、ｎ^＋形半導体領域４（第４半導体領域）、第１絶縁層１１、第２絶縁層１２、第１電極３１、および第２電極３２を有する。

図１（ａ）および（ｂ）に表すように、第２電極３２は、半導体装置１００の上面に設けられている。第２電極３２の周りには、第１絶縁層１１および第２絶縁層１２が設けられている。

図２に表すように、第１電極３１は、半導体装置１００の下面に設けられている。
ｎ^＋形半導体領域５は、第１電極３１の上に設けられ、第１電極３１と電気的に接続されている。
ｎ⁻形半導体領域１は、ｎ^＋形半導体領域５の上に設けられている。

ｐ^＋形半導体領域２、ｐ⁻形半導体領域３ａ、およびｎ^＋形半導体領域４は、それぞれｎ⁻形半導体領域１の上に選択的に設けられている。すなわち、ｐ^＋形半導体領域２は、ｎ⁻形半導体領域１の一部の上に設けられている。また、ｐ⁻形半導体領域３ａも、ｎ⁻形半導体領域１の一部の上に設けられ、ｎ^＋形半導体領域４も、ｎ⁻形半導体領域１の一部の上に設けられている。
ｐ⁻形半導体領域３ａは、ｐ^＋形半導体領域２よりも浅く形成されている。すなわち、ｐ⁻形半導体領域３ａと第１電極３１との間のＺ方向における距離は、ｐ^＋形半導体領域２と第１電極３１との間のＺ方向における距離よりも長い。

図１（ｂ）および図２に表すように、ｐ^＋形半導体領域２およびｐ形半導体領域３ａは、Ｘ−Ｙ面に沿ってｎ⁻形半導体領域１の一部に囲まれている。また、ｎ⁻形半導体領域１の当該一部の周りには、Ｘ−Ｙ面に沿ってｎ^＋形半導体領域４が設けられている。

また、図１（ｂ）および図２に表すように、第１絶縁層１１は、ｐ^＋形半導体領域２の一部、ｐ⁻形半導体領域３ａ、およびｎ^＋形半導体領域４の上に設けられている。
第２絶縁層１２は、第１絶縁層１１の上に設けられている。
第１絶縁層１１の一部および第２絶縁層１２の一部は、ｐ^＋形半導体領域２と第２電極３２との間に位置している。

第１絶縁層１１は、複数の孔を有する。それぞれの孔は、Ｚ方向に延びており、例えば第１絶縁層１１を貫通している。

ここで、図３を用いて、第１絶縁層１１についてより具体的に説明する。
図３（ａ）および図３（ｂ）は、第１絶縁層１１の一例を表す部分拡大平面図である。

第１絶縁層１１は、例えば図３（ａ）に表すように、円形の複数の孔Ｈを有する。孔Ｈは、第１絶縁層１１において規則的に配列されていても良いし、不規則に配列されていても良い。また、孔Ｈの形状としては、円形以外にも、多角形や楕円形など、種々の形状を採用することが可能である。

または、第１絶縁層１１は、図３（ｂ）に表すように、Ｘ−Ｙ面に沿う方向に延びる複数の孔Ｈを有していてもよい。すなわち、図３（ｂ）に表す例では、孔Ｈは、所定の方向に延びる溝である。
なお、図３（ｂ）に表す例に限らず、一部の孔Ｈが延びる方向と、他の一部の孔Ｈが延びる方向と、が交差していてもよい。

第１絶縁層１１が有する複数の孔Ｈは、第２絶縁層１２により覆われている。
また、各半導体領域と第１絶縁層１１との間に、孔を有していない他の絶縁層が設けられていてもよい。

ここで、各構成要素の材料の一例を説明する。
ｎ^＋形半導体領域５、ｎ⁻形半導体領域１、ｐ^＋形半導体領域２、ｐ⁻形半導体領域３ａ、およびｎ^＋形半導体領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
第１絶縁層１１および第２絶縁層１２は、酸化シリコンなどの絶縁材料を含む。
第１電極３１および第２電極３２は、アルミニウムなどの金属を含む。

次に、図４および図５を用いて、第１実施形態に係る半導体装置の製造方法の一例を説明する。
図４および図５は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。

まず、ｎ^＋形半導体層５ａとｎ⁻形半導体層１が積層された半導体基板を用意する。
続いて、ｐ形不純物およびｎ形不純物を、それぞれｎ⁻形半導体層１の所定の領域にイオン注入し、活性化させる。この工程により、図４（ａ）に表すように、ｐ^＋形半導体領域２、ｐ⁻形半導体領域３ａ、およびｎ^＋形半導体領域４が形成される。

次に、ｎ⁻形半導体層１の上に第１絶縁層１１を形成する。続いて、図４（ｂ）に表すように、第１絶縁層１１の上にマスクＭを形成する。このマスクＭをパターニングすることで、マスクＭに複数の開口を形成する。続いて、複数の開口が形成されたマスクＭを用いて第１絶縁層１１の一部を除去することで、図３に表すような、複数の孔を有する第１絶縁層１１が形成される。

次に、図５（ａ）に表すように、第１絶縁層１１の上に第２絶縁層１２を形成する。第２絶縁層１２によって、第１絶縁層１１に形成された複数の孔Ｈが覆われる。このとき、第２絶縁層１２の一部が、孔Ｈの一部に入り込んでもよい。

次に、第１絶縁層１１および１２をパターニングし、ｐ^＋形半導体領域２の一部を露出させる。続いて、露出したｐ^＋形半導体領域２の一部を覆う金属層を形成し、この金属層をパターニングすることで、図５（ｂ）に表すように、第２電極３２が形成される。

次に、ｎ^＋形半導体層５ａが所定の厚みになるまで、ｎ^＋形半導体層５ａの裏面を研磨する。続いて、ｎ^＋形半導体層５ａの裏面に第１電極３１を形成することで、図１および図２に表す半導体装置１００が得られる。

ここで、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置では、第１絶縁層１１が複数の孔Ｈを有する。第１絶縁層１１が複数の孔Ｈを有する場合、第１絶縁層１１が孔Ｈを有していない場合に比べて、第１絶縁層１１および第２絶縁層１２を含む層間絶縁膜の誘電率を低下させることができる。これは、空気または真空の誘電率が、絶縁層の誘電率よりも低いためである。層間絶縁膜の誘電率を低下させることで、外部電荷が層間絶縁膜の上（第２絶縁層１２の上）に移動した場合に、層間絶縁膜に生じる分極を小さくすることができる。
すなわち、本実施形態によれば、第１絶縁層１１に孔Ｈを設け、孔Ｈによって層間絶縁膜の誘電率が低下した分、層間絶縁膜の分極の抑制に必要な厚みを薄くすることができる。この結果、半導体装置を小型化することが可能となる。

また、本実施形態によれば、第１絶縁層１１および第２絶縁層１２を含む層間絶縁膜の厚みを薄くすることできるため、層間絶縁膜による半導体装置の上面側と下面側の応力差を低減し、半導体装置の反りを低減することが可能となる。

なお、層間絶縁膜の誘電率を低下させ、厚みを低減するためには、第１絶縁層１１のＺ方向における厚みが、第２絶縁層１２のＺ方向における厚みよりも、厚いことが望ましい。孔ＨのＺ方向における長さが長いほど、層間絶縁膜の誘電率が低下するためである。

（第２実施形態）
図６を用いて、第２実施形態に係る半導体装置の一例を説明する。
図６は、第２実施形態に係る半導体装置２００の断面図である。
なお、図６では、第１絶縁層１１における孔Ｈの図を省略している。

本実施形態に係る半導体装置２００は、半導体装置１００との比較において、第１絶縁層１１の構造に差異を有する。また、半導体装置２００は、半導体装置１００との比較において、ｐ⁻形半導体領域３ａに代えてｐ^＋形半導体領域３ｂ（第３半導体領域）を有し、第３絶縁層１３および第３電極３３をさらに有する。

ｐ^＋形半導体領域３ｂは、Ｘ−Ｙ面に沿ってｐ^＋形半導体領域２の周りに設けられている。また、ｐ^＋形半導体領域３ｂは、ｐ^＋形半導体領域２と離間して設けられている。
第３電極３３は、Ｘ−Ｙ面に沿って第２電極３２の周りに設けられており、ｐ^＋形半導体領域３ｂと電気的に接続されている。

第３電極３３は、第２電極３２と離間して設けられており、これらの電極の間には、第３絶縁層１３が設けられている。第３絶縁層１３は、ｐ^＋形半導体領域２の一部、ｐ^＋形半導体領域３ｂの一部、およびこれらの半導体領域の間のｎ⁻形半導体領域１の一部を覆っている。

第１絶縁層１１および第２絶縁層１２は、Ｘ−Ｙ面に沿って第３電極３３の周りに設けられている。第１絶縁層１１は、ｐ^＋形半導体領域３ｂの他の一部、ｎ^＋形半導体領域４、およびこれらの半導体領域の間のｎ⁻形半導体領域１の他の一部を覆っている。
第３電極３３の一部は、第１絶縁層１１および第２絶縁層１２の上に設けられている。

本実施形態において、第１絶縁層１１は、第１部分１１１および第２部分１１２を有する。第２部分１１２は、Ｘ−Ｙ面に沿って第１部分１１１の周りに設けられている。

第１部分１１１および第２部分１１２は、複数の孔Ｈを有している。
第２部分１１２における孔の密度は、第１部分１１１における孔の密度よりも高い。もしくは、第２部分１１２の孔の幅は、第１部分１１１の孔の幅よりも大きい。または、第１部分１１１および第２部分１１２は、これらの両方の条件を満たしていてもよい。
このため、第２部分１１２における誘電率は、第１部分１１１における誘電率よりも低い。
なお、ここでは、孔の幅とは、孔が絶縁層を貫通する方向に対して垂直な方向における、孔の寸法を意味している。

ｐ^＋形半導体領域３ｂと電気的に接続された第３電極３３が第２電極３２の周りに設けられていることで、ｎ⁻形半導体領域１の第３電極３３と対面する部分に空乏層が広がり、ｐ^＋形半導体領域２の外周およびｐ^＋形半導体領域３ｂの外周における電界集中を抑制することができる。
一方で、ｎ^＋形半導体領域４近傍における電界集中を抑制するためには、第３電極３３によるｎ⁻形半導体領域１への空乏層の広がりを、半導体装置の外周に向かうほど小さくすることが望ましい。これを達成するための１つの構造として、半導体装置の外周に向かうほど、第３電極３３とｎ⁻形半導体領域１との間の絶縁層の厚みを増加させることが考えられる。しかし、この構造を採用する場合、半導体装置の小型化が困難となる。

これに対して、本実施形態によれば、第１絶縁層１１が、第１部分１１１および第２部分１１２を有することで、半導体装置２００の外周に向かうほど、第１絶縁層１１および第２絶縁層１２を含む層間絶縁膜の誘電率を低減させることができる。当該層間絶縁膜の誘電率を、半導体装置の外周に向かって低減させることで、第３電極３３によるｎ⁻形半導体領域１への空乏層の広がりを、半導体装置の外周に向かうほど短くすることが可能となる。空乏層の広がりを半導体装置の外周に向かうほど短くすることで、ｎ^＋形半導体領域４近傍における電界集中を抑制し、半導体装置の耐圧を向上させることができる。
すなわち、本実施形態によれば、第３電極３３とｎ⁻形半導体領域１との間の絶縁層の厚みの増加を抑制しつつ、半導体装置の耐圧を向上させることが可能となる。

なお、本実施形態において、第３絶縁層１３は、第１絶縁層１１および１２と同様に、複数の孔Ｈを有する絶縁層と、当該複数の孔を覆う絶縁層と、が積層されたものであってもよい。
また、第１絶縁層１１は、第２部分１１２の周りに、第２部分１１２よりも誘電率の低い部分をさらに有していてもよい。
さらに、第１絶縁層１１は、第１部分１１１の内側に、第１部分１１１よりも誘電率の高い部分、例えば孔Ｈが形成されていない部分、を有していてもよい。

（第３実施形態）
図７を用いて、第３実施形態に係る半導体装置の一例を説明する。
図７は、第３実施形態に係る半導体装置３００の断面図である。
なお、図７では、第１絶縁層１１における孔Ｈの図を省略している。

本実施形態に係る半導体装置３００は、ｎ^＋形半導体領域５、ｎ⁻形半導体領域１、ｐ^＋形半導体領域２、ｐ^＋形半導体領域３ｂ、ｎ^＋形半導体領域４、第１絶縁層１１、第２絶縁層１２、第１電極３１、第２電極３２、第３電極３３、および第４電極３４を有する。

ｐ^＋形半導体領域３ｂは、Ｘ−Ｙ面に沿ってｐ^＋形半導体領域２の周りに複数設けられている。それぞれのｐ^＋形半導体領域３ｂは、互いに離間して環状に設けられている。
ｎ^＋形半導体領域４は、ｐ^＋形半導体領域３ｂと離間して設けられ、Ｘ−Ｙ面に沿って複数のｐ^＋形半導体領域３ｂを囲んでいる。

第２電極３２の周りには、Ｘ−Ｙ面に沿って複数の第３電極３３が設けられている。それぞれの第３電極３３は、互いに離間して環状に設けられている。
第４電極３４は、第３電極３３と離間して設けられ、Ｘ−Ｙ面に沿って複数の第３電極３３を囲んでいる。
それぞれの第３電極３３は、それぞれのｐ^＋形半導体領域３ｂと電気的に接続され、第４電極３４はｎ^＋形半導体領域４と電気的に接続されている。

第３絶縁層１３は、第２電極３２と第３電極３３との間に設けられている。
第１絶縁層１１および第２絶縁層１２は、Ｘ−Ｙ面に沿って第３絶縁層１３の周りに複数設けられている。それぞれの第１絶縁層１１およびそれぞれの第２絶縁層１２は、互いに離間して環状に設けられ、第３電極３３同士の間または第３電極３３と第４電極３４との間に位置している。

本実施形態においても、第１実施形態と同様に、第１絶縁層１１が複数の孔Ｈを有するため、外部電荷による半導体装置の耐圧の変動を抑制するために必要な層間絶縁膜の厚みを薄くすることでき、半導体装置の小型化が可能となる。

なお、図７に表す例において、第３絶縁層１３に代えて、第１絶縁層１１および第２絶縁層１２を設けることも可能である。

（第４実施形態）
図８を用いて、第４実施形態に係る半導体装置の一例を説明する。
図８は、第４実施形態に係る半導体装置４００の断面図である。

半導体装置４００は、例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。
図８に表すように、半導体装置４００は、ｎ^＋形半導体領域５、ｎ⁻形半導体領域１（第１半導体領域）、ｎ^＋形半導体領域４（第４半導体領域）、ｐ形ベース領域６（第２半導体領域）、ｎ^＋形ソース領域７（第６半導体領域）、第１絶縁層１１、第２絶縁層１２、ゲート電極２０、ゲート絶縁層２１、第１電極３１、および第２電極３２を有する。

ｐ形ベース領域６は、ｎ⁻形半導体領域１の一部の上に設けられるとともに、Ｘ−Ｙ面に沿ってｎ⁻形半導体領域１の他の一部に囲まれている。
ｎ^＋形半導体領域４は、ｐ形ベース領域６と離間しており、Ｘ−Ｙ面に沿ってｐ形ベース領域６の周りに設けられている。

ｎ^＋形ソース領域７は、ｐ形ベース領域６の上に選択的に設けられている。
ゲート電極２０は、ｐ形ベース領域６と、ゲート絶縁層２１を介して対面している。
ゲート絶縁層２１は、ゲート電極２０と、ｎ⁻形半導体領域１、ｐ形ベース領域６、およびｎ^＋形ソース領域７のそれぞれと、の間に設けられている。
ｐ形ベース領域６、ｎ^＋形ソース領域７、およびゲート電極２０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。

第２電極３２は、ｐ形ベース領域６およびｎ^＋形ソース領域７と電気的に接続されている。第２電極３２とゲート電極２０との間には、ゲート絶縁層２１の一部が設けられ、これらの電極は電気的に分離されている。

第１絶縁層１１および第２絶縁層１２は、Ｘ−Ｙ面に沿って第２電極３２の一部の周りに設けられ、ｐ形ベース領域６の一部、ｎ⁻形半導体領域１、およびｎ^＋形半導体領域４の少なくとも一部の上に設けられている。

本実施形態においても、第１絶縁層１１が複数の孔Ｈを有するため、外部電荷による半導体装置の耐圧の変動を抑制するために必要な層間絶縁膜の厚みを薄くすることでき、半導体装置の小型化が可能となる。

なお、図８では、ゲート電極２０がトレンチ内部に形成された、トレンチゲート型ＭＯＳＦＥＴに対して本実施形態を適用した場合について説明した。本実施形態はこれに限らず、ｐ形ベース領域６の上にゲート電極２０が設けられた、プレーナゲート型ＭＯＳＦＥＴに対して適用することも可能である。

また、本実施形態に係る発明を、ＩＧＢＴ(Insulated Gate Bipolar Transistor)に対して適用することも可能である。本実施形態に係る発明をＩＧＢＴに適用する場合、例えば、図８に表す構造において、第１電極３１とｎ^＋形半導体領域５との間に、ｐ^＋形半導体領域が設けられる。この場合、当該ｐ^＋形半導体領域はコレクタ領域として機能し、ｎ^＋形ソース領域７はエミッタ領域として機能する。

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

また、第１絶縁層１１に形成された孔については、例えば、ＳＥＭ（走査型電子顕微鏡）やＴＥＭ（透過型電子顕微鏡）を用いて確認することが可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ^＋形半導体領域５、ｎ⁻形半導体領域１、ｐ^＋形半導体領域２、ｐ⁻形半導体領域３ａ、ｐ^＋形半導体領域３ｂ、ｎ^＋形半導体領域４、ｐ形ベース領域６、ｎ^＋形ソース領域７、第３絶縁層１３、ゲート電極２０、ゲート絶縁層２１、第１電極３１、第２電極３２、第３電極３３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００、２００、３００、４００…半導体装置 １…ｎ⁻形半導体領域 ２…ｐ^＋形半導体領域 ３ａ…ｐ⁻形半導体領域 ３ｂ…ｐ^＋形半導体領域 ４…ｎ^＋形半導体領域 ５…ｎ^＋形半導体領域 １１…第１絶縁層 １２…第２絶縁層 ２０…ゲート電極 ３１…第１電極 ３２…第２電極

Claims (7)

1. 第１電極と、
   前記第１電極の上に設けられた第１導電形の第１半導体領域と、
   前記第１半導体領域の一部の上に設けられ、前記第１半導体領域の他の一部に囲まれた第２導電形の第２半導体領域と、
   前記第１半導体領域の前記他の一部の上に設けられ、複数の孔を有する第１絶縁層と、
   前記第２半導体領域の上に設けられた第２電極と、
   を備えた半導体装置。
2. 前記第２半導体領域の周りに設けられ、前記第１半導体領域の前記他の一部に囲まれた第２導電形の第３半導体領域をさらに備えた請求項１記載の半導体装置。
3. 前記第１絶縁層の上に設けられた第２絶縁層をさらに備え、
   前記第２絶縁層は、前記第１絶縁層の前記複数の孔を覆い、
   前記第２電極の一部は、前記第２絶縁層の上に設けられた請求項２記載の半導体装置。
4. 前記第１絶縁層の上に設けられた第３電極をさらに備え、
   前記第３電極は、前記第２電極と離間し、
   前記第３電極は、前記第３半導体領域と電気的に接続された請求項２記載の半導体装置。
5. 前記第１絶縁層は、
   第１部分と、
   前記第１部分の周りに設けられた第２部分と、
   を有し、
   前記第１部分および前記第２部分は、前記第１半導体領域と前記第３電極との間に位置し、
   前記第２部分における前記孔の密度は、前記第１部分における前記孔の密度よりも高い請求項４記載の半導体装置。
6. 前記第１絶縁層は、
   第１部分と、
   前記第１部分の周りに設けられた第２部分と、
   を有し、
   前記第１部分および前記第２部分は、前記第１半導体領域と前記第３電極との間に位置し、
   前記第２部分における前記孔の幅は、前記第１部分における前記孔の幅よりも広い請求項４記載の半導体装置。
7. 前記第１絶縁層の上に設けられた第２絶縁層をさらに備え、
   前記第２絶縁層は、前記第１絶縁層の前記複数の孔を覆い、
   前記第３電極の一部は、前記第２絶縁層の上に設けられた請求項４〜６のいずれか１つに記載の半導体装置。

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