CN100550381C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的半导体器件在单芯片上集成高耐压半导体元件(101)和逻辑电路(201、301)，构成为通过包围的多个隔壁分离包含高电位侧逻辑电路(301)的高耐压电位岛(402)，具有多重沟槽分离区(405)，其具有连接高电位侧逻辑电路和高耐压半导体元件的高电位侧电极的电平移动布线区(404)。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，特别涉及高耐压的半导体器件及其制造方法。
背景技术
作为现有的高耐压半导体器件，在电动机、照明设备、影像设备等各种设备的驱动控制中使用在单芯片上集成了电力用半导体器件和逻辑电路的电力用集成电路装置(HVIC：High Vol tage IC)。
图44是现有的电力用集成电路装置(以下简称为HVIC)的平面图。图45到图48是图44所示的现有HVIC的剖面图，图45是沿图44中的A-A’线的剖面图，图46是沿B-B’线的剖面图，图47是沿C-C’线的剖面图。图48是表示现有HVIC中高电位侧的高压侧驱动器电路结构的框图。
图44所示的HVIC具有高耐压的N沟道MOSFET 100、在其栅电极上连接的第一逻辑电路200和高电位岛400构成，高电位岛400具有在MOSFET 100的漏电极上连接的高电位侧的第二逻辑电路300。高电位岛400通过沟槽分离区域401从其他低电位区域分离开，MOSFET 100的漏电极和第二逻辑电路300通过高电位的电平移动(level shift)布线连接。
如图45、图46以及图47的HVIC的剖面图所示，在N型(P型也可)半导体衬底1上形成埋入氧化膜2、N-型外延层3。如图45所示，P+型分离扩散区4形成为到达埋入氧化膜2，包围沟槽分离区16。在图45、图46以及图47中，符号5是深的N+型扩散区，符号6是P型扩散区，符号7是P+型扩散区，符号8是N+型扩散区，符号9是还作为场极板使用的栅电极，符号10是还作为GND侧场极板使用的铝电极，符号11是氧化膜，符号12是作为电平移动布线使用的电平移动铝电极，以及符号14是场氧化膜(LOCOS膜)。该HVIC具有N-型外延层3由沟槽分离区16或P+型分离扩散区4分离而被包围的RESURF(Reduced Surface Field：减少表面电场)结构的分离结构(例如参照美国专利第4292642号说明书)。在图48中，用虚线表示出现有HVIC的高电位侧的高压侧驱动器电路中的多重沟槽分离区。
如图44及图45所示，在现有的HVIC中，作为高电位电平移动布线的电平移动铝电极12构成为在作为衬底电位的P+型分离扩散区4以及P型扩散区6之上横切。因此，形成在N-型外延层3中的耗尽层的延伸受阻，存在器件耐压降低这样的问题。
对于这一问题，在现有HVIC的结构中，通过在PN结上用栅电极等形成场极板，确保耗尽层的延伸，进而通过浮置多重形成场极板，利用以电容耦合使表面电场稳定的MFFP(Multiple Floating FieldPlate：多重浮置场极板)的结构来应对(例如参照日本的特开平5-190693号公报)。
但是，在成为高电位的电平移动布线的电平移动铝电极12和作为GND侧场极板的铝电极10之间的电位差比在其间的层间形成的氧化膜11的绝缘耐压高的情况下，必须设计成没有成为高电位的电平移动布线的电平移动铝电极12和作为GND侧场极板的铝电极10相重合的区域，并且如果有重合的话就切断该区域的GND侧场极板(铝电极10)。
如上所述，在现有的半导体器件中，如果HVIC要求的电压增高，则存在在电平移动布线的下部不能设置GND侧场极板(铝电极10)、通过电平移动布线的电位的影响使等势线失真、发生电场集中、器件耐压降低这样的问题。为缓和这一问题，以往是把电平移动铝电极12和铝电极10之间的层间氧化膜11的厚度形成为大于等于2.0μm.但是这样将层间氧化膜11形成得较厚，会使制造工艺变得复杂，带来制造成本的上升。另外，如将层间氧化膜11形成得较厚，还会发生微加工技术不能适用的缺点。此外，因为通过电平移动布线的高电位的影响不能避免等势线失真这样的问题，所以希望是没有电平移动布线的结构。
发明内容
本发明的目的是提供一种半导体器件的制造方法以及通过该制造方法制造的可靠性高的具有优良性能的半导体器件，其中，该制造方法能够使低电位区与高电位区不交叉，通过简单的制造工艺作出高耐压的结构，容易形成可靠性高的半导体器件。
为实现上述目的，本发明涉及在单芯片上集成电力用半导体元件和逻辑电路的半导体器件，其具有：
高耐压半导体元件，构成为在支持衬底上具有氧化膜和外延层；
高电位侧逻辑电路，连接在所述高耐压半导体元件的高电位侧电极上；
低电位侧逻辑电路，输出对所述高耐压半导体元件进行驱动控制的控制信号；以及
多重沟槽分离区，分离包含所述高电位侧逻辑电路的高电位岛，通过多重重叠的沟槽分离区构成，具有连接所述高电位侧逻辑电路和所述高耐压半导体元件的高电位侧电极的电平移动布线区。在这样构成的本发明的半导体器件中，没有低电位区和高电位的布线交叉，提高了高耐压的电力用半导体器件的可靠性。
另外，本发明涉及在单芯片上集成电力用半导体元件和逻辑电路的半导体器件的制造方法，其中，
所述半导体器件具有：高耐压半导体元件，构成为在支持衬底上具有氧化膜和外延层；高电位侧逻辑电路，连接在所述高耐压半导体元件的高电位侧电极上；低电位侧逻辑电路，输出对所述高耐压半导体元件进行驱动控制的控制信号；以及多重沟槽分离区，分离包含所述高电位侧逻辑电路的高电位岛，通过多重重叠的沟槽分离区构成，具有连接所述高电位侧逻辑电路和所述高耐压半导体元件的高电位侧电极的电平移动布线区，
所述电平移动布线区通过下述工序形成：
通过各向异性刻蚀在外延层上形成沟槽；
氧化所述沟槽的内部并埋入电介质；
刻蚀所述电介质，残留下所述沟槽内的电介质，氧化表面，堆积氮化膜并进行构图；
除去所述氮化膜，堆积层间氧化膜；以及
部分刻蚀所述层间氧化膜，通过金属堆积形成电极。在具有这样的工序的本发明半导体器件的制造方法中，没有低电位区和高电位区的布线的交叉，通过简单的制造工艺就能容易地形成高耐压的结构。
根据本发明，能够通过简单的制造方法作出高耐压的结构并能制造耐压性能优良、可靠性高的半导体器件，并且能够提供低电位区和高电位区的布线不交叉、展示出优良耐压性能的半导体器件。
附图说明
图1是表示本发明第一实施方式的半导体器件的一例的电力用集成电路装置(HVIC)的平面图。
图2是沿图1的半导体器件中A-A’线的剖面图。
图3是沿图1的半导体器件中B-B’线的剖面图。
图4是沿图1的半导体器件中C-C’线的剖面图。
图5是沿图1的半导体器件中D-D’线的剖面图。
图6是第一实施方式的半导体器件中的多重沟槽分离区中的电容耦合的等效电路。
图7是简化表示图6的等效电路的图。
图8中，(a)是表示第一实施方式的半导体器件的结构的平面图，(b)是放大表示第一实施方式的半导体器件中的多重沟槽分离区的一部分的放大图。
图9是第一实施方式的半导体器件中的沟槽侧壁场极板的剖面构造图。
图10是图8(b)所示的电平移动布线部中沿F-F’线的剖面图。
图11是表示在沿图9所示的E-E’线的剖面中的源极-漏极间的电位的分布图。
图12是表示制造第一实施方式的半导体器件中的沟槽侧壁场极板结构的工艺流程的图。
图13是表示制造第一实施方式的半导体器件中的沟槽侧壁场极板结构的工艺流程的图。
图14是表示制造第一实施方式的半导体器件中的沟槽侧壁场极板结构的工艺流程的图。
图15是表示制造第一实施方式的半导体器件中的沟槽侧壁场极板结构的工艺流程的图。
图16是第二实施方式的半导体器件的平面图。
图17是第三实施方式的半导体器件的平面图。
图18是沿图17的半导体器件中的A-A’线的剖面图。
图19是第四实施方式的半导体器件的平面图。
图20是表示第四实施方式的半导体器件中的沟槽侧壁场极板406和多重场极板102(表面场极板)的连接结构的图。
图21中，(a)是沿图20的半导体器件中E-E’线的剖面图，(b)是沿图20的半导体器件中F-F’线的剖面图。
图22是第五实施方式的半导体器件的平面图。
图23是第七实施方式的半导体器件的平面图。
图24是第七实施方式的半导体器件中的源极布线部的剖面图。
图25是第七实施方式的半导体器件中的栅极布线部的剖面图。
图26是表示第八实施方式的半导体器件中的沟槽侧壁场极板和电平移动布线的结构的图。
图27是表示第九实施方式的半导体器件中的多重沟槽分离区的结构的图。
图28是第十实施方式的半导体器件的平面图。
图29是第十实施方式的半导体器件中连接沟槽侧壁场极板和表面的多重场极板的情况下的平面图。
图30是沿图29的半导体器件中的A-A’线的剖面图。
图31是表示在第十一实施方式的半导体器件中应用多重沟槽分离区的电位检测法的结构的图。
图32是图31所示半导体器件的例子中的等效电路图。
图33中，(a)是沿图31所示半导体器件的A-A’线的剖面图，(b)是沿图31所示半导体器件的B-B’线的剖面图。
图34是第十一实施方式的半导体器件中低电位侧的电位变动和CMOS电路动作的关系的图。
图35是第十一实施方式的半导体器件中高电位侧的电位变动和CMOS电路动作的关系的图。
图36是表示在第十二实施方式的半导体器件中应用多重沟槽分离区的电位检测法的例子的结构图。
图37是第十二实施方式的半导体器件的等效电路。
图38是表示第十三实施方式的半导体器件的结构的图。
图39是表示在第十五实施方式的半导体器件中应用通过多重沟槽分离区进行的高电位布线的结构例的图。
图40是第十五实施方式的半导体器件的等效电路。
在图41中，(a)是沿图39的A-A’线的剖面图，(b)是沿图39的B-B’线的剖面图。
图42是表示第十六实施方式的半导体器件的结构的等效电路。
图43是表示第十六实施方式的半导体器件中的动作的波形图。
图44是现有电力用集成电路装置的平面图。
图45是沿图44的电力用集成电路装置中A-A’线的剖面图。
图46是沿图44的电力用集成电路装置中B-B’线的剖面图。
图47是沿图44的电力用集成电路装置中C-C’线的剖面图。
图48是表示现有电力用集成电路装置中高电位侧的高压侧驱动器电路的结构的框图。
具体实施方式
下面参照附图说明本发明的半导体器件及其制造方法的优选实施方式。此外，在以下的各实施方式中，给实质上具有相同功能、结构的要素赋予相同的符号进行说明。
第一实施方式
图1是表示本发明第一实施方式的半导体器件的一例的电力用集成电路装置(以下简称为HVIC)的平面图。在图1中，为容易说明第一实施方式的HVIC，示意性地表示出该HVIC，各构成要素的大小或间隔与实际装置不同。图2到图5是图1所示的HVIC的剖面图，图2是沿图1中A-A’线的剖面图，图3是沿B-B’线的剖面图，图4是沿C-C’线的剖面图，图5是沿D-D’线的剖面图。
如图1所示，第一实施方式的HVIC具有：高耐压的N沟道MOSFET101；在其栅电极702上连接的、输出对MOSFET 101进行驱动控制的控制信号的低电位侧逻辑电路201；以及具有在漏电极703上连接的高电位侧的逻辑电路301的、作为高耐压的高电位岛402。包含高电位侧的逻辑电路301的高电位岛402，通过多重重叠形成的沟槽分离区403被包围且分离。这样，通过多重重叠形成的沟槽分离区403构成多重沟槽分离区405。
在图2到图5中，符号1是N型(P型也可)半导体衬底，符号2是埋入氧化膜，符号3是N-型外延层。P+型分离扩散区4形成为到达埋入氧化膜2。在图2到图5的剖面图中，符号5是深的N+型扩散区，符号6是P型扩散区，符号7是P+型扩散区，符号8是N+型扩散区。符号9是栅电极，也可以作为场极板使用。铝电极10作为GND侧场极板使用。
在第一实施方式的HVI C中，符号11是氧化膜，符号14是场氧化膜(LOCOS膜)，符号16是沟槽分离区，符号17是钝化膜。在第一实施方式的HVIC中，具有N-型外延层3通过P+型分离扩散区4和沟槽分离区16包围构成的RESURF(Reduced Surface Field)结构。
如上所述，在现有的HVIC内，将进行电平移动动作的高耐压的N沟道MOSFET的漏电极和高电位岛内的逻辑电路连接起来的“电平移动布线”，通过电平移动铝电极12(参照图45)形成，该电平移动铝电极12横切N沟道的MOSFET的漏极-源极之间，通过沟槽分离区导入高电位岛内部。
在第一实施方式的HVIC中，代替在现有HVIC中使用电平移动铝电极12的电平移动布线结构，把多重沟槽分离区405的一部分作为电平移动布线区404使用，具有电连接电力用半导体元件和高压侧的逻辑电路的结构。另外，在电平移动布线区404内，通过由沟槽分离区内的N-型外延区或者多晶硅区引起的电容耦合构成旁路。
如图1所示，第一实施方式的HVIC的多重沟槽分离区405，分离高电位岛402，并且在高耐压N沟道MOSFET 101的源极-漏极之间设置电平移动布线区404。在电平移动布线区403内，在低电位(GND)侧的源极区域配置多重沟槽分离区405外侧的沟槽分离区403或其N-外延区。另外，在电平移动布线区404内，使配置成连接在高电位岛402上的最高电位的沟槽分离区403延伸设置，并配置成使其连接到漏极一侧上。用该高电位的沟槽分离区403包围形成N-型外延区，把该区域作为电平移动布线使用。这样，通过把用该高电位的沟槽分离区403包围N-型外延区的区域作为电平移动布线使用，能够实现源极区等的低电位区和电平移动布线无交叉的结构。
图6是表示多重沟槽分离区405中的电容耦合的等效电路。在图6中，设多重沟槽分离区405的沟槽内侧壁氧化膜409的电容为Cs、沟槽底部的埋入氧化膜2和N型半导体衬底1产生的电容为Cb。另外，Vt 1、Vt2、...是沟槽内的多晶硅区的电位，Vf1、Vf2、...分别表示在沟槽分离区间夹持的、成为浮置电位状态的N-型外延层的电位。通常，沟槽的深度d和宽度w的比率：长宽比d/w，大于等于10，与沟槽内侧壁氧化膜409的场氧化膜14的厚度为0.3μm左右相比，埋入氧化膜2的厚度大于等于3μm，厚度约为10倍左右。电容C用C＝εS/t计算，但是，如果比较沟槽底部的电容值Cb与沟槽内侧壁氧化膜409的电容值Cs，则因为面积S为1/10，氧化膜厚t是10倍，故成为小于等于1/100，所以成为小到可忽略的值。将此加以考虑的话，可以把图6的等效电路如图7所示简化。如果假设多重形成的沟槽内侧壁氧化膜409的各电容大体为Cs相等，则沟槽内的N-型外延层或多晶硅区的电位平均分担，成为旁路。
图8是第一实施方式的HVIC中的特征，表示使用高电位岛402的多重沟槽分离区405的电位形成的沟槽侧壁场极板结构。图8的(a)表示第一实施方式的HVIC的结构，(b)是放大表示第一实施方式的HVIC中用虚线围起来的多重沟槽分离区的一部分的放大图。
图9是表示电平移动布线区404中沟槽电容耦合区的沟槽侧壁场极板结构的剖面图，表示沿图8(b)中所示电平移动布线区404中E-E’线的剖面。因为沟槽间的外延区和形成沟槽侧壁场极板的沟槽内的浮置状态的外延区电连接，所以在区间F1和区间F2的沟槽内的外延区上形成铝电极10，与沟槽间的外延区连接。图10是图8(b)所示的电平移动布线区404中沿F-F’线的剖面图。如图10所示，在沟槽内的外延区上形成铝电极10，与沟槽间的外延区连接。这样，通过把对GND-高电位岛402的电位Vh间电容耦合了的电平移动布线区404的沟槽电容耦合区配置为区间T1-区间F1-区间T2-区间F2-区间T3，从而如图11所示，能够使沿图9所示的E-E’线的剖面中的源极-漏极间的电位阶梯式变化。因此，在如上述构成的第一实施方式的半导体器件中，能够把图9所示的E-E’线中的区域对于N沟道MOSFET作为场极板起作用。
图12到图15表示制造第一实施方式的HVIC中的电平移动布线404的沟槽侧壁场极板的工艺流程。在图12以及图13所示的工艺流程中，表示和上述图9所示剖面位置相同的位置，表示沿图8(b)中E-E’线的剖面中制造过程中的状态。在图14以及图15所示的工艺流程中，表示和上述图10所示剖面位置相同的位置，表示沿图8(b)中F-F’线的剖面中制造过程中的状态。此外，在图12以及图14中从(a)到(e)所示的状态由相同制造工序形成，在图13以及图15中从(f)到(k)所示的状态由相同制造工序形成。
下面使用图12和图14以及图13和图15说明沟槽侧壁场极板的制造方法。
在图12以及图14中，(a)表示形成氧化膜并各向异性刻蚀该氧化膜后的状态。在到(a)所示状态的工序中，在N-型外延层3上形成膜厚约500nm的氧化膜，例如CVD氧化膜或者热氧化膜。接着，涂敷抗蚀剂20，照相制版。这里，进行氧化膜各向异性刻蚀。
(b)表示进行Si各向异性刻蚀后的状态。在到(b)所示状态的工序中，除去抗蚀剂20，进行Si各向异性刻蚀。
(c)表示氧化沟槽侧壁后的状态。在到(c)所示状态的工序中，在除去约500nm厚的氧化膜21后，形成热氧化膜。此时的膜厚dt使与在上述(a)中所示的工序中为形成沟槽侧壁的抗蚀剂20的宽度dt相同。
(d)表示堆积处理多晶硅后的状态。在到(d)所示状态的工序中，在沟槽内部埋入多晶硅，从成为形成沟槽侧壁的氧化膜的最上面的表面堆积至距离dw。该距离dw与沟槽开口宽度相同(参照图14的(a))。
(e)表示各向异性刻蚀堆积的多晶硅后的状态。到(e)所示状态的工序中的多晶硅的各向异性刻蚀，从成为形成沟槽侧壁的氧化膜的最上面的表面的位置即多晶硅的表面，刻蚀约dw的距离。
下面，实施图13以及图15所示的从(f)到(k)的工艺流程，制造沟槽侧壁场极板。
(f)表示形成表面氧化膜22、其后形成氮化膜23的状态。在到(f)所示状态的工序中，形成约100nm厚的表面氧化膜22，其上堆积约100nm后的氮化膜23。
(g)表示刻蚀氮化膜23后的状态。在到(g)所示状态的工序中，涂敷抗蚀剂24，进行照相制版。然后，实施氮化膜23的刻蚀。
(h)表示场氧化膜(LOCOS膜)14形成后的状态。在到(h)所示状态的工序中，涂敷抗蚀剂形成场氧化膜(LOCOS膜)14。该场氧化膜(LOCOS膜)14的厚度约为1μm。
(i)表示形成层间氧化膜25后的状态。在到(i)所示状态的工序中，除去氮化膜23，堆积约1μm厚的层间氧化膜形成。其后，涂敷抗蚀剂，照相制版。
(j)表示对层间氧化膜25进行构图后的状态。在到(j)所示状态的工序中，对于层间氧化膜25进行各向异性刻蚀，除去抗蚀剂。
(k)表示铝布线形成后的状态，是沟槽侧壁场极板完成的状态。在到(k)所示状态的工序中，通过溅射形成膜厚约1μm的AlSiCu。接着，涂敷抗蚀剂，照相制版。然后，对于AlSiCu膜进行各向异性刻蚀，形成铝电极10。其后，除去抗蚀剂，完成沟槽侧壁场极板。
如上所述，通过实施图12到图15所示的工序，就能确实制造出在第一实施方式的HVIC中的沟槽侧壁场极板结构。
此外，成为沟槽侧壁场极板的区间T1-区间F1-区间T2-区间F2-区间T3的各沟槽分离区之间，为防止电流泄漏，优选进行氧化形成尽可能不含Si区域的结构。另外，如设沟槽侧壁的氧化膜厚度为dt，则在用各向异性刻蚀在N-型外延层3内形成沟槽的工序(a)中在相应沟槽之间进行构图使其成为dt左右。
第二实施方式
下面参照附图说明涉及本发明的第二实施方式的半导体器件。图16是作为第二实施方式的半导体器件的电力用集成电路装置(HVIC)的平面图。图16是为说明容易而示意性地表示HVIC的图，各构成的大小或间隔与实际的装置不同。第二实施方式的HVIC，把具有上述第一实施方式的HVIC中的电平移动布线区404的高耐压N沟道MOSFET101并联两个或两个以上构成。此外，图16中表示两个高耐压N沟道MOSFET 101并联的结构。在第二实施方式的HVIC中，通过铝布线407连接由电平移动布线区404分断的沟槽分离区间的外延区或多晶硅区，保持电连续性。
如图16所示，由多重沟槽分离区405中的两个高耐压N沟道MOSFET101、102夹持的区域，因为是和其以外的区域无连续性的图形，所以在多重沟槽分离区405内的电位分布中有可能产生差值。这样在多重沟槽分离区405的电位分布产生差值的情况下，因为在形成电平移动布线的电平移动布线区404内，左右对称形成的沟槽侧壁场极板的电位变得不对称，所以会发生器件耐压不稳定这样的问题。
因此，在第二实施方式的HVIC中，如图16所示，通过使用铝布线407连接多重沟槽分离区405中对应的各沟槽分离区域403之间，成为能够保持沟槽侧壁场极板中电位的电连续性、使器件耐压稳定的结构。
第三实施方式
下面参照附图说明涉及本发明的第三实施方式的半导体器件。图17是作为第三实施方式的半导体器件的电力用集成电路装置(HVIC)的平面图。图17是为说明容易而示意性地表示HVIC的图，各构成的大小或间隔与实际的装置不同。图18是沿图17的HVIC中的A-A’线的剖面图。
在上述第一实施方式的HVIC中，通过多重沟槽分离区域405分离高电位岛402，把多重沟槽分离区域405的电平移动布线区404中的中夹的沟槽作为电平移动布线使用。在这样构成的情况下，N-型外延层3的电阻成为布线电阻插入，成为电路结构上的制约。
因此，在第三实施方式的HVIC中，虽然通过多重沟槽分离区域405分离高电位岛402，但是在被该高电位岛402和高耐压N沟道MOSFET101的漏电极703夹持的电平移动布线区404的、作为高电位的沟槽分离区403的中央沟槽表面上形成铝布线303。该铝布线303接触高电位的沟槽分离区403，而且电接触N沟道MOSFET 101的漏电极703和高电位岛402内的高电位侧的逻辑电路301。在第三实施方式的HVIC的结构中，因为可以减小布线电阻，所以可以减小电路结构上的制约。
第四实施方式
下面参照附图说明涉及本发明的第四实施方式的半导体器件。图19是作为第四实施方式的半导体器件的电力用集成电路装置(HVIC)的平面图。图19是为说明容易而示意性地表HVIC的图，各构成的大小或间隔与实际的装置不同。
在第四实施方式的HVIC中，将在高耐压N沟道MOSFET的源极-漏极间形成的多重场极板102和电平移动布线区404中的沟槽侧壁场极板406连接起来。该结构的优点是：多重场极板102的电位稳定，高耐压N沟道MOSFET 101的器件耐压稳定。另外，因为通过多重场极板102能够电连接多重沟槽分离区405，所以即使在如上述第二实施方式的HVIC那样使用多个半导体元件的情况下也可以得到同样的效果。
图20是表示沟槽侧壁场极板406和多重场极板102(表面场极板)的连接结构的图。图21的(a)是沿图20的电平移动布线区404中沟槽电容耦合区的E-E’线的剖面图，(b)是沿图20的电平移动布线区404中F-F’线的剖面图。
在第四实施方式的半导体器件中，用多晶硅部和铝电极10构成多重场极板102(表面场极板)。多重场极板102的铝电极10，与电平移动布线区404中的沟槽电容耦合区内的多晶硅区907直接连接。另外，多重场极板102的多晶硅部，通过铝电极10连接在电平移动布线区404内的多晶硅区907上。
第五实施方式
下面参照附图说明涉及本发明的第五实施方式的半导体器件。图22是作为第五实施方式的半导体器件的电力用集成电路装置(HVIC)的平面图。图22是为说明容易而示意性地表示HVIC的图，各构成的大小或间隔与实际的装置不同。
在第五实施方式的HVIC中，圆形高耐压N沟道MOSFET 101的漏电极703在其中心形成小的圆形，通过多重沟槽分离区405的电平移动布线区404，电连接大体位于高耐压N沟道MOSFET 101的中心的圆形的漏电极703和高电位岛的逻辑电路301。在圆形中，其圆周距离随朝向其中心部而变小。因为第五实施方式的HVIC中的高耐压N沟道MOSFET 101形成为近似圆形，所以可以简单地形成其中心部分的电极图形。在第五实施方式的高耐压N沟道MOSFET 101中，即使不采取如上述第一实施方式的图1的平面图所示那样复杂的结构，也能用如图22所示的简单的图形通过在源极-漏极间仅延伸设置位于电平移动布线区404的中央的、高电位的沟槽分离区403的沟槽侧壁场极板构成。
第六实施方式
作为涉及本发明的第六实施方式的半导体器件的电力用集成电路装置(HVIC)，是减低沟槽分离区间的N外延区中的电阻值、防止由于寄生电阻成分引起电位上浮的结构。第六实施方式的结构可以适用于本发明的各实施方式的半导体器件。
在第六实施方式的HVIC中，在沟槽分离区间的N-型外延区内，在形成多重沟槽分离区405(例如参照图1)前或后，形成P+型扩散层或者N+型扩散层。这样，通过形成P+型扩散层或者N+型扩散层，可以减低沟槽分离区间的N-外延区中的电阻值、防止由于寄生电阻成分引起电位上浮。
第七实施方式
下面参照附图说明涉及本发明的第七实施方式的半导体器件。图23是作为第七实施方式的半导体器件的电力用集成电路装置(HVIC)的平面图。图23是为说明容易而示意性地表HVIC的图，各构成的大小或间隔与实际的装置不同。图24表示第七实施方式中的电平移动布线区404的源极布线部908的剖面结构，图25表示第七实施方式中的电平移动布线区404的栅极布线部909的剖面结构。
在第七实施方式的HVIC中，使用高耐压P沟道MOSFET 101，高耐压P沟道MOSFET101，从高电位岛402的高电压区的逻辑电路301向低电压区的逻辑电路201传送信号，在逆电平移动动作中使用。第七实施方式的HVIC中施加高电位的电平移动布线区404中的电平移动布线，将高电位岛402的逻辑电路301和高耐压P沟道MOSFET 101的栅电极702和源电极701连接起来。该电平移动布线区404中的电平移动布线是铝电极10。在这样构成的第七实施方式的HVIC中，施加高电位的铝电极10和低电位区无交叉。
第八实施方式
下面参照附图说明涉及本发明的第八实施方式的半导体器件。图26是表示作为第八实施方式的半导体器件的电力用集成电路装置(HVIC)中的沟槽侧壁场极板和电平移动布线的结构的图。
通常，沟槽以缓和工艺中的应力为目的，在其内部进行氧化后，由多晶硅填充。这一点是因为Si和作为氧化膜的SiO2的膨胀系数不同，通过用和SiO2与Si是相同材料的多晶硅填充具有大于等于1μm宽的宽度的沟槽内部，从而可抑制发生过大的应力。近年来由于微加工技术的进步，即使沟槽开口宽度小于等于1μm，也能够形成深度为10μm或以上的深沟槽。对于这样的沟槽内部，即使通过CVD仅填充作为氧化膜的SiO2，因为减低了填充的SiO2的厚度，所以能够用低的应力形成沟槽分离。
因此，在第八实施方式的半导体器件中，在细微而深的沟槽内部仅填充绝缘膜，不需要上述第一实施方式的图12到图15所示那样的复杂的制造步骤。在该结构中，使得构成多重的沟槽内的多晶硅彼此无取系，不需分断沟槽，能以各沟槽交叉的结构形成多重沟槽。其优点特别是：不需要限制沟槽的间隔和沟槽侧壁的氧化膜厚度相同来防止沟槽间的电流泄漏，故制造容易。
如图26所示，在第八实施方式的半导体器件中，在电平移动布线区404的中央部分形成作为高电位的沟槽分离区403的电平移动布线604，该电平移动布线604的两端部之一，连接在高电压区的逻辑电路301上，另一端连接在高耐压半导体元件的规定电极上。另外，在第八实施方式的半导体器件中，表面场极板606在电平移动布线区404的沟槽电容耦合区中的沟槽侧壁场极板603上形成接触605而被连接。因此，不需要形成向沟槽分离区内的多晶硅的接触，图形设计变得容易。
第九实施方式
下面参照附图说明涉及本发明的第九实施方式的半导体器件。根据第九实施方式的电力用集成电路装置(HVIC)，实现多重沟槽分离区的电位的稳定。图27是表示为实现第九实施方式的HVIC中的多重沟槽分离区的电位稳定的结构的图。在第九实施方式的HVIC中，在多重沟槽分离区中的GND-高电位岛间插入高电阻多晶硅705。如图27所示，在第九实施方式的HVIC中的多重沟槽分离区405中，高电阻多晶硅705并行地通过连接电极706连接了各沟槽分离区403。
通过这样的结构，第九实施方式的HVIC，通过电容耦合平均分担了多重沟槽分离区405中的各沟槽分离区403的电位，进而通过并联高电阻能够使各沟槽分离区403的电位稳定。
第十实施方式
下面参照附图说明涉及本发明的第十实施方式的半导体器件。图28是作为第十实施方式的半导体器件的电力用集成电路装置(HVIC)的平面图。图28是为说明容易而示意性地表示HVIC的图，各构成的大小或间隔与实际的装置不同。
在第十实施方式的HVIC中，不把高耐压N沟道MOSFET 101形成圆形，而形成四边是直线的矩形，在两端部的连续性中断的位置，即相对的两边设置沟槽侧壁场极板700。高耐压的N沟道MOSFET 101的漏极电压和施加在高电位岛402上的电压的差，因为最大不大于高电位侧的逻辑电路301的驱动电压的25V，所以可以如该图所示隔开一个沟槽分离区403邻接。因此，电平移动布线如图所示，能够通过铝布线704原样不变连接高电位侧的逻辑电路301和漏电极703。在第十实施方式的HVIC中，在接近矩形的高耐压N沟道MOSFET 101中的高电位岛402的一边的附近，在逻辑电路301上设置通过铝布线704连接的漏电极703，在相对的另一边附近，设置在低电位侧的逻辑电路201上连接的源电极701。另外，在低电位侧的逻辑电路201上连接的栅电极702设置为与源电极701大体平行，具有规定宽度，横切N沟道MOSFET 101。亦即栅电极702的长度形成为比矩形的N沟道MOSFET 101的一边的长度长，比两边的长度短。
在第十实施方式的HVIC的结构中，与把栅电极702的图形做成圆弧形状的情况相比，能够较短设定高耐压N沟道MOSFET 101的栅电极702的长度等，能够紧凑地形成电平移动元件。
图29是第十实施方式的HVIC中连接沟槽侧壁场极板和表面的多重场极板的情况下的平面图。图30是沿图29的HVIC中的A-A’线的剖面图。
此外，在第十实施方式中使用高耐压N沟道MOSFET 101的例子进行了说明，但是使用高耐压P沟道MOSFET也可以同样构成，起同样的效果。
第十一实施方式
下面参照附图说明涉及本发明的第十一实施方式的半导体器件。图31是表示在作为第十一实施方式的半导体器件的电力用集成电路装置(HVIC)中应用多重沟槽分离区的电位检测法的结构的图。第十一实施方式的HVIC和上述第九实施方式的HVIC同样，在多重沟槽分离区405的各沟槽内形成接触，连接在高电位岛内以及低电压区域中形成的CMOS电路的栅电极(多晶硅)上。图32表示图31所示HVIC的例子中的等效电路。图33(a)是沿图31所示HVIC的A-A’线的剖面图，表示P沟道MOS器件的区域。图33(b)是沿图31所示HVIC的B-B’线的剖面图，表示N沟道MOS器件的区域。设每一沟槽分离区的电容为C，则各沟槽的电位V1、V2分别通过电容耦合，成为V1＝VB/3、V2＝2VB/3。高电位岛的电位VB，通过HVIC驱动的IGBT等的功率元件的逆变操作，从Vcc变动到(Vcc+H.V.)的电位。这里，(H.V.)表示施加在高压侧功率元件上的高电压。图34和图35表示第十一实施方式的HVIC中的电位变动和CMOS电路动作的关系。图34是CMOS电路的低电位侧的动作说明图，图的左侧是低电压施加状态，右侧是高电压施加状态。图35是CMOS电路的高电位侧的动作说明图，图的左侧是低电压施加状态，右侧是高电压施加状态。在图34以及图35的上部的图中虚线表示CMOS逆变器(inverter)的阈值电压设定值的电平。
因为在低电压区GND电位是基准，所以VB电位从最低电位Vcc上升时，V1、V2随之上升。此时对于CMOS逆变器的阈值电压设定值，因为与V2连接的一方先成为N沟道MOS器件侧OFF→ON状态(在P沟道MOS器件的情况下反之)，所以输出H-OUT从High(高)向Low(低)变化。此时，在V1上连接的CMOS逆变器，因为如图34尚未达到阈值电压，所以输出L-OUT保持High状态。VB电位进一步上升、V1电位变得等于大于阈值电压时，输出L-OUT从High向Low变化。通过检测该信号变化，可以在低电位区域内检测高电位岛的电位。
因为在高电位岛中VB电位是基准，所以VB电位从最低电位Vcc上升时，如图35所示，V1、V2在表观上降低。此时，对于CMOS逆变器的阈值电压设定值，因为与V1连接的一方先成为P沟道MOS器件侧OFF→ON状态(在N沟道MOS的情况下反之)，所以输出H-OUT从Low向High变化。同样，VB电位进一步上升、V2电位变得等于大于阈值电压时，输出L-OUT从Low向High变化。通过检测该信号变化，可以检测高电位岛自身的电位。
第十二实施方式
下面参照附图说明涉及本发明的第十二实施方式的半导体器件。图36是表示在作为第十二实施方式的半导体器件的电力用集成电路装置(HVIC)中使用多重沟槽分离区的电位检测法的例子的结构图。图37是第十二实施方式的HVIC的等效电路。在第十二实施方式的HVIC中，设置直接给母线施加电位的高电压施加岛801。设形成该高电压施加岛801的多重沟槽分离区中的每一沟槽分离区的电容为Cref，在母线电位上施加高电压(H.V.)的情况下，通过电容耦合，发生V1(Ref)＝(H.V.)/3、V2(Ref)＝2(H.V.)/3这样的电位。另一方面，在高电位岛802一方，如上述第十一实施方式所述，VB电位以V1＝VB/3、V2＝2VB/3从大约GND电位变动到(H.V.)。因为母线电位为(H.V.)恒定，所以V1(Ref)和V2(Ref)的电压分别对于V1、V2成为基准电压。如图37的等效电路所示，把V1(Ref)和V1、V2(Ref)和V2分别输入电压比较电路(在图的例子中运算放大器)后，其输出成为
V1(OUT)＝(R1’/R1)(V1(Ref)-V1)，
V2(OUT)＝(R2’/R2)(V2(Ref)-V2)。
因为能够以电阻比放大/衰减电位差，所以可以进行调整，使在高电位岛802的VB电位成为(H.V.)时，输出成为Low；VB电位低至GND电位时，输出成为High。由此，能够通过低电压区的逻辑电路803监视高电位岛802的电位。
第十三实施方式
下面参照附图说明涉及本发明的第十三实施方式的半导体器件。图38是表示作为第十三实施方式的半导体器件的电力用集成电路装置(HVIC)的结构的图。
在上述第十二实施方式中，比较施加母线电位(H.V.)的高电位岛802的多重沟槽分离区电位、和装载执行栅极驱动动作的低电位逻辑电路803的高电压施加岛801的多重沟槽分离区电位，但是在第十三实施方式中，在一个芯片上装载两相或两相以上的高电位岛(U相，V相，W相)804、805、806的情况下，通过检测各沟槽分离区的电位可以检测各自的高电位岛804、805、806的电位关系。亦即可以监视任何一个高电位岛804、805、806的电位是否正在升高。
第十三实施方式的结构，成为在图37所示的第十二实施方式的等效电路中，把施加(H.V.)的电位岛置换为装载进行别的栅极驱动动作的逻辑电路的高电位岛的结构。本来，各相的电位关系，用发生栅极驱动命令的低电位区域的逻辑电路控制。因此，在第十三实施方式中，通过比较栅极驱动命令和实际的电位关系的监视信号，能够检测误动作进行保护动作。
第十四实施方式
作为第十四实施方式的半导体器件的电力用集成电路装置(HVIC)，是对于在上述第十一到第十三实施方式中说明的HVIC中的多重沟槽分离区的电位检测，从来自上述第九实施方式的HVIC中的高电阻的分压电位进行监视的结构。通过这样的结构，第十四实施方式的HVIC可以监视多重沟槽分离电位的检测。
第十五实施方式
下面参照附图说明涉及本发明的第十五实施方式的半导体器件。图39所示的作为第十五实施方式的半导体器件的单芯片逆变器，是应用通过多重沟槽分离区实现的高电位布线(电平移动布线)的结构例。图40是第十五实施方式的单芯片逆变器的等效电路，图41是其主要部分的剖面图。图41(a)是沿图39的A-A’线的剖面图，(b)是沿图39的B-B’线的剖面图。
第十五实施方式的单芯片逆变器具有：以低电位控制和外部的接口或者芯片全体的动作的逻辑电路501；按照来自该逻辑电路501的控制信号驱动低压侧功率元件503(N沟道MOSFET或者IGBT)的低压侧驱动电路502；通过低压侧驱动电路502进行动作的具有高耐压的功率元件(N沟道MOSFET或者IGBT)503；进行与该功率元件503并联连接的回流动作的高耐压二极管504；把来自低压侧的逻辑电路501的控制信号向高电位岛内部的控制电路传送具有高耐压的电平移动元件(N沟道MOS)509；输入该电平移动元件509的漏极电流、按照来自所述逻辑电路501的控制信号驱动高压侧的功率元件506(N沟道MOS或者IGBT)的高压侧驱动电路505；通过高压侧驱动电路505进行动作的具有高耐压的功率元件506(N沟道MOS或者IGBT)；与该功率元件506并联、进行回流动作的高耐压二极管507；以及形成为包围高压侧功率元件506的、能够分离高电压的多重沟槽分离区508。
高压侧功率元件506，其漏极连接于高电压(H.V.)，其源极连接于低压侧功率元件503的漏极上，进而低压侧功率元件503的源极连接于GND电位。高压侧功率元件506和低压侧功率元件503的连接部是高压侧驱动电路505中的基准电位Vs，如果在高压侧功率元件506在ON状态下低压侧功率元件503为OFF状态，则成为Vs＝(H.V.)，如果在高压侧功率元件506在OFF状态下低压侧功率元件503为ON状态，则成为Vs＝GND。因此，在高电位岛内部形成的、施加(H.V.)的高电压引出布线对于所述高电位岛电压以能够分离高电压的多重沟槽分离区508形成。如图41(a)以及(b)所示，高电压引出布线900(H.V.电位)，通过多重沟槽分离区508A进行VS一(H.V.)间的分离，进而，通过别的多重沟槽分离区508进行GND-VS间的分离，以便在其外侧包围高压侧功率元件506。
如上述这样构成的施加(H.V.)的高电压引出布线900，对于高压侧功率元件506或高耐压二极管507，形成沟槽侧壁场极板。另外，施加Vs的高电压引出布线901，对于低压侧功率元件503或高耐压二极管504，和电平移动元件509同样，通过形成高电位岛的多重沟槽分离区508，形成沟槽侧壁场极板。
根据第十五实施方式的半导体器件的结构，因为没有低压部和高电位布线交叉的区域，所以成为具有对于高耐压结构没有影响的稳定特性的器件。另外，在第十五实施方式的半导体器件中，因为仅用一条铝布线电路构成电极，所以制造变得容易，能够大幅抑制制造成本。
第十六实施方式
下面参照附图说明涉及本发明的第十六实施方式的半导体器件。图42是表示作为第十六实施方式的半导体器件的单芯片逆变器IC的结构的等效电路。
形成施加高电压(H.V.)的高电压引出布线的多重沟槽分离区，对于形成它的高电位岛电压如在所述第十一实施方式的结构中所说明的那样，以电容耦合发生(H.V.)-VB间的电位差的中间电位VT1。检测该电位，能够监视在高压侧功率元件上施加的电位，该监视方法和所述第十一实施方式的结构相同。施加Vs的高电位岛，同样以电容耦合发生VB-GND间的电位差的中间电位VT2。图43表示这些动作。高电位(上臂)侧的N沟道MOSFET，其栅极信号为VS时成为OFF状态，为VB时成为ON状态。另外，低电位(下臂)侧的N沟道MOSFET，其栅极信号为GND时成为OFF状态，为Vcc时成为ON状态。高电位侧的N沟道MOSFET和低电位侧的N沟道MOSFET，在切换时设置空载时间(dead time)，使得同时成为ON状态且上下臂不短路，即设置切换时两者都成为OFF状态的期间。如果高电位侧的N沟道MOSFET在OFF状态、低电位侧的N沟道MOSFET在ON状态的话，则连接两器件的中点电位(Vs)是GND电位，此时(H.V.)-VB间的电位差的中间电位VT1成为High(在图42的例子中，VT1-VB＝(H.V.)/2)，VB-GND间的电位差的中间电位VT2成为GND电位。在该期间中在Vs端子上连接的负载被破坏、母线短路的情况下，成为Vs＝(H.V.)，在处于ON状态的低电位侧功率元件上流过过大的电流。在这样的状态下低电位侧功率元件被破坏。此时，VT2电位成为GND→High(在图42的例子中VT2＝(H.V.)/2)，VT1电位按Hi gh→Low(在图42的例子中VT1-VB几乎为0)变化。该电位变化通过高压侧截止信号发生电路905以及906检测，在各自的驱动电路中发生使各功率元件成为OFF状态的截止命令。第十六实施方式的半导体器件，因为如上述那样构成，所以能够执行可靠的短路保护动作，能够提高装置的可靠性。

Claims (20)

1.一种在单芯片上集成高耐压半导体元件和逻辑电路的半导体器件，具有：
高耐压半导体元件(101)，构成为在支持衬底上具有氧化膜和外延层；
高电位侧逻辑电路(301)，连接在所述高耐压半导体元件的高电位侧电极上；
低电位侧逻辑电路(201)，输出对所述高耐压半导体元件进行驱动控制的控制信号；以及
多重沟槽分离区(405)，分离包含所述高电位侧逻辑电路的高电位岛(402)，由多重重叠并电容耦合的沟槽分离区(403)构成，具有连接所述高电位侧逻辑电路和所述高耐压半导体元件的高电位侧电极的电平移动布线区(404)，
所述多重重叠的沟槽分离区的一部分延伸设置成与所述高耐压半导体元件的一部分重叠，
所述电平移动布线区在所述多重重叠的沟槽分离区中是通过电容耦合被偏置而维持在高电位的区域，并配置在与所述高耐压半导体元件的一部分重叠的区域中，以便将所述高电位侧逻辑电路与所述高耐压半导体元件的高电位侧电极电连接。
2.权利要求1所述的半导体器件，其中，多重沟槽分离区中的电平移动布线区设置在高耐压半导体元件的源极-漏极间，配置所述多重沟槽分离区中的外侧的沟槽分离区，使其接触在高耐压半导体元件的低电位侧电极上，配置所述多重沟槽分离区中与高电位岛接触的电位最高的沟槽分离区，使其接触在所述高耐压半导体元件的高电位侧电极上。
3.权利要求2所述的半导体器件，其中，构成为：在多重沟槽分离区中，在由电平移动布线区分离的对应的各沟槽分离区之间进行电连接。
4.权利要求1或2所述的半导体器件，其中，构成为：在电平移动布线区设置金属布线，通过该金属布线电连接高电位侧逻辑电路和高耐压半导体元件的高电位侧电极。
5.权利要求1或2所述的半导体器件，其中，在高耐压半导体元件的源极-漏极间形成多重场极板，连接所述多重场极板和电平移动布线区中的沟槽侧壁场极板。
6.权利要求1或2所述的半导体器件，其中，构成为：通过电平移动布线区电连接高耐压半导体元件的具有实质上圆形状的高电位电极和高电位侧逻辑电路。
7.权利要求1或2所述的半导体器件，其中，在多重沟槽分离区的外延层上形成P+扩散层或者N+扩散层。
8.权利要求1或2所述的半导体器件，其中，构成为：在电平移动布线区设置电平移动布线，通过该电平移动布线电连接高电位侧逻辑电路和高耐压半导体元件的各高电位侧电极。
9.权利要求1或2所述的半导体器件，其中，多重沟槽分离区中的沟槽分离区由多个隔壁构成，在该隔壁上形成绝缘膜。
10.权利要求1或2所述的半导体器件，其中，构成为：在GND-高电位岛间设置高电阻体，连接多重沟槽分离区中的各沟槽分离区和所述高电阻体的规定点，各沟槽分离区分担规定电位。
11.权利要求1或2所述的半导体器件，其中，构成为：通过CMOS电路检测多重沟槽分离区中的各沟槽分离区的电位。
12.权利要求1或2所述的半导体器件，其中，构成为：设置通过多重沟槽分离区分离的、施加高电位的母线电位的高电压施加岛，比较形成该高电压施加岛的多重沟槽分离区中的各沟槽分离区的参照电容和形成高电位岛的多重沟槽分离区中的各沟槽分离区的电容，检测高电位岛的电位。
13.权利要求1或2所述的半导体器件，其中，构成为：比较形成多个高电位岛的各个多重沟槽分离区中各沟槽分离区的电容，检测各个高电位岛的电位。
14.权利要求1或2所述的半导体器件，其中，构成为：通过CMOS电路检测多重沟槽分离区中各沟槽分离区的电位，还构成为：在GND-高电位岛间设置高电阻体，连接所述多重沟槽分离区中的各沟槽分离区和所述高电阻体的规定点，各沟槽分离区分担规定电位。
15.一种在单芯片上集成高耐压半导体元件和逻辑电路的半导体器件，具有：
矩形形状的高耐压半导体元件(101)，构成为在支持衬底上具有氧化膜和外延层；
高电位侧逻辑电路(301)，连接在所述高耐压半导体元件的高电位侧电极上；
低电位侧逻辑电路(201)，输出对所述高耐压半导体元件进行驱动控制的控制信号；
多重沟槽分离区(405)，分离包含所述高电位侧逻辑电路的高电位岛，由多重重叠并电容耦合的沟槽分离区构成，至少一个所述沟槽分离区被配置成包围在矩形形状的所述高耐压半导体元件中相对配置的高电位侧电极和低电位侧电极；以及
金属布线(704)，电连接所述高电位侧逻辑电路和所述高耐压半导体元件的高电位侧电极，
所述高耐压半导体元件的高电位侧电极被所述多重沟槽分离区中通过电容耦合被偏置而维持在高电位的区域所夹持。
16.一种由单芯片逆变器构成的半导体器件，其具有：
逻辑电路；
低电位侧驱动电路(502)，按照来自所述逻辑电路的控制信号，驱动低电位侧功率元件(503)；
高电位侧驱动电路(505)，经由电平移动电路输入来自所述逻辑电路的控制信号，驱动高电位侧功率元件(506)；
第一多重沟槽分离区(508)，通过多重重叠并电容耦合的沟槽分离区，分离包含所述高电位侧功率元件的高电位岛，与所述低电位侧功率元件的高电位侧电极重叠；以及
第二多重沟槽分离区(508A)，配置在所述第一多重沟槽分离区的内部，分离高电压区(H.V.)，与所述高电位侧功率元件的高电位侧电极重叠。
17.权利要求16所述的半导体器件，其中，构成为：检测所述多重沟槽分离区的各沟槽分离区的电位，检测在高电位侧功率元件和低电位侧功率元件的各个上施加的电位，检测负载短路。
18.一种在单芯片上集成电力用半导体元件和逻辑电路的半导体器件的制造方法，其中，
所述半导体器件具有：高耐压半导体元件，构成为在支持衬底上具有氧化膜和外延层；高电位侧逻辑电路，连接在所述高耐压半导体元件的高电位侧电极上；低电位侧逻辑电路，输出对所述高耐压半导体元件进行驱动控制的控制信号；以及多重沟槽分离区，分离包含所述高电位侧逻辑电路的高电位岛，由多重重叠的沟槽分离区构成，具有连接所述高电位侧逻辑电路和所述高耐压半导体元件的高电位侧电极的电平移动布线区，
所述电平移动布线区通过下述工序形成：
通过各向异性刻蚀在外延层上形成沟槽；
氧化所述沟槽的内部并埋入多晶硅；
刻蚀所述多晶硅，残留下所述沟槽内的多晶硅，对表面进行氧化，堆积氮化膜并进行构图；
通过选择氧化而除去所述氮化膜，堆积层间氧化膜；以及
部分刻蚀所述层间氧化膜，通过金属堆积形成电极。
19.权利要求18所述的半导体器件的制造方法，其中，多重沟槽分离区中的电平移动布线区形成在高耐压半导体元件的源极-漏极间，配置所述多重沟槽分离区中的外侧的沟槽分离区，使其接触在高耐压半导体元件的低电位侧电极上，配置所述多重沟槽分离区中与高电位岛接触的电位最高的沟槽分离区，使其接触在所述高耐压半导体元件的高电位侧电极上。
20.权利要求18所述的半导体器件的制造方法，其中，在沟槽内埋入多晶硅的工序中，在所述沟槽内部通过CVD氧化形成绝缘膜并埋入多晶硅。
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