KR100756306B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100756306B1
KR100756306B1 KR1020060060241A KR20060060241A KR100756306B1 KR 100756306 B1 KR100756306 B1 KR 100756306B1 KR 1020060060241 A KR1020060060241 A KR 1020060060241A KR 20060060241 A KR20060060241 A KR 20060060241A KR 100756306 B1 KR100756306 B1 KR 100756306B1
Authority
KR
South Korea
Prior art keywords
trench isolation
potential side
isolation region
region
high potential
Prior art date
Application number
KR1020060060241A
Other languages
English (en)
Other versions
KR20070009392A (ko
Inventor
카즈히로 시미쯔
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20070009392A publication Critical patent/KR20070009392A/ko
Application granted granted Critical
Publication of KR100756306B1 publication Critical patent/KR100756306B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

반도체 장치는, 고내압 반도체 소자(101)와 로직 회로(201, 301)가 원 칩 위에 집적되고 있고, 고전위측 로직 회로(301)를 포함하는 고내압 전위도(402)를 둘러싸는 복수의 격벽에 의해 분리하도록 구성되며, 고전위측 로직 회로와 고내압 반도체 소자의 고전위측 전극을 접속하는 레벨 시프트 배선 영역(404)을 가지는 다중 트렌치 분리 영역(405)을 가지고 있다.
반도체 소자, 로직 회로, 고내압 전위도, 다중 트렌치 분리 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
도 1은 본 발명에 따른 실시예 1의 반도체 장치의 일례인 전력용 집적회로장치(HVIC)를 나타내는 평면도,
도 2는 도 1의 반도체 장치에 있어서의 A-A'선에 의한 단면도,
도 3은 도 1의 반도체 장치에 있어서의 B-B'선에 의한 단면도,
도 4는 도 1의 반도체 장치에 있어서의 C-C'선에 의한 단면도,
도 5는 도 1의 반도체 장치에 있어서의 D-D'선에 의한 단면도,
도 6은 실시예 1의 반도체 장치에 있어서의 다중 트렌치 분리 영역에 있어서의 용량결합의 등가회로,
도 7은 도 6의 등가회로를 간략화하여 나타내는 도면,
도 8에 있어서, (a)는 실시예 1의 반도체 장치의 구성을 나타내는 평면도이며, (b)는 실시예 1의 반도체 장치에 있어서의 다중 트렌치 분리 영역의 일부를 확대해서 나타내는 확대도,
도 9는 실시예 1의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트의 단면 구조도,
도 10은 도 8의 (b)에 나타내는 레벨 시프트 배선부에 있어서의 F-F'선에 의한 단면도,
도 11은 도 9에 나타낸 E-E'선에 의한 단면에 있어서의 소스 드레인간의 전위를 나타내는 분포도,
도 12는 실시예 1의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트 구조를 제조하는 프로세스 플로우를 나타내는 도면,
도 13은 실시예 1의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트 구조를 제조하는 프로세스 플로우를 나타내는 도면,
도 14는 실시예 1의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트 구조를 제조하는 프로세스 플로우를 나타내는 도면,
도 15는 실시예 1의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트 구조를 제조하는 프로세스 플로우를 나타내는 도면,
도 16은 실시예 2의 반도체 장치의 평면도,
도 17은 실시예 3의 반도체 장치의 평면도,
도 18은 도 17의 반도체 장치에 있어서의 A-A'선에 의한 단면도,
도 19는 실시예 4의 반도체 장치의 평면도,
도 20은 실시예 4의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트(406)와 다중 필드 플레이트(102)(표면 필드 플레이트)와의 접속 구조를 나타내는 도면,
도 21에 있어서, (a)는 도 20의 반도체 장치에 있어서의 E-E'선에 의한 단면 도이며, (b)는 도 20의 반도체 장치에 있어서의 F-F'선에 의한 단면도,
도 22는 실시예 5의 반도체 장치의 평면도,
도 23은 실시예 7의 반도체 장치의 평면도,
도 24는 실시예 7의 반도체 장치에 있어서의 소스 배선부의 단면도,
도 25는 실시예 7의 반도체 장치에 있어서의 게이트 배선부의 단면도,
도 26은 실시예 8의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트와 레벨 시프트 배선의 구조를 나타내는 도면,
도 27은 실시예 9의 반도체 장치에 있어서의 다중 트렌치 분리 영역의 구성을 나타내는 도면,
도 28은 실시예 10의 반도체 장치의 평면도,
도 29는 실시예 10의 반도체 장치에 있어서의 트렌치 측벽 필드 플레이트와 표면의 다중 필드 플레이트를 접속했을 경우의 평면도,
도 30은 도 29의 반도체 장치에 있어서의 A-A'선에 의한 단면도,
도 31은 실시예 11의 반도체 장치에 있어서, 다중 트렌치 분리 영역의 전위검출법을 적용한 구성을 나타내는 도면,
도 32는 도 31에 나타낸 반도체 장치의 예에 있어서의 등가회로,
도 33에 있어서, (a)는 도 31에 나타내는 반도체 장치의 A-A'선에 의한 단면도이며, (b)는 도 31에 나타내는 반도체 장치의 B-B'선에 의한 단면도,
도 34는 실시예 11의 반도체 장치에 있어서의 저전위측의 전위변동과 CMOS회로 동작과의 관계를 나타내는 도면,
도 35는 실시예 11의 반도체 장치에 있어서의 고전위측의 전위변동과 CMOS회로 동작과의 관계를 나타내는 도면,
도 36은 실시예 12의 반도체 장치에 다중 트렌치 분리 영역의 전위검출법을 적용한 예를 나타내는 구성도,
도 37은 실시예 12의 반도체 장치의 등가회로,
도 38은 실시예 13의 반도체 장치의 구성을 나타내는 도면,
도 39는 실시예 15의 반도체 장치에 있어서, 다중 트렌치 분리 영역에 의한 고전위 배선을 적용한 구성예를 나타내는 도면,
도 40은 실시예 15의 반도체 장치의 등가회로,
도 41에 있어서, (a)는 도 39의 A-A'선에 의한 단면도이며, (b)은 도 39의 B-B'선에 의한 단면도,
도 42는 실시예 16의 반도체 장치의 구성을 나타내는 등가회로,
도 43은 실시예 16의 반도체 장치에 있어서의 동작을 나타내는 파형도,
도 44는 종래의 전력용 집적회로장치의 평면도,
도 45는 도 44의 전력용 집적회로장치에 있어서의 A-A'선에 의한 단면도,
도 46은 도 44의 전력용 집적회로장치에 있어서의 B-B'선에 의한 단면도,
도 47은 도 44의 전력용 집적회로장치에 있어서의 C-C'선에 의한 단면도,
도 48은 종래의 전력용 집적회로장치에 있어서의 고전위측의 하이사이드 드라이버 회로의 구성을 나타내는 블럭도이다.
본 발명은, 반도체 장치에 관한 것으로서, 특히 고내압의 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 고내압 반도체 장치로서는, 전력용 반도체 장치와 로직 회로를 원 칩 위에 집적한 전력용 집적회로장치(HVIC : High Voltage IC)가 모터, 조명 기기, 영상기기 등의 각종기기의 구동제어에 이용되고 있다.
도 44는 종래의 전력용 집적회로장치(이하, HVIC로 약칭한다)의 평면도이다. 도 45부터 도 48은 도 44에 나타낸 종래의 HVIC의 단면도이며, 도 45는 도 44에 있어서의 A-A'선에 의한 단면도이며, 도 46은 B-B'선에 의한 단면도이며, 도 47은 C-C'선에 의한 단면도이다. 도 48은 종래의 HVIC에 있어서의 고전위측의 하이사이드 드라이버 회로의 구성을 나타내는 블럭도이다.
도 44에 나타내는 HVIC는, 고내압의 N채널의 MOSFET(100)와, 그 게이트 전극에 접속된 제1의 로직 회로(200)와, MOSFET(100)의 드레인 전극에 접속된 고전위측의 제2의 로직 회로(300)를 가지는 고전위도(400)를 갖고 구성되어 있다. 고전위도(400)는 트렌치 분리 영역(401)에 의해 다른 저전위의 영역으로부터 분리되고 있고, MOSFET(100)의 드레인 전극과 제2의 로직 회로(300)는 고전위의 레벨 시프트 배선에 의해 접속되고 있다.
도 45, 도 46 및 도 47의 HVIC의 단면도에 나타나 있는 바와 같이, N형(P형 이라도 가능)반도체 기판(1)위에는, 매립 산화막(2), N-에피텍셜층(3)이 형성되어 있다. 도 45에 나타나 있는 바와 같이, P+분리 확산영역(4)은 매립 산화막(2)에 달하도록 형성되고 있으며, 트렌치 분리 영역(16)을 둘러싸고 있다. 도 45, 도 46 및 도 47에 있어서, 부호 5는 깊은 N+확산영역, 부호 6은 P확산영역, 부호 7은 P+확산영역, 부호 8은 N+확산영역, 부호 9는 필드 플레이트로서도 사용되는 게이트 전극, 부호 10은 GND측 필드 플레이트로서도 사용되는 알루미늄 전극, 부호 11은 산화막, 부호 12는 레벨 시프트 배선으로서 사용되는 레벨 시프트 알루미늄 전극 및 부호 14는 필드 산화막(LOCOS막)이다. 이 HVIC는, N-에피텍셜층(3)이 트렌치 분리 영역(16)이나 P+분리 확산영역(4)에 의해 분리되어 둘러싸이는 RESURF(Reduced Surface Field)구조의 분리 구조를 가지고 있다(예를 들면 미국 특허 제 4292642호 명세서 참조.). 도 48에는, 종래의 HVIC의 고전위측의 하이사이드 드라이버 회로에 있어서의 다중 트렌치 분리 영역을 파선으로 나타낸다.
도 44 및 도 45에 나타나 있는 바와 같이 종래의 HVIC에서는, 고전위의 레벨 시프트 배선인 레벨 시프트 알루미늄 전극(12)이 기판전위인 P+분리 확산영역(4) 및 P확산영역(6) 위를 가로지르도록 구성되어 있다. 이 때문에, N-에피텍셜층(3)에 형성되는 공핍층의 신장이 저해되고, 디바이스 내압이 저하한다는 문제가 있다.
이 문제에 대하여, 종래의 HVIC의 구조에 있어서는, PN접합 위에 게이트 전극 등으로 필드 플레이트를 형성하여, 공핍층의 신장을 확보하는 것, 또한 필드 플레이트를 플로팅으로 다중으로 형성하고, 용량결합으로 표면전계를 안정화시키는 MFFP(Multiple F1oating F1eld plate)구조에 의해 대처하고 있었다(예를 들면 일본의 일본국 공개특허공보 특개평5-190693호참조.).
단, 고전위의 레벨 시프트 배선이 되는 레벨 시프트 알루미늄 전극(12)과 GND측 필드 플레이트인 알루미늄 전극(10)과의 사이의 전위차는, 이 사이의 층간에 형성되어 있는 산화막(11)의 절연 내압보다 클 경우에는, 고전위의 레벨 시프트 배선이 되는 레벨 시프트 알루미늄 전극(12)과 GND측 필드 플레이트인 알루미늄 전극(10)과의 겹치는 영역이 없도록 설계하는 동시에, 만약 겹칠 경우에는 상기 영역의 GND측 필드 플레이트(알루미늄 전극(10))를 절단해야 했었다.
상기한 바와 같이, 종래의 반도체 장치에 있어서는, HVIC에 요구되는 전압이 높아지면, 레벨 시프트 배선의 하부에는 GND측 필드 플레이트(알루미늄 전극(10))가 설치되지 않는 것과, 레벨 시프트 배선의 전위의 영향에 의해 등전위선이 왜곡되고, 전계집중이 발생해서 디바이스 내압이 저하한다는 문제가 있었다. 이것을 완화하기 위해서, 종래에는 레벨 시프트 알루미늄 전극(12)과 알루미늄 전극(10) 사이의 층간 산화막(11)의 두께를 2.0㎛ 이상으로 형성하고 있었다. 그러나, 이와 같이 층간 산화막(11)을 두껍게 형성하는 것은, 제조 프로세스가 복잡하게 되어 제조 비용의 상승을 초래하였다. 또한 층간 산화막(11)을 두껍게 형성하면, 미세가공기술을 적용할 수 없다고 하는 결점도 발생하고 있었다. 덧붙여, 레벨 시프트 배선의 고전위의 영향에 의해, 등전위선이 왜곡된다는 문제는 회피할 수 없기 때문에, 레벨 시프트 배선이 없는 구조가 요구되고 있었다.
본 발명은, 저전위 영역과 고전위의 배선이 교차하는 것을 없애고, 고내압의 구성을 간단한 제조 프로세스에 의해 신뢰성이 높은 반도체 장치를 용이하게 형성할 수 있다. 반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 신뢰성이 높은 뛰어난 성능을 가지는 반도체 장치를 제공하는 것을 목적으로 하는 것이다.
본 발명은, 상기의 목적을 달성하기 위하여, 전력용 반도체 소자와 로직 회로가 원 칩 위에 집적된 반도체 장치에 있어서, 지지 기판위에 산화막 및 에피텍셜층을 가지고 구성되는 고내압 반도체 소자와, 상기 고내압 반도체 소자의 고전위측 전극에 접속된 고전위측 로직 회로와, 상기 고내압 반도체 소자를 구동제어하는 제어신호를 출력하는 저전위측 로직 회로와, 상기 고전위측 로직 회로를 포함하는 고전위도를 분리하고, 복수로 겹친 트렌치 분리 영역에 의해 구성되고, 상기 고전위측 로직 회로와 상기 고내압 반도체 소자의 고전위측 전극을 접속하는 레벨 시프트 배선 영역을 가지는 다중 트렌치 분리 영역을 구비한다. 이와 같이 구성된 본 발명의 반도체 장치에 있어서는, 저전위 영역과 고전위의 배선이 교차하는 경우가 없으며, 고내압의 전력용 반도체 장치의 신뢰성을 높게 하고 있다.
또한 본 발명은, 전력용 반도체 소자와 로직 회로가 원 칩 위에 집적된 반도체 장치의 제조 방법에 있어서, 상기 반도체 장치는, 지지 기판위에 산화막 및 에피텍셜층을 가지고 구성되는 고내압 반도체 소자와, 상기 고내압 반도체 소자의 고전위측 전극에 접속된 고전위측 로직 회로와, 상기 고내압 반도체 소자를 구동제어하는 제어신호를 출력하는 저전위측 로직 회로와, 상기 고전위측 로직 회로를 포함하는 고전위도를 분리하고, 복수로 겹친 트렌치 분리 영역에 의해 구성되고, 상기 고전위측 로직 회로와 상기 고내압 반도체 소자의 고전위측 전극을 접속하는 레벨 시프트 배선 영역을 가지는 다중 트렌치 분리 영역을 구비하고 있으며, 상기 레벨 시프트 배선 영역은, 이방성 에칭으로 에피텍셜층에 트렌치 홈을 형성하는 공정과, 상기 트렌치 홈의 내부에 유전체를 매립하는 공정과, 상기 유전체를 에칭해서 상기 트렌치 홈내의 유전체를 남겨 표면을 산화해서 질화막을 퇴적하고, 패터닝하는 공정과, 상기 질화막을 제거하고, 층간 산화막을 퇴적하는 공정과, 부분적으로 상기층간 산화막 에칭하고, 금속퇴적에 의해 전극을 형성하는 공정에 의하여 형성되고 있다. 이러한 공정을 가지는 본 발명의 반도체 장치의 제조 방법에 있어서는, 저전위 영역과 고전위의 배선이 교차하는 경우가 없어지고, 고내압의 구성을 간단한 제조 프로세스에 의해 용이하게 형성하고 있다.
이하, 본 발명에 따른 반도체 장치 및 그 제조 방법의 적합한 실시예를 첨부 도면을 참조하면서 설명한다. 또한, 이하의 각 실시예에 있어서, 실질적으로 같은 기능, 구성을 가지는 요소에는 동일한 부호를 붙여 설명한다.
실시예 1.
도 1은 본 발명에 따른 실시예 1의 반도체 장치의 일례인 전력용 집적회로장치(이하, HVIC라 약칭한다)를 나타내는 평면도이다. 도 1에 있어서는, 실시예 1의 HVIC의 설명을 용이하게 하기 위해서, 이 HVIC를 모식적으로 나타내고 있으며, 각 구성요소의 크기나 간격은 실제의 장치와 다르다. 도 2부터 도 5는 도 1에 나타낸 HVIC의 단면도이며, 도 2는 도 1에 있어서의 A-A'선에 의한 단면도이며, 도 3은 B- B'선에 의한 단면도이며, 도 4는 C-C'선에 의한 단면도이며, 도 5는 D-D'선에 의한 단면도이다.
도 1에 나타나 있는 바와 같이 실시예 1의 HVIC는, 고내압의 N채널의 MOSFET(101)와, 그 게이트 전극(702)에 접속되어 MOSFET(101)를 구동제어하는 제어신호를 출력하는 저전위측의 로직 회로(201)와, 드레인 전극(703)에 접속된 고전위측의 로직 회로(301)를 가지는 고내압인 고전위도(402)를 가지고 있다. 고전위측의 로직 회로(301)를 포함하는 고전위도(402)는, 복수로 겹쳐서 형성된 트렌치 분리 영역(403)에 의해 둘러싸여 분리되고 있다. 이와 같이 복수 겹쳐서 형성된 트렌치 분리 영역(403)에 의해 다중 트렌치 분리 영역(405)이 구성되어 있다.
도 2 내지 도 5에 있어서, 부호 1은 N형(P형이라도 가능)반도체 기판, 부호 2는 매립 산화막 및 부호 3은 N-에피텍셜층이다. P+분리 확산영역(4)은 매립 산화막(2)에 달하도록 형성되어 있다. 도 2 내지 도 5의 단면도에 있어서, 부호 5는 깊은 N+확산영역, 부호 6은 P확산영역, 부호 7은 P+확산영역, 부호 8은 N+확산영역이다. 부호 9는 게이트 전극이며, 필드 플레이트로서도 사용되고 있다. 알루미늄 전극(10)은 GND측 필드 플레이트로서 사용되고 있다.
실시예 1의 HVIC에 있어서, 부호 11은 산화막, 부호 14는 필드 산화막(LOCOS막), 부호 16은 트렌치 분리 영역, 부호 17은 패시베이션 막이다. 실시예 1의 HVIC에서는, N-에피텍셜층(3)이 P+분리 확산영역(4)과 트렌치 분리 영역(16)에 의해 둘러싸인 구성의 RESURF(Reduced Surface Field)구조를 가지고 있다.
상기한 바와 같이, 종래의 HVIC에 있어서는, 레벨 시프트 동작을 행하는 고 내압의 N채널의 MOSFET의 드레인 전극과 고전위도 내의 로직 회로를 접속하는 「레벨 시프트 배선」이, 레벨 시프트 알루미늄 전극(12)(도 45참조)에 의해 형성되고 있으며, 이 레벨 시프트 알루미늄 전극(12)이 N채널의 MOSFET의 드레인 소스 간을 가로질러, 트렌치 분리 영역을 통해 고전위도 내부에 도입되고 있었다.
실시예 1의 HVIC에 있어서는, 종래의 HVIC에 있어서의 레벨 시프트 알루미늄 전극(12)을 사용한 레벨 시프트 배선구조 대신에, 다중 트렌치 분리 영역(405)의 일부를 레벨 시프트 배선 영역(404)으로서 사용하고, 전력용 반도체 소자와 고압측의 로직 회로를 전기적으로 접속하는 구조를 가지고 있다. 또한 레벨 시프트 배선 영역(404)에 있어서, 트렌치 분리 영역내의 N-에피텍셜 영역이나 폴리실리콘 영역에 의한 용량결합에 의해 바이어스 되어서 구성되고 있다.
도 1에 나타나 있는 바와 같이 실시예 1의 HVIC의 다중 트렌치 분리 영역(405)은, 고전위도(402)를 분리함과 동시에, 고내압 N채널MOSFET(101)의 소스 드레인간에 레벨 시프트 배선 영역(404)이 설치된다. 레벨 시프트 배선 영역(403)에 있어서, 다중 트렌치 분리 영역(405)의 외측의 트렌치 분리 영역(403)이나 그 N-에피텍셜영역을, 저전위(GND)측의 소스 영역에 배치하고 있다. 또한 레벨 시프트 배선 영역(404)에 있어서, 고전위도(402)에 접하도록 배치된 가장 전위가 높은 트렌치 분리 영역(403)을 연장 설치해서 드레인측에 접하도록 배치하고 있다. 이 고전위의 트렌치 분리 영역(403)에 의해 둘러싸이도록 N-에피텍셜영역이 형성되고 있으며, 이 영역이 레벨 시프트 배선으로서 이용된다. 이와 같이 고전위의 트렌치 분리 영역(403)이 N-에피텍셜영역을 둘러싼 영역을 레벨 시프트 배선으로서 사용함으 로써, 소스 영역등의 저전위 영역과, 레벨 시프트 배선이 교차하지 않는 구조가 실현되고 있다.
도 6은 다중 트렌치 분리 영역(405)에 있어서의 용량결합의 등가회로를 도시하고 있다. 도 6에 있어서, 다중 트렌치 분리 영역(405)의 트렌치 내측벽 산화막(409)의 용량을 Cs, 트렌치 저부의 매립 산화막(2)과 N형반도체 기판(1)에 의한 용량을 Cb로 하고 있다. 또한 Vt1, Vt2, ‥·는 트렌치내의 폴리실리콘 영역의 전위이며, Vf1, Vf2, ‥·는 트렌치 분리 영역 사이에 끼워져 부유 전위상태로 되어있는 N-에피텍셜층의 전위를 각각 나타내고 있다. 보통 트렌치의 깊이 d와 폭 w의 비율:어스펙트비 d/w는, 10이상이며, 트렌치 내측벽 산화막(409)의 필드 산화막(14)의 두께가 0.3㎛정도에 대하여, 매립 산화막(2)의 두께는 3㎛ 이상으로 10배 정도 두껍다. 용량 C은, C=ε S/t로 산출되지만, 트렌치 저부의 용량값 Cb은 트렌치 내측벽 산화막(409)의 용량값 Cs에 비교하면, 면적 S이 1/10로 산화막 두께 t는 10배이기 때문에, 1/100이하가 되어 무시할 수 있을 만큼 작은 값이 된다. 이것을 고려하면, 도 6의 등가회로는 도 7에 나타나 있는 바와 같이 간략화할 수 있다. 다중으로 형성한 트렌치 내측벽 산화막(409)의 각 용량이 거의 Cs로 마찬가지라고 하면, 트렌치내의 N-에피텍셜층이나 폴리실리콘 영역의 전위는 균등하게 분담되고 바이어스된다.
도 8은 실시예 1의 HVIC에 있어서의 특징인, 고전위도(402)의 다중 트렌치 분리 영역(405)의 전위를 이용해서 형성되는 트렌치 측벽 필드 플레이트 구조를 도시하고 있다. 도 8의 (a)는, 실시예 1의 HVIC의 구성을 도시하고 있고, (b)는 실 시예 1의 HVIC에 있어서의 파선으로 둘러싸인 다중 트렌치 분리 영역의 일부를 확대해서 나타내는 확대도이다.
도 9는, 레벨 시프트 배선 영역(404)에 있어서의 트렌치 용량결합 영역의 트렌치 측벽 필드 플레이트 구조를 나타내는 단면도이며, 도 8의 (b)에 나타내는 레벨 시프트 배선 영역(404)에 있어서의 E-E'선에 의한 단면을 도시하고 있다. 트렌치간의 에피텍셜 영역을, 트렌치 측벽 필드 플레이트를 형성하는 트렌치내의 부유 전위상태의 에피텍셜영역과 전기적으로 접속하기 위해, 구간 F1과 구간 F2의 트렌치내의 에피텍셜영역위에 알루미늄 전극(10)을 형성하고, 트렌치간의 에피텍셜영역과 접속하고 있다. 도 10은 도 8의 (b)에 나타내는 레벨 시프트 배선 영역(404)에 있어서의 F-F'선에 의한 단면도이다.
도 10에 나타나 있는 바와 같이 트렌치내의 에피텍셜영역위에 알루미늄 전극(10)을 형성하고, 트렌치간의 에피텍셜영역과 접속하고 있다. 이와 같이, GND-고전위도(402)의 전위 Vh사이를 용량결합한 레벨 시프트 배선 영역(404)의 트렌치 용량결합 영역을 구간 T1 - 구간 F1 - 구간 T2 - 구간 F2 - 구간 T3으로 배치함으로써, 도 11에 나타나 있는 바와 같이 도 9에 도시한 E-E'선에 의한 단면에 있어서의 소스 드레인간의 전위를 단계적으로 변화시키는 것이 가능해 진다. 따라서, 상기한 바와 같이 구성된 실시예 1의 반도체 장치에 있어서는, 도 9에 나타낸 E-E'선에 있어서의 영역을 N채널MOSFET에 대하여 필드 플레이트로서 기능하도록 하는 것이 가능하다.
도 12에서 도 15는, 실시예 1의 HVIC에 있어서의 레벨 시프트 배선 영 역(404)의 트렌치 측벽 필드 플레이트를 제조하는 프로세스 플로우를 도시하고 있다. 도 12 및 도 13에 나타내는 프로세스 플로우에 있어서는, 전술의 도 9에 나타낸 단면위치와 같은 위치를 나타내고 있으며, 도 8의 (b)에 있어서의 E-E'선에 의한 단면에 있어서의 제조 도중의 상태를 도시하고 있다. 도 14 및 도 15의 프로세스 플로우에 있어서는, 전술한 도 10에 나타낸 단면위치와 같으며, 전술의 도 8의 (b)에 있어서의 F-F'선에 의한 단면에 있어서의 제조 도중의 상태를 도시하고 있다. 또한, 도 12 및 도 14에 있어서의 (a)에서 (e)에 나타내는 상태는 같은 제조 공정에 의해 형성된 것이며, 도 13 및 도 15에 있어서의 (f)부터 (k)로 나타내는 상태는 같은 제조 공정에 의해 형성된 것이다.
이하, 도 12 및 도 14 및 도 13 및 도 15를 사용해서 트렌치 측벽 필드 플레이트를 제조 방법에 관하여 설명한다.
도 12 및 도 14에 있어서, (a)은 산화막을 형성하고, 그 산화막을 이방성 에칭한 후의 상태를 도시하고 있다. (a)에 나타내는 상태까지의 공정에 있어서는, N-에피텍셜층(3)위에 막두께가 약 500nm의 산화막, 예를 들면 CVD산화막 또는 열산화막이 형성된다. 다음에 레지스트(20)가 도포되어 사진제판 된다. 여기에서, 산화막 이방성 에칭이 행해진다.
(b)는, Si이방성 에칭을 행한 후의 상태를 도시하고 있다. (b)에 나타내는 상태까지의 공정에 있어서는, 레지스트(20)가 제거되고, Si이방성 에칭이 행해지고 있다.
(c)는, 트렌치 측벽을 산화한 후의 상태를 도시하고 있다. (c)에 나타내는 상태까지의 공정에 있어서는, 약 500nm두께의 산화막(21)을 제거한 후, 열산화막이 형성된다. 이 때의 막두께 dt는, 전술의 (a)에 나타낸 공정에 있어서 트렌치 측벽을 형성하기 위한 레지스트(20)의 폭 dt과 같게 하고 있다.
(d)는, 폴리실리콘을 퇴적 처리한 후의 상태를 도시하고 있다. (d)에 나타내는 상태까지의 공정에 있어서는, 폴리실리콘을 트렌치 내부에 매립, 트렌치 측벽을 형성하는 산화막의 최상면이 되는 표면에서 거리 dw까지 퇴적된다. 이 거리 dw는 트렌치 개구폭과 같다(도 14의 (a)참조.).
(e)는, 퇴적한 폴리실리콘을 이방성 에칭한 후의 상태를 도시하고 있다. (e)에 나타내는 상태까지의 공정에 있어서의 폴리실리콘의 이방성 에칭은, 트렌치 측벽을 형성하는 산화막의 최상면이 되는 표면의 위치, 즉 폴리실리콘의 표면에서 약 dw의 거리 에칭되고 있다.
다음에 도 13 및 도 15에 나타내는 (f)부터 (k)의 프로세스 플로우가 실시되어, 트렌치 측벽 필드 플레이트가 제조된다.
(f)는, 표면 산화막(22)이 형성되고, 그 후에 질화막(23)을 형성한 상태를 도시하고 있다. (f)에 도시하는 상태까지의 공정에 있어서는, 약 100nm두께의 표면 산화막(22)이 형성되고, 그 위에 약 100nm두께의 질화막(23)이 퇴적된다.
(g)는, 질화막(23)을 에칭한 후의 상태를 도시하고 있다. (g)에 나타내는 상태까지의 공정에 있어서, 레지스트(24)가 도포되어 사진제판이 행해진다. 그리고, 질화막(23)의 에칭이 실시된다.
(h)는, 필드 산화막(LOCOS막)(14)의 형성후의 상태를 도시하고 있다. (h)에 나타내는 상태까지의 공정에 있어서는, 레지스트가 도포되어 필드 산화막(LOCOS막)(14)이 형성된다. 이 필드 산화막(LOCOS막)(14)의 두께는 약 1㎛이다.
(i)는, 층간 산화막(25)의 형성후의 상태를 도시하고 있다. (i)에 나타내는 상태까지의 공정에 있어서는, 질화막(23)이 제거되고, 약 1㎛두께의 층간 산화막을 퇴적시켜서 형성한다. 그 후에 레지스트가 도포되어 사진제판된다.
(j)는, 층간 산화막(25)이 패터닝 된 후의 상태를 도시하고 있다. (j)에 나타내는 상태까지의 공정에 있어서는, 층간 산화막(25)에 대하여 이방성 에칭이 행해지고, 레지스트가 제거된다.
(k)는, 알루미늄 배선 형성후의 상태를 나타내고 있으며, 트렌치 측벽 필드 플레이트가 완성된 상태이다. (k)에 나타내는 상태까지의 공정에 있어서는, 스퍼터링에 의해 AlSiCu를 약 1㎛의 막두께로 형성한다. 다음에 레지스트를 도포하여 사진제판한다. 그리고, AlSiCu막에 대하여 이방성 에칭이 행해지고, 알루미늄 전극(10)이 형성된다. 그 후에 레지스트가 제거되어 트렌치 측벽 필드 플레이트가 완성된다.
이상과 같이, 실시예 1의 HVIC에 있어서의 트렌치 측벽 필드 플레이트 구조는, 도 12에서 도 15에 나타내는 공정을 실시함으로써 확실하게 제조된다.
또한, 트렌치 측벽 필드 플레이트가 되는 구간 T1- 구간 F1 - 구간 T2 - 구간 F2 - 구간 T3의 각 트렌치 분리 영역간은, 전류 리크를 방지하기 위해서, 산화시켜서 Si영역을 최대한 포함하지 않는 구성이 바람직하다. 또한 트렌치 측벽의 산화막 두께를 dt로 하면, 이방성 에칭으로 N-에피텍셜층(3)에 트렌치 홈을 형성하는 공정(a)에 있어서 해당하는 트렌치간은, dt정도가 되도록 패터닝 하는 것이 바람직하다.
실시예 2.
이하, 본 발명에 따른 실시예 2의 반도체 장치에 대해서 첨부한 도면을 참조하면서 설명한다. 도 16은 실시예 2의 반도체 장치인 전력용 집적회로장치(HVIC)의 평면도이다. 도 16은, 설명을 용이하게 하기 위해서, HVIC를 모식적으로 나타낸 도면이며, 각 구성의 크기나 간격은 실제 장치와 다르다. 실시예 2의 HVIC는, 전술한 실시예 1의 HVIC에 있어서의 레벨 시프트 배선 영역(404)을 가지는 고내압 N채널MOSFET(101)를, 2개 이상 나열한 구성이다. 또한, 도 16에는 2개의 고내압 N채널MOSFET(101)를 나열한 구성을 나타낸다. 실시예 2의 HVIC에 있어서는, 레벨 시프트 배선 영역(404)에 의해 분단되어 있는 트렌치 분리 영역간의 에피텍셜영역이나 폴리실리콘 영역을 알루미늄 배선(407)에 의해 접속하고 전기적인 연속성을 유지하고 있다.
도 16에 나타나 있는 바와 같이 다중 트렌치 분리 영역(405)에 있어서의 2개의 고내압 N채널MOSFET(101, 101)에 의해 끼워진 영역은, 그 이외의 영역과 연속성이 없는 패턴이기 때문에, 다중 트렌치 분리 영역(405)안의 전위분포에 차이가 생길 가능성이 있다. 이와 같이 다중 트렌치 분리 영역(405)의 전위분포에 차이가 생겼을 경우에는, 레벨 시프트 배선을 형성하는 레벨 시프트 배선 영역(404)에 있어서, 좌우 대칭으로 형성하고 있는 트렌치 측벽 필드 플레이트의 전위가 대칭이 아니기 때문에, 디바이스 내압이 안정되지 않는다는 문제가 있다.
그래서, 실시예 2의 HVIC에 있어서는, 도 16에 나타나 있는 바와 같이 다중 트렌치 분리 영역(405)에 있어서의 대응하는 각 트렌치 분리 영역(403)사이를 알루미늄 배선(407)에 의해 접속함으로써, 트렌치 측벽 필드 플레이트에 있어서의 전위의 전기적인 연속성이 유지되어, 디바이스 내압을 안정시킬 수 있는 구성이 된다.
실시예 3.
이하, 본 발명에 따른 실시예 3의 반도체 장치에 대해서 첨부의 도면을 참조하면서 설명한다. 도 17은 실시예 3의 반도체 장치인 전력용 집적회로장치(HVIC)의 평면도이다. 도 17은, 설명을 용이하게 하기 위해서, HVIC를 모식적으로 나타낸 도면이며, 각 구성의 크기나 간격은 실제의 장치와 다르다. 도 18은 도 17의 HVIC에 있어서의 A-A'선에 의한 단면도이다.
전술한 실시예 1의 HVIC에 있어서는, 다중 트렌치 분리 영역(405)에 의해 고전위도(402)를 분리하고, 다중 트렌치 분리 영역(405)의 레벨 시프트 배선 영역(404)에 있어서의 중앙의 트렌치를 레벨 시프트 배선으로서 사용하고 있었다. 이와 같이 구성했을 경우, N-에피텍셜층(3)의 저항이 배선 저항으로서 삽입되게 되어 회로 구성상의 제약이 된다.
그래서, 실시예 3의 HVIC에 있어서는, 다중 트렌치 분리 영역(405)에 의해 고전위도(402)를 분리 형성하지만, 이 고전위도(402)와 고내압 N채널MOSFET(101)의 드레인 전극(703)에 끼워진 레벨 시프트 배선 영역(404)의 고전위의 트렌치 분리 영역(403)인 중앙의 트렌치 표면에 알루미늄 배선(303)을 형성하고 있다. 이 알루미늄 배선(303)은 고전위의 트렌치 분리 영역(403)에 접촉하고, 또한 N채널 MOSFET(101)의 드레인 전극(703)과 고전위도(402)안의 고전위측의 로직 회로(301)를 전기적으로 접속한다. 실시예 3의 HVIC에 구성에 있어서는, 배선 저항을 작게할 수 있기 때문에, 회로 구성상의 제약을 적게 할 수 있다.
실시예 4.
이하, 본 발명에 따른 실시예 4의 반도체 장치에 대해서 첨부한 도면을 참조하면서 설명한다. 도 19는 실시예 4의 반도체 장치인 전력용 집적회로장치(HVIC)의 평면도이다. 도 19는, 설명을 용이하게 하기 위해, HVIC를 모식적으로 나타낸 도이며, 각 구성의 크기나 간격은 실제의 장치와 다르다.
실시예 4의 HVIC에 있어서는, 고내압 N채널MOSFET의 소스 드레인간에 형성되는 다중 필드 플레이트(102)와 레벨 시프트 배선 영역(404)에 있어서의 트렌치 측벽 필드 플레이트(406)를 접속하고 있다. 이 구조의 장점은, 다중 필드 플레이트(102)의 전위가 안정되고, 고내압 N채널MOSFET(101)의 디바이스 내압이 안정된다. 또한 다중 필드 플레이트(102)를 통해 다중 트렌치 분리 영역(405)을 전기적으로 연속시킬 수 있기 때문에, 전수한 실시예 2의 HVIC와 같이 복수의 반도체 소자를 사용한 경우에 있어서도 동일한 효과를 얻을 수 있다.
도 20은 트렌치 측벽 필드 플레이트(406)와 다중 필드 플레이트(102)(표면 필드 플레이트)와의 접속 구조를 나타내는 도면이다. 도 21의 (a)는 도 20의 레벨 시프트 배선 영역(404)에 있어서의 트렌치 용량결합 영역의 E-E'선에 의한 단면도이며, (b)는 도 20의 레벨 시프트 배선 영역(404)에 있어서의 F-F'선에 의한 단면도이다.
실시예 4의 반도체 장치에 있어서는, 다중 필드 플레이트(102)(표면 필드 플레이트)가 폴리실리콘부와 알루미늄 전극(10)으로 구성되어 있다. 다중 필드 플레이트(102)의 알루미늄 전극(10)은, 레벨 시프트 배선 영역(404)에 있어서의 트렌치 용량결합 영역내의 폴리실리콘 영역(907)과 직접 접속되고 있다. 또한 다중 필드 플레이트(102)의 폴리실리콘부는, 알루미늄 전극(10)을 통해 레벨 시프트 배선 영역(404)안의 폴리실리콘 영역(907)에 접속되고 있다.
실시예 5.
이하, 본 발명에 따른 실시예 5의 반도체 장치에 대해서 첨부의 도면을 참조하면서 설명한다. 도 22는 실시예 5의 반도체 장치인 전력용 집적회로장치(HVIC)의 평면도이다. 도 22는, 설명을 용이하게 하기 위해, HVIC를 모식적으로 나타낸 도이며, 각 구성의 크기나 간격은 실제의 장치와 다르다.
실시예 5의 HVIC에 있어서는, 원형 모양의 고내압 N채널MOSFET(101)의 드레인 전극(703)이 그 중심에 작고 원형으로 형성되고 있으며, 다중 트렌치 분리 영역(405)의 레벨 시프트 배선 영역(404)에 의해, 고내압 N채널MOSFET(101)의 약 중심에 있는 원형의 드레인 전극(703)과 고전위도의 로직 회로(301)가 전기적으로 접속되고 있다. 원형 모양에 있어서는, 그 원주거리는 그 중심부를 향할 만큼 작아지고 있다. 실시예 5의 HVIC에 있어서의 고내압 N채널MOSFET(101)이 대략 원형 형상으로 형성되어 있기 때문에, 그 중심부분의 전극 패턴을 단순하게 형성하는 것이 가능하게 된다. 실시예 5에 있어서의 고내압 N채널MOSFET(101)에 있어서는, 전술한 실시예 1의 도 1의 평면도에 나타나 있는 바와 같은 복잡한 구성을 취하지 않아 도, 도 22에 나타나 있는 바와 같은 단순한 패턴으로 소스 드레인간에 레벨 시프트 배선 영역(404)의 중앙에 있는 고전위의 트렌치 분리 영역(403)의 트렌치 측벽 필드 플레이트만을 연장 설치하여 배치함으로써 구성할 수 있다.
실시예 6.
본 발명에 따른 실시예 6의 반도체 장치인 전력용 집적회로장치(HVIC)는, 트렌치 분리 영역간의 N에피텍셜영역에 있어서의 저항값을 저감시키고, 기생 저항성분에 의한 전위의 부상을 방지하는 구성이다. 실시예 6의 구성은, 본 발명에 따른 각 실시예의 반도체 장치에 적용할 수 있다.
실시예 6의 HVIC에 있어서, 트렌치 분리 영역간의 N-에피텍셜영역에는, 다중 트렌치 분리 영역(405)(예를 들면 도 1참조)의 형성 이전 또는 형성 후에, P+확산층 또는 N+확산층이 형성되어 있다. 이와 같이, P+확산층 또는 N+확산층을 형성함으로써, 트렌치 분리 영역간의 N-에피텍셜영역에 있어서의 저항값를 저감시키고, 기생 저항성분에 의한 전위의 부상을 방지할 수 있다.
실시예 7.
이하, 본 발명에 따른 실시예 7의 반도체 장치에 대해서 첨부한 도면을 참조하면서 설명한다. 도 23은 실시예 7의 반도체 장치인 전력용 집적회로장치(HVIC)의 평면도이다. 도 23은, 설명을 용이하게 하기 위해, HVIC를 모식적으로 나타낸 도이며, 각 구성의 크기나 간격은 실제의 장치와 다르다. 도 24는 실시예 7에 있어서의 레벨 시프트 배선 영역(404)의 소스 배선부(908)의 단면 구조를 나타내고, 도 25는 실시예 7에 있어서의 레벨 시프트 배선 영역(404)의 게이트 배선부(909)의 단면 구조를 도시하고 있다.
실시예 7의 HVIC에 있어서는 고내압 P채널MOSFET(101)가 사용되고, 고내압 P채널MOSFET(101)은 고전위도(402)의 고전압 영역의 로직 회로(301)로부터, 저전압 영역의 로직 회로(201)에 신호를 전달하고, 역 레벨 시프트 동작에 사용된다. 실시예 7의 HVIC에 있어서의 고전위가 인가되는 레벨 시프트 배선 영역(404)에 있어서의 레벨 시프트 배선은, 고전위도(402)의 로직 회로(301)와 고내압 P채널MOSFET(101)의 게이트 전극(702)과 소스 전극(701)을 접속한다. 이 레벨 시프트 배선 영역(404)에 있어서의 레벨 시프트 배선은, 알루미늄 전극(10)이다. 이와 같이 구성된 실시예 7의 HVIC에 있어서는, 고전위가 인가되는 알루미늄 전극(10)과, 저전위 영역이 교차하는 경우가 없다.
실시예 8.
이하, 본 발명에 따른 실시예 8의 반도체 장치에 대해서 첨부의 도면을 참조하면서 설명한다. 도 26은 실시예 8의 반도체 장치인 전력용 집적회로장치(HVIC)에 있어서의 트렌치 측벽 필드 플레이트와 레벨 시프트 배선의 구조를 나타내는 도면이다.
보통, 트렌치는, 프로세스중의 응력완화를 목적으로, 그 내부를 산화한 후, 폴리실리콘이 충전되고 있었다. 이것은, Si와 산화막인 SiO2의 팽창계수가 다르기 때문이며, 1㎛이상의 넓은 폭을 가지는 트렌치 내부를 SiO2과, Si와 동일재료인 폴리실리콘을 충전함으로써, 과대한 응력의 발생을 억제하고 있었다. 최근은 미세가 공기술의 진보에 의해, 트렌치 개구폭이 1㎛이하에서도 10㎛이상의 깊은 트렌치를 형성하는 것이 가능하다. 이러한 트렌치 내부에 대하여 CVD에 의해 산화막인 SiO2만을 충전해도, 충전하는 SiO2의 두께가 저감되고 있기 때문에, 저응력으로 트렌치 분리를 형성하는 것이 가능하게 되고 있다.
따라서, 실시예 8의 반도체 장치에 있어서는, 미세하고 깊은 트렌치 내부에 절연막만을 충전하고 있으며, 전술한 실시예 1의 도 12부터 도 15에 나타나 있는 바와 같은 복잡한 제조 스텝이 필요없어진다. 이 구성에서는, 다중을 구성하는 트렌치내의 폴리실리콘끼리가 연결되지 않도록, 트렌치를 분단할 필요는 없으며, 각 트렌치가 교차하는 구성으로 다중 트렌치를 형성할 수 있다. 이 이점은, 특히 트렌치간의 전류 리크 방지하기 위해 그 간격을 트렌치 측벽의 산화막 두께와 같은 정도로 해야 하는 제약이 없어져 제조가 용이하다.
도 26에 나타나 있는 바와 같이 실시예 8의 반도체 장치에 있어서는, 레벨 시프트 배선 영역(404)의 중앙부분에 고전위의 트렌치 분리 영역(403)인 레벨 시프트 배선(604)이 형성되고 있으며, 이 레벨 시프트 배선(604)의 양단부분의 한쪽에는, 고전압 영역의 로직 회로(301)에 접속되고, 다른 쪽에는 고내압 반도체 소자의 소정의 전극이 접속되고 있다. 또한 실시예 8의 반도체 장치에 있어서는, 표면 필드 플레이트(606)가 레벨 시프트 배선 영역(404)의 트렌치 용량결합 영역에 있어서의 트렌치 측벽 필드 플레이트(603)에 콘택(605)을 형성하여 접속되고 있다. 이 때문에, 트렌치 분리 영역내의 폴리실리콘에 콘택 형성이 불필요하고, 패턴 설계가 용이하게 된다.
실시예 9.
이하, 본 발명에 따른 실시예 9의 반도체 장치에 대해서 첨부한 도면을 참조하면서 설명한다. 실시예 9의 전력용 집적회로장치(HVIC)에 있어서의 다중 트렌치 분리 영역의 전위의 안정화를 도모하고 있다. 도 27은 실시예 9의 HVIC에 있어서의 다중 트렌치 분리 영역의 전위안정을 도모하기 위한 구성을 나타내는 도면이다. 실시예 9의 HVIC에 있어서는, 다중 트렌치 분리 영역에 있어서의 GND-고전위도 간에 고저항 폴리실리콘(705)이 삽입되어 있다. 도 27에 나타나 있는 바와 같이 실시예 9의 HVIC에 있어서의 다중 트렌치 분리 영역(405)에는 고저항 폴리실리콘(705)이 병렬로 접속 전극(706)에 의해 각 트렌치 분리 영역(403)이 접속되고 있다.
이와 같이 구성함으로써, 실시예 9의 HVIC는, 다중 트렌치 분리 영역(405)에 있어서의 각 트렌치 분리 영역(403)의 전위가 용량결합에 의해 균등하게 분담되고 있지만, 더욱 고저항을 병렬로 접속함으로써 각 트렌치 분리 영역(403)의 전위를 안정시킬 수 있다.
실시예 10.
이하, 본 발명에 따른 실시예 10의 반도체 장치에 대해서 첨부 도면을 참조하면서 설명한다. 도 28은 실시예 10의 반도체 장치인 전력용 집적회로장치(HVIC)의 평면도이다. 도 28은, 설명을 용이하게 하기 위해, HVIC를 모식적으로 나타낸 도이며, 각 구성의 크기나 간격은 실제의 장치와 다르다.
실시예 10의 HVIC에 있어서는, 고내압 N채널MOSFET(101)를 원형으로 형성하지 않고, 4변이 직선인 사각형 모양으로 형성하고, 양단부의 연속성이 도중에 끊어지는 개소, 즉 대향하는 2변에 트렌치 측벽 필드 플레이트(700)를 배치하고 있다. 고내압의 N채널MOSFET(101)의 드레인 전압과 고전위도(402)에 인가되는 전압의 차이는, 최대로 고전위측의 로직 회로(301)의 구동전압의 25V이하로 작기 때문에, 동 도면과 같이 하나의 트렌치 분리 영역(403)을 사이에 두고, 인접시키는 것이 가능하다. 이 때문에, 레벨 시프트 배선은 도시하는 바와 같이, 알루미늄 배선(704)에 의해 고전위측의 로직 회로(301)와 드레인 전극(703)을 그대로 접속시키는 것이 가능하다. 실시예 10의 HVIC에 있어서는, 사각형 모양의 고내압 N채널MOSFET(101)에 있어서의 고전위도(402)에 가까운 한변의 근방에, 로직 회로(301)에 알루미늄 배선(704)에 의해 접속되는 드레인 전극(703)이 설치되어 있고, 대향하는 다른 변 근방에 저전위측의 로직 회로(201)에 접속되는 소스 전극(701)이 설치된다. 또한 저전위측의 로직 회로(201)에 접속되는 게이트 전극(702)는, 소스 전극(701)과 대략 평행하게 소정폭을 가지고 N채널MOSFET(101)를 횡단하도록 설치된다. 즉, 게이트 전극(702)의 길이는 사각형 모양의 N채널MOSFET(101)의 한변의 길이보다 길고, 2변의 길이보다 짧게 형성되어 있다.
실시예 10의 HVIC의 구성에 있어서는, 게이트 전극(702)의 패턴을 원호형상으로 형성하는 경우에 비해, 고내압 N채널MOSFET(101)의 게이트 전극(702)의 길이를 짧게 설정할 수 있는 등, 레벨 시프트 소자를 콤팩트하게 형성하는 것이 가능해 진다.
도 29는 실시예 10의 HVIC에 있어서의 트렌치 측벽 필드 플레이트와 표면의 다중 필드 플레이트를 접속했을 경우의 평면도이다. 도 30은 도 29의 HVIC에 있어서의 A-A'선에 의한 단면도이다.
또한, 실시예 10에 있어서는 고내압 N채널MOSFET(101)를 사용한 예로 설명했지만, 고내압의 P채널MOSFET를 사용해도 마찬가지로 구성할 수 있고, 같은 효과를 나타낸다.
실시예 11.
이하, 본 발명에 따른 실시예 11의 반도체 장치에 대해서 첨부의 도면을 참조하면서 설명한다. 도 31은, 실시예 11의 반도체 장치인 전력용 집적회로장치(HVIC)에 있어서, 다중 트렌치 분리 영역의 전위검출법을 적용한 구성을 나타내는 도면이다. 실시예 11의 HVIC는, 전술한 실시예 9의 HVIC와 같이, 다중 트렌치 분리 영역(405)의 각 트렌치에 콘택을 형성하고, 고전위도내 및 저전압 영역에 형성한 CMOS회로의 게이트 전극(폴리실리콘)에 접속하고 있다. 도 32는, 도 31에 나타낸 HVIC의 예에 있어서의 등가회로를 나타낸다. 도 33의 (a)는 도 31에 나타내는 HVIC의 A-A'선에 의한 단면도이며, P채널MOS디바이스의 영역을 도시하고 있다. 도 33의 (b)는 도 31에 나타내는 HVIC의 B-B'선에 의한 단면도이며, N채널MOS디바이스의 영역을 도시하고 있다. 트렌치 분리 영역의 1개당의 용량을 C로 하면, 각 트렌치의 전위 V1, V2는 각각 용량결합에 의해, V1=VB/3, V2=2VB/3이 된다. 고전위도의 전위 VB는, HVIC가 구동하는 IGBT등의 파워 소자의 인버터 동작으로, Vcc로부터 (Vcc+H.V.)의 전위까지 변동한다. 여기에서, (H.V.)는 고압측 파워 소자에 인가되는 고전압을 나타낸다. 실시예 11의 HVIC에 있어서의 전위변동과 CMOS회로 동작과의 관계를, 도 34과 도 35에 도시하고 있다. 도 34는 CMOS회로의 저전위측의 동작 설명도이며, 도면의 좌측이 저전압 인가상태이고, 우측이 고전압 인가상태이다. 도 35는 CMOS회로의 고전위측의 동작 설명도이며, 도면의 좌측이 저전압 인가상태이며, 우측이 고전압 인가상태이다. 도 34 및 도 35의 상부의 그래프에 있어서 파선이 CMOS인버터의 임계값 전압설정 값의 레벨을 도시하고 있다.
저전압 영역에서는 GND전위가 기준이기 때문에, VB전위가 최저전위의 Vcc로부터 상승하면, V1, V2는 이에 따라 상승한다. 이 때 CMOS인버터의 임계값 전압설정 값에 대하여, V2에 접속된 쪽이 먼저 N채널MOS디바이스측이 OFF→ON상태(P채널MOS디바이스의 경우에는 반대)가 되므로, 출력H-OUT은 High→Low로 변화된다. 이 때, V1에 접속된 CMOS인버터는, 도 34에 나타나 있는 바와 같이 아직 임계값 전압에 달하고 있지 않기 때문에, 출력L-OUT은 High상태를 유지한다. VB전위가 더욱 상승하고, V1전위가 임계값 전압이상이 되면, 출력L-OUT은 High→Low로 변화된다. 이 신호 변화를 검출하는 것으로, 저전위 영역에서 고전위도의 전위를 검출할 수 있다.
고전위도에서는 VB전위가 기준이 되므로, VB전위가 최저전위의 Vcc로부터 상승하면, 도 35에 나타나 있는 바와 같이 V1, V2는 외관상에 있어서 저하하게 된다. 이 때, CMOS인버터의 임계값 전압설정 값에 대하여, V1에 접속된 쪽이 먼저 P채널MOS디바이스측이 OFF-ON상태(N채널MOS는 반대)가 되므로, 출력H-OUT은 Low→High로 변화된다. 마찬가지로, VB전위가 더욱 상승하고, V2전위가 임계값 전압이상이 되 면, 출력L-OUT은 Low→High로 변화된다. 이 신호 변화를 검출함으로써, 고전위도 자체의 전위를 검출할 수 있다.
실시예 12.
이하, 본 발명에 따른 실시예 12의 반도체 장치에 대해서 첨부한 도면을 참조하면서 설명한다. 도 36은, 실시예 12의 반도체 장치인 전력용 집적회로장치(HVIC)에, 다중 트렌치 분리 영역의 전위검출법을 적용한 예를 나타내는 구성도이다. 도 37은, 실시예 12의 HVIC의 등가회로이다. 실시예 12의 HVIC에 있어서는 모선을 직접 인가하는 고전압 인가도(801)가 설치된다. 이 고전압 인가도(801)를 형성하는 다중 트렌치 분리 영역에 있어서의 트렌치 분리 영역의 1개당의 용량을 Cref로 하면, 모선전위에 고전압(H.Ⅴ.)이 인가되었을 경우, 용량결합에 의해, V1(Ref）＝（H.V.)/3, V2(Ref)=2(H.V.)/3이라는 전위가 발생한다. 한편, 고전위도 (802)쪽은, 전술한 실시예 11에 있어서 설명한 바와 같이, V1=VB/3, V2=2VB/3으로 VB전위는 거의 GND전위에서 (H.V .)까지 변동한다. 모선전위는 (H.V.)로 일정하기 때문에, V1(Ref)과 V2(Ref)의 전압은 각각 V1, V2에 대하여 기준 전압이 된다. 도 37의 등가회로에 나타나 있는 바와 같이, V1(Ref)과 V1, V2(Ref)와 V2를 각각 전압비교 회로(도의 예에서는 OP앰프)에 입력하면, 그 출력은,
V1(OUT) = (R1'／R1) (V1(Ref)-V1),
V2(OUT) = (R2'／R2) (V2(Ref)-V2)
가 된다. 전위차를 저항비에 의거하여 증폭/쇠퇴할 수 있으므로, 고전위도 (802)의 VB전위가 (H.V.)이 되면, 출력은 Low로, VB전위가 GND전위로 저하하면, 출 력은 High가 되도록 조정할 수 있다. 이에 따라 고전위도(802)의 전위를 저전압 영역의 로직 회로(803)에 의해 모니터하는 것이 가능하게 된다.
실시예 13.
이하, 본 발명에 따른 실시예 13의 반도체 장치에 대해서 첨부의 도면을 참조하면서 설명한다. 도 38은, 실시예 13의 반도체 장치인 전력용 집적회로장치(HVIC)의 구성을 나타내는 도면이다.
전술한 실시예 12에 있어서는, 모선전위(H.V.)를 인가한 고전위도(802)의 다중 트렌치 분리 영역전위와, 게이트 구동동작을 행하는 저전위 로직 회로(803)를 탑재하는 고전압 인가도(801)의 다중 트렌치 분리 영역전위를 비교했지만, 실시예 13에 있어서는, 2상 이상의 고전위도 (U상, V상, W상)(804, 805, 806)를 1칩에 탑재했을 경우에, 각각의 고전위도(804, 805, 806)의 전위관계를, 각 트렌치 분리 영역의 전위를 검출함으로써 검지하는 것이 가능해 진다. 즉, 어느쪽의 고전위도(804, 805, 806)의 전위가 높아지고 있는 지를 모니터하는 것이 가능하게 된다.
실시예 13의 구성은, 도 37에 나타내는 실시예 12의 등가회로에 있어서, (H.V.)가 인가되는 전위도를 다른 게이트 구동동작을 행하는 로직 회로를 탑재하는 고전위도로 치환하는 구성이 된다. 원래, 각상의 전위관계는, 게이트 구동명령을 발하는 저전위 영역의 로직 회로로 제어하고 있다. 따라서, 실시예 13에 있어서는, 게이트 구동명령과 실제의 전위관계의 모니터 신호를 비교함으로써, 오동작을 검출하여 보호 동작을 행하는 것이 가능하게 된다.
실시예 14.
실시예 14의 반도체 장치인 전력용 집적회로장치(HVIC)는, 전술한 실시예 11부터 13에서 설명한 HVIC에 있어서의 다중 트렌치 분리 영역의 전위검출을, 전술한 실시예 9의 HVIC에 있어서의 고저항으로 분압 전위를 모니터하는 구성으로 한 것이다. 이와 같이 구성함으로써, 실시예 14의 HVIC는 다중 트렌치 분리 전위검출을 모니터 할 수 있다.
실시예 15.
이하, 본 발명에 따른 실시예 15의 반도체 장치에 대해서 첨부한 도면을 참조하면서 설명한다. 도 39에 나타내는 실시예 15의 반도체 장치인 1칩 인버터는, 다중 트렌치 분리 영역에 의한 고전위배선(레벨 시프트 배선)을 적용한 구성예이다. 도 40은 실시예 15의 1칩 인버터의 등가회로이며, 도 41은 그 주요부의 단면도이다. 도 41의 (a)는 도 39의 A-A'선에 의한 단면도이며, (b)는 도 39의 B-B'선에 의한 단면도이다.
실시예 15의 1칩 인버터는, 저전위로 외부와의 인터페이스나 칩 전체의 동작을 제어하는 로직 회로(501)와, 이 로직 회로(501)로부터의 제어신호를 따라 저압측 파워 소자(503)(N채널MOSFET 또는 IGBT)를 구동하는 저압측 구동회로(502)와, 저압측 구동회로(502)에 의해 동작을 행하는 고내압을 가지는 파워 소자(N채널MOSFET 또는 IGBT)(503)와, 이 파워 소자(503)에 평행하게 접속된 환류동작을 행하는 고내압 다이오드(504)와, 저압측의 로직 회로(501)로부터의 제어신호를 고전위 내부의 제어회로에 전달하는 고내압을 가지는 레벨 시프트 소자(N채널MOS)(509)와, 이 레벨 시프트 소자(509)의 드레인 전류가 입력되고, 상기 로직 회로(501)로부터 의 제어신호를 따라 고압측의 파워 소자(506)(N채널MOS 또는 IGBT)를 구동하는 고압측 구동회로(505)와, 고압측 구동회로(505)에 의해 동작을 행하는 고내압을 가지는 파워 소자(506)(N채널MOS 또는 IGBT)와, 이 파워 소자(506)에 평행하게 접속되어 환류동작을 행하는 고내압 다이오드(507)와, 고압측 파워 소자(506)를 둘러싸도록 형성하고, 고전압을 분리할 수 있는 다중 트렌치 분리 영역(508)을 가지고 있다.
고압측 파워 소자(506)는, 드레인이 고전압(H.V.)에 접속되고, 소스는 저압측 파워 소자(503)의 드레인에 접속되고 있으며, 또한 저압측 파워 소자(503)의 소스는 GND전위에 접속되고 있다. 고압측 파워 소자(506)와 저압측 파워 소자(503)의 접속부는, 고압측 구동회로(505)에 있어서의 기준전위 Vs이며, 고압측 파워 소자(506)가 ON상태에서 저압측 파워 소자(503)가 OFF상태이면, Vs= (H.V.)이 되고, 고압측 파워 소자(506)가 OFF상태에서 저압측 파워 소자(503)가 ON상태이면, Vs=GND가 된다. 이 때문에, 고전위도 내부에 형성된 (H.V.)가 인가된 고전압 인출 배선은, 상기 고전위도 전압에 대하여, 고전압을 분리할 수 있는 다중 트렌치 분리 영역(508)으로 형성되어 있다. 도 41의 (a) 및 (b)에 나타나 있는 바와 같이 고전압인출 배선(900)(H.V .전위)은, 다중 트렌치 분리 영역(508A)에 의해 VS-(H.V.)사이의 분리가 행해지고 있으며, 또한 그 외측에 고압측 파워 소자(506)를 둘러싸도록 별도의 다중 트렌치 분리 영역(508)에 의해 GND-VS사이의 분리가 행해지고 있다.
상기한 바와 같이 구성된 (H.V.)인가의 고전압 인출 배선(900)은, 고압측 파 워 소자(506)나 고내압 다이오드(507)에 대하여, 트렌치 측벽 필드 플레이트를 형성한다. 또한 Vs인가의 고전압 인출 배선(901)은, 저압측 파워 소자(503)나 고내압 다이오드(504)에 대하여, 레벨 시프트 소자(509)와 마찬가지로, 고전위도를 형성하는 다중 트렌치 분리 영역(508)에 의해, 트렌치 측벽 필드 플레이트를 형성한다.
실시예 15의 반도체 장치의 구성에 의하면, 저압부와 고전위 배선이 교차하는 영역이 없기 때문에, 고내압 구조는 영향을 받지 않게 되어 안정된 특성을 가지는 장치가 된다. 또한 실시예 15의 반도체 장치에 있어서는, 전극을 하나의 알루미늄 배선만으로 회로 구성할 수 있기 때문에, 제조가 용이하고, 제조 비용을 대폭 억제 할 수 있다.
실시예 16.
이하, 본 발명에 따른 실시예 16의 반도체 장치에 대해서 첨부한 도면을 참조하면서 설명한다. 도 42에 나타내는 실시예 16의 반도체 장치인 1칩 인버터IC의 구성을 나타내는 등가회로이다.
고전압(H.V.)이 인가되는 고전압 인출 배선을 형성하는 다중 트렌치 분리 영역은, 이것이 형성되는 고전위도 전압에 대하여 전술한 실시예 11의 구성에 있어서 설명한 바와 같이, 용량결합으로 (H.V.)-VB사이의 전위차의 중간전위 VT1를 발생한다. 이 전위를 검출하여, 고압측 파워 소자에 인가되어 있는 전위를 모니터할 수 있으며, 이 모니터 방법은 전술한 실시예 11의 구성과 같다. Vs가 인가되는 고전위도는, 마찬가지로 용량결합이며, VB-GND사이의 전위차의 중간전위 VT2를 발생한 다. 이들의 동작을 도 43에 나타낸다. 고전위(상 암)측의 N채널MOSFET는, 그 게이트 신호가 VS시에 OFF상태가 되고, VB시에 ON상태가 된다. 또한 저전위(하 암)측의 N채널MOSFET는, 그 게이트 신호가 GND시에 OFF상태가 되고, Vcc시에 ON상태가 된다. 고전위측의 N채널MOSFET와 저전위측의 N채널MOSFET는, 동시에 ON상태가 되어 상하 암이 단락하지 않도록 전환시에 데드 타임이 설치되고 있으며, 전환시에 양자가 OFF상태가 되는 기간이 설치된다. 고전위측의 N채널MOSFET가 OFF상태이고, 저전위측의 N채널MOSFET가 ON상태이면, 양쪽 디바이스가 접속되어 있는 중점전위(Vs)는 GND전위이며, 이 때(H.V.)-VB사이의 전위차의 중간전위 VT1는 High(도 42의 예에서는, Vt1-VB= (H.V.)/2)이 되고, VB-GND사이의 전위차의 중간전위 VT2는 GND전위가 된다. 이 기간 동안에 Vs단자에 접속되는 부하가 파괴하여 모선이 단락했을 경우, Vs= (H.Ⅴ.)이 되고, ON상태인 저전위측 파워 소자에는 과대한 전류가 흐른다. 이 상태에서는 저전위측 파워 소자가 파괴한다. 이 때, VT2전위는 GND→High(도 42의 예에서는 VT2= (H.V.)/2)이 되고, VT1전위는 High-Low(도 42의 예에서는, VT1-VB는 대부분 0)로 변화된다. 이 전위변화를 고압측 차단 신호발생회로905 및 906에 의해 검출하고, 각각의 구동회로에 각 파워 소자를 OFF상태로 하는 차단 명령을 발생시킨다. 실시예 16의 반도체 장치는, 상기한 바와 같이 구성되고 있기 때문에, 확실한 단락 보호 동작을 행할 수 있고, 장치의 신뢰성을 높이는 것이 가능하게 된다.
본 발명에 의하면, 고내압의 구성을 간단한 제조 방법에 의해 내압성능이 뛰어난 신뢰성이 높은 반도체 장치를 제조할 수 있음과 동시에, 저전위 영역과 고전위의 배선이 교차하지 않는 뛰어난 내압성능을 나타내는 반도체 장치를 제공하는 것이 가능해 진다.

Claims (20)

  1. 전력용 반도체 소자와 로직 회로가 원 칩 위에 집적된 반도체 장치로서,
    지지 기판위에 산화막 및 에피텍셜층을 가지고 구성되는 고내압 반도체 소자와,
    상기 고내압 반도체 소자의 고전위측 전극에 접속된 고전위측 로직 회로와,
    상기 고내압 반도체 소자를 구동제어하는 제어신호를 출력하는 저전위측 로직 회로와,
    상기 고전위측 로직 회로를 포함하는 고전위도를 분리하여, 복수로 겹친 트렌치 분리 영역에 의해 구성되고, 상기 고전위측 로직 회로와 상기 고내압 반도체 소자의 고전위측 전극을 접속하는 레벨 시프트 배선 영역을 가지는 다중 트렌치 분리 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    다중 트렌치 분리 영역에 있어서의 레벨 시프트 배선 영역은, 고내압 반도체 소자의 소스 드레인간에 설치되고, 상기 다중 트렌치 분리 영역에 있어서의 외측의 트렌치 분리 영역을 고내압 반도체 소자의 저전위측 전극에 접하도록 설치하고, 상기 다중 트렌치 분리 영역에 있어서 고전위도와 접하는 가장 전위가 높은 트렌치 분리 영역을 상기 고내압 반도체 소자의 고전위측 전극에 접하도록 배치한 것을 특 징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    다중 트렌치 분리 영역에서, 레벨 시프트 배선 영역에 의해 분리된 대응하는 각 트렌치 분리 영역간을 전기적으로 접속하도록 구성된 것을 특징으로 하는 반도체 장치.
  4. 제 1항 또는 제 2항에 있어서,
    레벨 시프트 배선 영역에 금속배선을 설치하고, 이 금속배선에 의해 고전위측 로직 회로와 고내압 반도체 소자의 고전위측 전극을 전기적으로 접속하도록 구성된 것을 특징으로 하는 반도체 장치.
  5. 제 1항 또는 제 2항에 있어서,
    고내압 반도체 소자의 소스 드레인간에 다중 필드 플레이트를 형성하고, 상기 다중 필드 플레이트와 레벨 시프트 배선 영역에 있어서의 트렌치 측벽 필드 플레이트가 접속된 것을 특징으로 하는 반도체 장치.
  6. 제 1항 또는 제 2항에 있어서,
    고내압 반도체 소자의 실질적인 원형 형상을 가지는 고전위전극과 고전위측 로직 회로를 레벨 시프트 배선 영역에 의해 전기적으로 접속하도록 구성된 것을 특징으로 하는 반도체 장치.
  7. 제 1항 또는 제 2항에 있어서,
    다중 트렌치 분리 영역의 에피텍셜층에 P+확산층 또는 N+확산층이 형성된 것을 특징으로 하는 반도체 장치.
  8. 제 1항 또는 제 2항에 있어서,
    레벨 시프트 배선 영역에 레벨 시프트 배선이 설치되고, 이 레벨 시프트 배선에 의해 고전위측 로직 회로와 고내압 반도체 소자의 각 고전위측 전극을 전기적으로 접속하도록 구성된 것을 특징으로 하는 반도체 장치.
  9. 제 1항 또는 제 2항에 있어서,
    다중 트렌치 분리 영역에 있어서의 트렌치 분리 영역은 복수의 격벽으로 구 성되고, 이 격벽에 절연막이 형성된 것을 특징으로 하는 반도체 장치.
  10. 제 1항 또는 제 2항에 있어서,
    GND-고전위도 사이에 고저항체를 설치하고, 다중 트렌치 분리 영역에 있어서의 각 트렌치 분리 영역과 상기 고저항체를 접속하여, 각 트렌치 분리 영역이 전위를 분담하도록 구성된 것을 특징으로 하는 반도체 장치.
  11. 제 1항 또는 제 2항에 있어서,
    다중 트렌치 분리 영역에 있어서의 각 트렌치 분리 영역의 전위를 CMOS회로에 의해 검출하도록 구성된 것을 특징으로 하는 반도체 장치.
  12. 제 1항 또는 제 2항에 있어서,
    다중 트렌치 분리 영역에 의해 분리되어, 고전위의 모선전위가 인가되는 고전압 인가도가 설치되고, 이 고전압 인가도를 형성하는 다중 트렌치 분리 영역에 있어서의 각 트렌치 분리 영역의 참조 용량과 고전위도를 형성하는 다중 트렌치 분리 영역에 있어서의 각 트렌치 분리 영역의 용량을 비교하여, 고전위도의 전위를 검출하도록 구성된 것을 특징으로 하는 반도체 장치.
  13. 제 1항 또는 제 2항에 있어서,
    복수의 고전위도를 형성하는 각각의 다중 트렌치 분리 영역에 있어서의 각 트렌치 분리 영역의 용량을 비교하여, 각각의 고전위도의 전위를 검출하도록 구성된 것을 특징으로 하는 반도체 장치.
  14. 제 1항 또는 제 2항에 있어서,
    다중 트렌치 분리 영역에 있어서의 각 트렌치 분리 영역의 전위를 CMOS회로에 의해 검출하도록 구성되고, GND-고전위도 사이에 고저항체를 설치하여, 상기 다중 트렌치 분리 영역에 있어서의 각 트렌치 분리 영역과 상기 고저항체를 접속하고, 각 트렌치 분리 영역이 전위를 분담하도록 구성된 것을 특징으로 하는 반도체 장치.
  15. 전력용 반도체 소자와 로직 회로가 원 칩 위에 집적된 반도체 장치로서,
    지지 기판위에 산화막 및 에피텍셜층을 가지고 구성되는 사각형 모양의 고내압 반도체 소자와,
    상기 고내압 반도체 소자의 고전위측 전극에 접속된 고전위측 로직 회로와,
    상기 고내압 반도체 소자를 구동제어하는 제어신호를 출력하는 저전위측 로 직 회로와,
    상기 고전위측 로직 회로를 포함하는 고전위도를 분리하여, 복수로 겹친 트렌치 분리 영역에 의해 구성되고, 사각형 모양의 상기 고내압 반도체 소자의 대향하는 양쪽 측단부에 접속된 다중 트렌치 분리 영역과,
    상기 고전위측 로직 회로와 상기 고내압 반도체 소자의 고전위측 전극을 전기적으로 접속하는 금속배선을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 로직 회로와,
    상기 로직 회로로부터의 제어신호에 따라 저전위측 파워 소자를 구동하는 저전위측 구동회로와,
    상기 로직 회로로부터의 제어신호가 레벨 시프트 회로를 통해 입력되고, 고전위측 파워 소자를 구동하는 고전위측 구동회로와,
    복수로 겹친 트렌치 분리 영역에 의해, 상기 고전위측 파워 소자를 포함하는 고전위도를 분리하는 다중 트렌치 분리 영역을 가지는 1칩 인버터로 구성된 것을 특징으로 하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 다중 트렌치 분리 영역의 각 트렌치 분리 영역의 전위를 검출하고, 고 전위측 파워 소자 및 저전위측 파워 소자의 각각에 인가되는 전위를 검출하여, 부하 단락을 검출하도록 구성된 것을 특징으로 하는 반도체 장치.
  18. 전력용 반도체 소자와 로직 회로가 원 칩 위에 집적된 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는, 지지 기판위에 산화막 및 에피텍셜층을 가지고 구성되는 고내압 반도체 소자와,
    상기 고내압 반도체 소자의 고전위측 전극에 접속된 고전위측 로직 회로와,
    상기 고내압 반도체 소자를 구동제어하는 제어신호를 출력하는 저전위측 로직 회로와,
    상기 고전위측 로직 회로를 포함하는 고전위도를 분리하여, 복수로 겹친 트렌치 분리 영역에 의해 구성되고, 상기 고전위측 로직 회로와 상기 고내압 반도체 소자의 고전위측 전극을 접속하는 레벨 시프트 배선 영역을 가지는 다중 트렌치 분리 영역을 구비하고 있으며,
    상기 레벨 시프트 배선 영역은, 이방성 에칭으로 에피텍셜층에 트렌치 홈을 형성하는 공정과,
    상기 트렌치 홈의 내부를 산화해서 폴리실리콘을 매립하는 공정과,
    상기 폴리실리콘을 에칭해서 상기 트렌치 홈내의 폴리실리콘을 남겨 표면을 산화해서 질화막을 퇴적하고, 패터닝하는 공정과,
    선택 산화하여 상기 질화막을 제거하고, 층간 산화막을 퇴적하는 공정과,
    부분적으로 상기 층간 산화막 에칭하고, 금속퇴적에 의해 전극을 형성하는 공정에 의하여 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 18항에 있어서,
    다중 트렌치 분리 영역에 있어서의 레벨 시프트 배선 영역은, 고내압 반도체 소자의 소스 드레인간에 형성되어, 상기 다중 트렌치 분리 영역에 있어서의 외측의 트렌치 분리 영역을 고내압 반도체 소자의 저전위측 전극에 접하도록 설치하고, 상기 다중 트렌치 분리 영역에 있어서 고전위도와 접하는 가장 전위가 높은 트렌치 분리 영역을 상기 고내압 반도체 소자의 고전위측 전극에 접하도록 배치한 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 18항에 있어서,
    트렌치 홈에 폴리실리콘을 매립하는 공정에서, 상기 트렌치홈 내부에 CVD산화에 의해 절연막을 형성해서 폴리실리콘을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060060241A 2005-07-15 2006-06-30 반도체 장치 및 그 제조 방법 KR100756306B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00206616 2005-07-15
JP2005206616A JP4863665B2 (ja) 2005-07-15 2005-07-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20070009392A KR20070009392A (ko) 2007-01-18
KR100756306B1 true KR100756306B1 (ko) 2007-09-06

Family

ID=37563654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060060241A KR100756306B1 (ko) 2005-07-15 2006-06-30 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (2) US7582946B2 (ko)
JP (1) JP4863665B2 (ko)
KR (1) KR100756306B1 (ko)
CN (1) CN100550381C (ko)
DE (1) DE102006029499B4 (ko)
TW (1) TWI298534B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4914589B2 (ja) * 2005-08-26 2012-04-11 三菱電機株式会社 半導体製造装置、半導体製造方法および半導体装置
EP1852916A1 (en) * 2006-05-05 2007-11-07 Austriamicrosystems AG High voltage transistor
US8097921B2 (en) * 2007-11-09 2012-01-17 Denso Corporation Semiconductor device with high-breakdown-voltage transistor
JP5358089B2 (ja) * 2007-12-21 2013-12-04 スパンション エルエルシー 半導体装置
JP2009238980A (ja) * 2008-03-27 2009-10-15 Hitachi Ltd 半導体装置及びその製造方法
JP4797203B2 (ja) 2008-12-17 2011-10-19 三菱電機株式会社 半導体装置
JP5499915B2 (ja) * 2009-06-10 2014-05-21 富士電機株式会社 高耐圧半導体装置
JP2011029466A (ja) * 2009-07-28 2011-02-10 Hitachi Ltd 半導体装置
JP5458809B2 (ja) 2009-11-02 2014-04-02 富士電機株式会社 半導体装置
JP5505499B2 (ja) * 2010-06-04 2014-05-28 富士電機株式会社 半導体装置および駆動回路
US8618627B2 (en) * 2010-06-24 2013-12-31 Fairchild Semiconductor Corporation Shielded level shift transistor
JP5636827B2 (ja) * 2010-08-31 2014-12-10 株式会社デンソー 半導体装置
JP5565309B2 (ja) * 2010-12-29 2014-08-06 三菱電機株式会社 半導体装置
US8631371B2 (en) 2011-06-29 2014-01-14 International Business Machines Corporation Method, system and program storage device for modeling the capacitance associated with a diffusion region of a silicon-on-insulator device
CN102683262A (zh) * 2012-04-28 2012-09-19 东南大学 一种基于绝缘体上硅的高压隔离结构
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6115408B2 (ja) 2013-08-29 2017-04-19 三菱電機株式会社 半導体装置
US9570437B2 (en) * 2014-01-09 2017-02-14 Nxp B.V. Semiconductor die, integrated circuits and driver circuits, and methods of maufacturing the same
CN104465722B (zh) * 2014-12-09 2017-06-06 上海华虹宏力半导体制造有限公司 高压隔离环结构
JP6492903B2 (ja) * 2015-04-08 2019-04-03 富士電機株式会社 半導体装置
DE112017000081B4 (de) * 2016-03-14 2022-12-29 Fuji Electric Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
TWI608606B (zh) 2017-01-26 2017-12-11 新唐科技股份有限公司 電平位移器以及半導體元件
JP6729487B2 (ja) * 2017-05-15 2020-07-22 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970072395A (ko) * 1996-04-15 1997-11-07 기따오까 다까시 반도체 장치
JPH1065018A (ja) 1996-05-14 1998-03-06 Mitsubishi Electric Corp 半導体装置
US6603176B2 (en) 2000-10-18 2003-08-05 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device for power integrated circuit device
KR20040100896A (ko) * 2003-05-20 2004-12-02 미쓰비시덴키 가부시키가이샤 반도체장치, 반도체장치의 제조방법 및 반도체장치의제조프로세스 평가방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866495A (en) * 1987-05-27 1989-09-12 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
JP3850146B2 (ja) 1998-07-07 2006-11-29 三菱電機株式会社 分離構造とその分離構造を備える半導体装置
JP4206543B2 (ja) * 1999-02-02 2009-01-14 株式会社デンソー 半導体装置
JP2001025235A (ja) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp 駆動装置および電力変換装置
JP4610786B2 (ja) * 2001-02-20 2011-01-12 三菱電機株式会社 半導体装置
JP3654872B2 (ja) * 2001-06-04 2005-06-02 松下電器産業株式会社 高耐圧半導体装置
JP4094984B2 (ja) 2003-04-24 2008-06-04 三菱電機株式会社 半導体装置
US7135751B2 (en) * 2003-07-25 2006-11-14 Fuji Electric Device Technology Co., Ltd. High breakdown voltage junction terminating structure
JP2005064472A (ja) 2003-07-25 2005-03-10 Fuji Electric Device Technology Co Ltd 半導体装置
JP4654574B2 (ja) * 2003-10-20 2011-03-23 トヨタ自動車株式会社 半導体装置
JP4667756B2 (ja) 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970072395A (ko) * 1996-04-15 1997-11-07 기따오까 다까시 반도체 장치
JPH1065018A (ja) 1996-05-14 1998-03-06 Mitsubishi Electric Corp 半導体装置
US6603176B2 (en) 2000-10-18 2003-08-05 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device for power integrated circuit device
KR20040100896A (ko) * 2003-05-20 2004-12-02 미쓰비시덴키 가부시키가이샤 반도체장치, 반도체장치의 제조방법 및 반도체장치의제조프로세스 평가방법

Also Published As

Publication number Publication date
DE102006029499B4 (de) 2017-01-26
KR20070009392A (ko) 2007-01-18
DE102006029499A1 (de) 2007-01-18
US20090256234A1 (en) 2009-10-15
CN100550381C (zh) 2009-10-14
JP4863665B2 (ja) 2012-01-25
US7582946B2 (en) 2009-09-01
JP2007027358A (ja) 2007-02-01
TWI298534B (en) 2008-07-01
US7763950B2 (en) 2010-07-27
CN1897278A (zh) 2007-01-17
US20070013022A1 (en) 2007-01-18
TW200703618A (en) 2007-01-16

Similar Documents

Publication Publication Date Title
KR100756306B1 (ko) 반도체 장치 및 그 제조 방법
US7655979B2 (en) High voltage gate driver integrated circuit including high voltage junction capacitor and high voltage LDMOS transistor
TWI390706B (zh) 半導體裝置
KR100698949B1 (ko) 반도체장치, 반도체장치의 제조방법 및 반도체장치의제조프로세스 평가방법
JP5499915B2 (ja) 高耐圧半導体装置
US6439514B1 (en) Semiconductor device with elements surrounded by trenches
US7239181B2 (en) Semiconductor device
KR100726898B1 (ko) 유전체 분리형 반도체 장치
US7893458B2 (en) Semiconductor device having lateral MOS transistor and zener diode
US11056402B2 (en) Integrated circuit chip and manufacturing method therefor, and gate drive circuit
JP2009206284A (ja) 半導体装置
US7825430B2 (en) Semiconductor device with a high breakdown voltage device
US20070158681A1 (en) Power integrated circuit device having embedded high-side power switch
US6100565A (en) Semiconductor integrated circuit device with operation in partial depletion type mode and perfect depletion type mode
KR101505313B1 (ko) 반도체 장치 및 그것을 이용한 반도체 집적 회로 장치
JP5318927B2 (ja) 半導体装置
JPH02168666A (ja) 相補型半導体装置とその製造方法
TWI404193B (zh) 半導體裝置以及構成半導體結構之方法
US6646319B2 (en) Semiconductor device having isolating region for suppressing electrical noise
JPH1093023A (ja) 半導体装置
JP5684327B2 (ja) 半導体装置
JP4983333B2 (ja) 半導体装置
JP2004006555A (ja) 半導体装置
JP3943322B2 (ja) 半導体装置
JPH1065150A (ja) Ｄｍｏｓ ｆｅｔ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee