CN102593123A - 用于防止半导体电路中的双极寄生激活的系统和方法 - Google Patents
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Abstract
本发明涉及用于防止半导体电路中的双极寄生激活的系统和方法。在实施例中，一种半导体器件具有：第一半导体类型的半导体本体；第二半导体类型的第一区域，设置于半导体本体中；以及第一半导体类型的第二区域，设置于第一区域内，其中第二半导体类型与第一半导体类型相反，并且其中在第一区域与半导体本体之间的界面形成第一二极管结。半导体器件也具有：比较器，具有耦合到半导体本体的第一输入和耦合到第一区域的第二输入；以及开关，具有耦合到第一区域的第一输出节点和耦合到半导体本体的第二输出节点。半导体本体、第一区域和第二区域被配置成分别耦合到第一电源电压、第二电源电压和第三电源电压。
Description
技术领域
本发明一般地涉及半导体器件和方法并且更具体地涉及一种用于防止半导体电路中的寄生双极激活的系统和方法。
背景技术
电子工业面临的一个共同和正在进行的问题是保护电路部件免受静电放电（ESD）。一般地，ESD是由直接接触引起或者由静电场诱导的在处于不同静电电势或者电压的本体之间的静电电荷传送。具体而言，集成电路由于它们的内部结构和几何特征已变得更小而已变得更容易因ESD损坏或者破坏。
ESD的管理和防止在如下工业和汽车环境中尤其具有挑战性，在这些环境中高电压电路司空见惯并且马达、机器和其它感应电路的操作可能生成大量电力线扰动。为了有助于设计可以在这样的环境中操作的电路，比如国际标准组织（ISO）这样的组织已开发对这样的电路应当耐受的电环境类型进行概括的标准。
这样的标准的一个例子是标题为“Road vehicles -- Test methods for electrical disturbances from electrostatic discharge”的ISO 10605:2008。图1图示了ISO 10605定义的如下负测试脉冲，该脉冲代表在汽车环境内由感应开关引起的可能电力线扰动。这里，测试脉冲始于约12V的标称电池电压UA。测试脉冲减少至零伏特，然后从零伏特转变至-75V至-100V之间，其中10%至90%上升时间（tr）约为1μs。如果应用于系统电源电压，则这一测试脉冲代表耦合到电源的任何部件的极性和电源电压的很快改变。为了让电路耐受这样的脉冲，片上及片外ESD、箝位和ISO结构用来保护电路。
发明内容
在一个实施例中，一种半导体器件具有：第一半导体类型的半导体本体；第二半导体类型的第一区域，设置于半导体本体中；以及第一半导体类型的第二区域，设置于第一区域内，其中第二半导体类型与第一半导体类型相反，并且其中在第一区域与半导体本体之间的界面形成第一二极管结。半导体器件也具有：比较器，具有耦合到半导体本体的第一输入和耦合到第一区域的第二输入；以及开关，具有耦合到第一区域的第一输出节点和耦合到半导体本体的第二输出节点。半导体本体、第一区域和第二区域被配置成分别耦合到第一电源电压、第二电源电压和第三电源电压。
在下面的附图和描述中阐述本发明的一个或者多个实施例的细节。根据描述和附图以及根据权利要求，将清楚本发明的其它特征、目的和优点。
附图说明
为了更完整理解本发明及其优点，现在参照与附图结合进行的以下描述，在所述附图中：
图1图示了负ISO脉冲；
图2图示了实施例集成电路的横截面；
图3图示了实施例高侧驱动器集成电路；
图4图示了实施例ESD器件；
图5图示了实施例ESD结构；
图6图示了实施例衬底开关比较器和衬底开关；
图7图示了另一实施例衬底开关比较器和衬底开关；
图8图示了示出实施例ESD器件的性能的波形；
图9图示了实施例照明系统；并且
图10图示了实施例比较器和衬底箝位电路。
具体实施方式
下面详细讨论当前优选实施例的实现和使用。然而应当明白，本发明提供可以在广泛多种具体背景中体现的许多可适用发明概念。讨论的具体实施例仅说明用于实现和使用本发明的具体方式而非限制本发明的范围。
将在具体背景（即防止n型衬底技术中的双极寄生激活）中关于优选实施例描述本发明。然而本发明也可以应用于在使用其它衬底类型（比如p型衬底）的其它半导体技术中提供ESD、锁闭（latch-up）和ISO脉冲保护。
在本发明的实施例中，通过感测激活条件并且在感测到激活条件时将寄生双极晶体管的基极和发射极耦合在一起来防止从寄生双极晶体管的集电极向发射极的电流流动。在其中n型衬底通常耦合到电池电源的实施例中，接地连接通常耦合到p型隔离区域，并且数字电源通常耦合到p型隔离区域内的n阱，当电池电源电压减少至迫近接地连接电压的点时感测到激活条件。
图2图示了实施例集成电路的横截面200，该集成电路具有n型外延层204形成于其上的n型衬底202。在实施例中，经由VBB管脚向衬底202施加电池电压。在实施例中，VBB管脚偏置成在约11V至约14V之间，然而在替代实施例中，可以根据具体实施例及其规格来使用其它电压。p型隔离阱206用n外延层204形成并且通常经由管脚GND和p+阱接触218而耦合到接地电压。在实施例中，数字电路包含于在p型隔离区域206内形成的p阱区域208和n阱区域210内。管脚VDD被配置成耦合到具有例如3.3V或者5V电压的数字电源，然而可以在其它实施例中使用其它电源电压。替代地，其它类型的电路（比如模拟电路）可以形成于这些阱区域内。在实施例中，n阱210经由n+接触214耦合到VDD电压。在使用CMOS工艺的实施例中，使用本领域中已知的技术，NMOS器件232形成于p阱208中而PMOS器件234形成于n阱210中。因而其它器件比如电容器、电阻器和其它晶体管类型（比如双极晶体管和JFET）也可以形成于p阱208和n阱210中。应当明白，替代实施例可以使用替代结构。例如在一些实施例中，外延层可以省略。
在实施例中，由于特定半导体层和器件对接的方式而形成寄生双极器件Q1、Q2和Q3。寄生双极器件Q1具有p型隔离区域206形成的基极、n外延204形成的发射极和n阱210形成的集电极；寄生双极器件Q2具有p型隔离区域206形成的基极、n外延204形成的发射极和n+漏极区域216形成的集电极；而寄生PNP双极器件Q3具有n阱210形成的基极、p+源极/漏极扩散202和215形成的发射极以及p型隔离阱206形成的集电极。在p型隔离阱206与n外延204之间的界面由结二极管D1代表。
在未应用ESD和/或ISO脉冲保护的情况下，如果在VBB的电压偏置成在管脚GND的电压以下，则寄生双极器件Q1和Q2的基极-发射极结变成正向偏置，并且寄生双极晶体管Q1和Q2接通。在一些情况下，明显的电流可以从VDD管脚流向VBB管脚。另外，在寄生双极晶体管Q1和Q2接通时，拉低寄生双极晶体管Q3的基极，由此将晶体管Q1和Q2的基极进一步上拉至VDD并且使寄生双极晶体管锁闭。
在一个实施例中，如下面进一步讨论的那样，电流限制电阻器可以与VBB管脚和VDD管脚串联放置以在二极管D1变成正向偏置时防止破坏性大电流流过寄生双极晶体管Q1和Q2。在一些情形中，即使利用电流限制电阻器，在VBB的负脉冲仍然将在位于p阱208和n阱210内的电路内引起扰动。这样的扰动例如可能使逻辑电路改变它们的状态或者扰动设置于p阱208和n阱210内的模拟电路的状态。在一些实施例中，改变这样的模拟或者数字状态可能在目标应用中引起无规则和不可预测的行为。
在实施例中，比较器222感测可以激活双极器件Q1和Q2的条件开始。当比较器222感测到在VBB的电压将要变成在接地以下时，比较器222激活耦合于接地管脚GND与电池管脚VBB之间的开关。在所图示的实施例中，使用DMOS器件220来实施这一开关。在一个实施例中，DMOS器件220为沟槽型器件，然而在替代实施例中，可以使用其它功率MOSFET类型（比如平面DMOS）或者其它非功率MOSFET器件类型，比如高电压NMOS器件。在实施例中，DMOS器件具有耦合到接地的n+源极224、在沟槽230中的栅极材料、p本体226和漏极区域228。二极管D2代表在短接至n+源极224的p本体226与具有n外延204和n型衬底202的n型漏极区域228之间形成的二极管结。当激活DMOS器件220时，在GND与VBB之间产生低阻抗路径。这一低阻抗路径防止寄生双极器件Q1和Q2的基极-发射极结变成明显正向偏置。在一个实施例中，这一正向偏置限于在约0mV与300mV之间。替代地，这一正向偏置可以限于不同电压范围。
在实施例中，比较器222的阈值设置成小的正电压（例如约300mV或者在20mV与40mV之间）以便保证激活比较器222快到足以防止晶体管Q1和Q2接通。替代地，比较器222的阈值可以设置成零电压或者其它电压电平。
图3图示了高侧驱动器集成电路（IC）300。在实施例中，灯驱动器300具有配置成例如将负载306连接到电池电压VBB的输出功率管脚304。逻辑输入管脚302被配置成控制IC 300的状态和输出功率管脚304的状态。在一个实施例中，负载306为灯。然而高侧驱动器IC 300也可以用来驱动其它类型的负载，包括但不限于马达线圈、螺线管和开关式电源。在实施例中，电阻器RVDD与管脚VDD串联放置而电阻器RGND与管脚GND串联放置以便如果二极管D1（图2）变成正向偏置则限制电流。在实施例中，RVDD约为500Ω而RGND约为100Ω，然而可以在其它实施例中使用其它替代值。电容器CVDD是耦合于VDD管脚与GND管脚之间的去耦合电容器。在实施例中，VDD偏置成在GND以上的约5V，而VBB偏置成在GND以上的约12V。替代地，VDD可以偏置成其它电压，并且VBB具有在一些实施例中上至约50V至60V以及在其它实施例中甚至更高的操作电压。
图4图示了高侧驱动器IC 300内的实施例ESD器件。在实施例中，齐纳二极管DZ1和DZ2以及内部电阻器RS对电源VDD进行箝位并且提供电流限制。在一个实施例中，DZ1和DZ2的齐纳电压约为7伏特，而电阻器RS约为100欧姆。替代地，可以使用其它齐纳电压和电阻器值。比较器322比较在VBB的电压与GND并且如果比较器322的负端子变成在正端子以下则激活ESD箝位DMOS器件326。在一个实施例中，DMOS器件326是具有在约2V与约3V之间的阈值的增强器件。替代地，可以使用其它器件类型和其它阈值。在一些实施例中，引入偏移328以保证DMOS器件在VBB明显变成在GND以下之前接通。如上面讨论的那样，这一偏移可以在约20mV与40mV之间或者具有在这一范围以外的值。在实施例中，箝位齐纳二极管DZ3为DMOS器件326提供保护。二极管D4为晶体管326的体二极管。在一个实施例中，DZ3的齐纳电压约为45伏特，而电流源324的偏置电流约为100μA。在替代实施例中，可以使用其它齐纳电压和偏置电流。
在实施例中，电阻器RVDD在GND电压高于VDD电压的情况下限制经过ESD保护结构的二极管DZ1的电流。这可以例如出现于反向极性情形、接地电压移位或者负向ESD脉冲中。
图5图示了如何在负电压条件存在于管脚VBB上时即当VBB采用（assume）在接地以下的电压时实施例ESD结构360与模拟功率域362、数字功率域364以及寄生双极器件QA、QB、QC和QD交互。这里，在模拟和数字域362和364中的PMOS器件中的体连接形成寄生双极器件的集电极。在实施例中，可以通过在电源管脚上施加外部电压或者通过在VBB施加负脉冲（比如图1中所示的ISO脉冲1）来产生这一负电压条件。
在图示的例子中，向VDD施加5V而向VBB施加-1V。如果VBB和GND未经由实施例开关耦合在一起，则在p型隔离区域与n型衬底之间的结二极管以及寄生双极器件QA、QB、QC和QD的基极发射极结变成正向偏置，从而将GND管脚保持于0.3V或者在VBB以上的一个二极管电压。如上面所讨论的那样，寄生双极器件的明显正向偏置的基极发射极结可以使电流流过寄生双极器件的集电极。在负向ESD ISO脉冲的情况下，流过寄生双极晶体管QA、QB、QC和QD的电流在RVDD上和在RS上引起电压降。在一些情况下，这一电压降可以对于20mA至40mA的集电极而言在约1V与约2V之间并且可能引起模拟和数字域362和364内的逻辑状态损失和变坏（corruption）。在一些实施例中，这一电压降也可能例如在上电复位电路中引起将片上逻辑复位成初始逻辑状态的复位条件。在这样的情况下，不能在负ISO脉冲期间正确操作器件。另外，由于数字部分的存储器元件复位，所以也在ISO脉冲之后影响IC的功能。
图6图示了实施例衬底开关比较器402和开关404。在实施例中，比较器402在VDD与GND之间偏置并且比较在电池VBB管脚的电压与在GND管脚的电压。如果VBB电压例如比GND高30mV，则激活开关404。在另外的实施例中，可以使用不同电压偏移。例如在一些实施例中，这些电压偏移可以在20mV与40mV之间，而在其它实施例中，可以使用在这一范围以外的其它偏移电压。在负ISO脉冲的情况下，比较器在VBB电压进入负域之前作出反应，由此防止激活NPN寄生晶体管QP。在实施例中，开关404的尺寸制成使得在ISO脉冲期间流过开关404的动态电流具有低于20-300mV的电压降，从而寄生NPN晶体管QP的基极-发射极电压低到足以使从VDD向VBB的电流流动可忽略不计（例如少于1mA）。应当明白，由于在VBB处的负向脉冲期间在寄生晶体管QP中有可忽略不计的电流，所以也有经过电阻器RVDD和R（图5）的可忽略不计的电流。照此，维持用于模拟域362和数字域364的标称操作电压，并且在这些域内的电路能够维持它们的状态。
在实施例中，使用本领域中已知的比较器结构来实施比较器402。在一个实施例中，比较器402是使用NMOS耗尽模式晶体管的差分输入对。替代地，可以使用其它例如使用PMOS器件的输入结构。在一个实施例中，设置比较器402的速度使得开关晶体管的栅极在100ns内充电。在一些实施例中，比较器402采用滞后。
图7图示了另一实施例衬底开关比较器402和开关，其中开关404（图6）由DMOS器件410实施。在实施例中，齐纳二极管DZ3保护DMOS 410免受过电压条件。电流源412在正常操作期间下拉410的栅极以防止激活衬底开关。在实施例中，DMOS器件410大到足以在负向ESD ISO脉冲期间维持少于约200-300mV的电压降。在一个实施例中，器件的尺寸在约0.1平方毫米与约0.2平方毫米之间。在替代实施例中，器件的尺寸根据特定实施例及其规格可以更大或者更小。
图8图示了如下波形，该波形示出了实施例保护器件响应于负ISO脉冲的性能。迹线502代表从10V减少至-1V的在VBB的电压。迹线504代表在衬底开关比较器未激活时在GND的电压。在这一情况下可以看到，在VBB（迹线502）与GND（迹线504）之间的电压差约为0.7V，这代表其中寄生双极晶体管导通的情况。另一方面，曲线506代表在其中衬底比较器激活的系统中在GND的电压。这里，对于负VBB电压而言在GND的电压比在VBB的电压大约100mV。在这样的条件下，寄生双极晶体管的基极-发射极电压将处于约100mV，这低到足以防止寄生双极晶体管中的明显集电极电流。
图9图示了根据本发明实施例的例子照明系统600。系统600包括：高侧驱动器IC 604，经由二极管630耦合到接地621、耦合到高电压电源620并且经由500Ω电阻器632耦合到5V逻辑电源623。高侧驱动器IC包括如下的实施例衬底比较器/DMOS箝位块615：如果高电压电源620变成在接地管脚GND的电压以下，则该块615防止从VDD管脚向VS管脚的高电流流动。衬底比较器块615根据上面公开的实施例操作。二极管630防止反向极性电流流动。替代地，除了二极管630之外（例如与二极管630并联）或者取代二极管630可以使用电阻器以限制反向电流流动。
高侧驱动器IC 604也具有驱动灯614的高侧驱动器电路606、串行外围接口（SPI）608和可选外部驱动器控制610。外部驱动器控制610耦合到驱动灯616的外部驱动器612。在实施例中，SPI 608和外部驱动器控制610由5V逻辑电源623供电。微处理器或者微控制器602经由SPI 608控制高侧驱动器604。在一些实施例中，SPI 608向微控制器602回报系统状态和电流测量。应当明白，系统600仅为如下系统的一个例子，该系统使用实施例衬底比较器/箝位块来防止由于激活寄生双极晶体管所致的高电流流动。
图10图示了实施例比较器和衬底箝位电路700，其具有VBB感测电路750、比较器752和衬底开关754。VBB感测电路经由高电压增强模式NMOS器件702和耗尽模式NMOS器件730感测电池电压VBB。当VBB的电压降至VDD以下时，器件702在线性区域中操作，并且节点VBB_SENSE采用近似VBB的电压。当VBB降至比较器752的阈值以下时，反相器718的输出变高并且经由NMOS源极跟随器720拉高DMOS 726的栅极。衬底开关电路754具有耗尽模式NMOS下拉晶体管729、齐纳二极管724和DMOS晶体管726并且根据上面描述的实施例操作。二极管722保护DMOS晶体管726的栅极免受由于例如通过DMOS晶体管726的栅极-漏极电容的可能电容耦合所致的过电压。
在实施例中，比较器752由具有如下差分对输入级的两级比较器实施，该差分对输入级具有耗尽模式NMOS晶体管712和710以及PMOS负载晶体管704和706。用NMOS耗尽模式晶体管714偏置差分对。驱动反相器718的第二级具有PMOS晶体管708和耗尽模式偏置晶体管728。在实施例中，通过使NMOS器件712比NMOS器件710更宽来设置比较器752阈值的阈值。例如在一个实施例中，使NMOS器件712比NMOS器件710大约20%以便偏移阈值电压。在替代实施例中，可以使用其它尺寸偏移。在另外的替代实施例中，例如使用受控电压源或者通过经过电阻器供应参考电流而生成的电压，电压偏移可以与比较器752的输入之一串联放置。也可以使用本领域中已知的其它技术来引入电压偏移。
在实施例中，使用耗尽模式NMOS器件来实施NMOS晶体管702、730、712、710、728、720、728和729。在替代实施例中，可以使用增强模式NMOS器件、双极晶体管或者其它器件类型和/或技术来实施这些器件中的一些或者所有器件。例如在一个替代实施例中，可以使用PMOS输入级来实施比较器752。在一些实施例中，可以例如使用其它电流源结构、电阻器或者其它器件来实施偏置晶体管730、714、728。另外，可以使用本领域中已知的其它比较器结构。
实施例的优点包括如下能力：具有在存在负向ESD ISO脉冲时保持工作并且未受寄生电流不利影响的模拟和数字电路。另外，在防止寄生双极激活的实施例中，低电压模拟和数字电路在负向ESD ISO脉冲期间维持它们的操作电压，由此防止损失数字和模拟状态以及数字逻辑电路的欠电压复位。
尽管已参照说明性实施例描述了本发明，但是本说明书并非旨在理解为限制意义。本领域技术人员在参照说明书后将清楚说明性实施例的各种修改和组合以及本发明的其它实施例。因此旨在所附权利要求涵盖任何这样的修改或者实施例。
Claims (24)
1.一种半导体器件，包括：
第一半导体类型的半导体本体，所述半导体本体被配置成耦合到第一电源电压；
第二半导体类型的第一区域，设置于所述半导体本体中，其中：
所述第二半导体类型与所述第一半导体类型相反，
在所述第一区域与所述半导体本体之间的界面形成第一二极管结，并且
所述第一区域被配置成耦合到第二电源电压；
所述第一半导体类型的第二区域，设置于所述第一区域内，所述第二区域被配置成耦合到第三电源电压；
比较器，具有耦合到所述半导体本体的第一输入和耦合到所述第一区域的第二输入；以及
开关，具有耦合到所述第一区域的第一输出节点、耦合到所述半导体本体的第二输出节点和与所述比较器的输出耦合的控制节点。
2.根据权利要求1所述的半导体器件，还包括设置于所述半导体本体中的有用电路。
3.根据权利要求2所述的半导体器件，其中所述有用电路包括配置成将输出节点耦合到所述第一电源电压的高侧开关晶体管。
4.根据权利要求1所述的半导体器件，其中所述第一半导体类型为n型而所述第二半导体类型为p型。
5.根据权利要求4所述的半导体器件，其中：
所述半导体本体包括n型衬底；
所述第一区域包括p型隔离区域；并且
所述第二区域包括n阱。
6.根据权利要求4所述的半导体器件，其中：
所述第一电源电压标称为第一正电源电压；
所述第二电源电压标称为接地电压；并且
所述第三电源电压标称为正数字电源电压。
7.根据权利要求1所述的半导体器件，其中所述比较器被配置成在所述第一二极管结正向偏置时激活所述开关。
8.根据权利要求7所述的半导体器件，其中所述比较器还被配置成在所述第一二极管结零偏置时并且在所述第一二极管结反向偏置上至第一阈值时激活所述开关。
9.根据权利要求8所述的半导体器件，其中所述第一阈值在约5mV与约25mV之间。
10.根据权利要求1所述的半导体器件，其中所述开关包括开关晶体管。
11.根据权利要求10所述的半导体器件，其中所述开关晶体管包括NMOS器件。
12.一种集成电路，包括：
n型半导体衬底，配置成耦合到第一正电源连接；
第一p型区域，设置于所述n型半导体衬底中，所述第一p型区域被配置成耦合到接地连接；
第二n型区域，设置于所述第一p型区域中，所述第二n型区域耦合到第二正电源连接；
比较器，具有耦合到所述n型半导体衬底的第一输入和耦合到第一p型区域的第二输入；以及
开关，耦合于所述n型半导体衬底与所述第一p型区域之间，所述开关具有耦合到所述比较器的控制节点，其中所述比较器被配置成当在所述第一输入与所述第二输入之间的电压差降至阈值以下时激活所述开关。
13.根据权利要求12所述的集成电路，其中所述阈值在约5mV与约25mV之间。
14.根据权利要求12所述的集成电路，其中所述比较器和所述开关被配置成防止由所述第一p型区域和所述n型半导体衬底形成的二极管结变成正向偏置至如下点，该点触发寄生双极晶体管从而引起从所述第二n型区域向所述n型半导体衬底的明显电流流动。
15.根据权利要求12所述的集成电路，还包括配置成将输出节点耦合到所述第一电源连接的高侧开关晶体管。
16.一种为半导体器件提供保护的方法，所述半导体器件具有：第一半导体类型的衬底，耦合到第一电源管脚；第二半导体类型的第一区域，耦合到第二电源管脚；以及所述第一半导体类型的第三区域，耦合到第三电源管脚，其中所述第一区域设置于所述衬底内，所述第二区域设置于所述第一区域内，并且所述第二半导体类型与所述第一半导体类型相反，所述方法包括：
当由在所述第一区域与所述衬底之间的界面形成的第一二极管结变成正向偏置时防止在所述第三电源管脚与所述第一电源管脚之间的电流流动，防止包括：
比较在所述第一电源管脚与所述第二电源管脚之间的电压差与阈值，并且
如果所述电压差从所述阈值的第一侧向所述阈值的第二侧转变，则闭合耦合于所述衬底与所述第一区域之间的开关。
17.根据权利要求16所述的方法，其中测量所述电压还包括检测所述第一电源管脚上的ESD脉冲。
18.根据权利要求17所述的方法，其中所述ESD脉冲包括ISO脉冲。
19.根据权利要求16所述的方法，其中所述阈值包括所述第一二极管结反向偏置时的电压。
20.根据权利要求19所述的方法，其中所述阈值包括在约5mV与25mV之间所述第一二极管反向偏置时的电压。
21.根据权利要求16所述的方法，其中所述第一半导体类型为n型而所述第二半导体类型为p型。
22.根据权利要求21所述的方法，其中：
所述第一电源管脚包括第一正电源管脚；
所述第二电源管脚包括接地管脚；并且
所述第三电源管脚包括第二正电源管脚。
23.根据权利要求16所述的方法，其中：
比较包括使用比较器来比较所述电压差与所述阈值；并且
闭合所述开关包括激活晶体管的控制节点，所述晶体管具有耦合到所述第一电源管脚的第一输出节点和耦合到所述第二电源管脚的第二输出节点。
24.根据权利要求16所述的方法，还包括：
将第一电阻器与所述第一电源管脚串联耦合；并且
将第二电阻器与所述第二电源管脚串联耦合。
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