CN104518769B - 半导体器件 - Google Patents

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Abstract

本发明涉及符合ISO和ESD要求的片上反向极性保护。公开了一种半导体器件。在一个实施例中，半导体器件包括：半导体芯片，包括衬底；地端子，被配置为被提供有参考电位；以及供电端子，电耦合到衬底，供电端子被配置为被提供有负载电流并且被配置为在衬底和地端子之间被提供有供电电压。半导体器件还包括过压保护电路，该过压保护电路设置在半导体芯片中并且耦合在供电端子和地端子之间，过压保护电路包括：第一晶体管，具有耦合在供电端子和内部地节点之间的负载电流路径；以及第二晶体管，具有耦合在内部地节点和地端子之间的负载电流路径。

Description

半导体器件
技术领域
本描述涉及提供用于半导体开关，特别用于包括可以集成在n掺杂衬底中的多个MOS高侧开关的半导体器件的反向极性保护的电路。
背景技术
多沟道切换器件通常每个输出沟道包括一个功率半导体开关（通常为MOSFET），其中电负载连接到每个输出沟道。因此，可以使用相应的半导体开关来接通和关断每个电负载。例如，对于功率半导体开关的每个活动输出沟道，100mΩ的接通电阻和1A的标称负载电流可以导致100mW的功率损耗。每个功率半导体开关通常具有与半导体开关的负载电流路径（例如，在MOSFET情况下的漏极-源极路径）并联耦合的反向二极管。在需要高达60V的正供电电压的正常操作期间，这个反向二极管被反向偏置并且处于阻断状态。然而，当施加负供电电压时，反向二极管变为正向偏置，并且负载电流可以从地通过负载和反向二极管被引导到负供电电位。假设二极管正向电压至少0.7V，在反向二极管中（以及因此在切换器件中）产生的功率损耗是每个输出沟道700mW，至少是正常操作期间的7倍。这样的状况对于切换器件可能是危险的并且需要适当的反向极性保护电路。通常，在反向极性的情况下（例如负供电电压为-16V或更多），半导体器件的供电端子和地端子之间的电流应当被限制为几毫安。然而，由于静电放电（ESD）或类似物，在切换器件的供电端子处可能发生过压（例如，正供电电压多于60V或负供电电压小于-16V）。在这样的事件中，应当提供低电阻性电流路径以耗散能量和把电压钳位到所限定的限制。
为智能半导体开关提供反向极性保护和ESD保护的已知电路是相对复杂的并且需要显著的芯片空间。因此，存在对包括高效反向极性保护的智能半导体开关的需要（就电路复杂性和芯片空间要求而言）。
发明内容
本文中公开了半导体器件。半导体器件包括半导体芯片，半导体芯片包括衬底。根据本发明的一个示例，半导体器件包括被提供有参考电位的地端子，以及电耦合到衬底以向衬底提供负载电流并且在衬底和地端子之间施加供电电压的供电端子。半导体器件还包括过压保护电路，其被集成在半导体芯片中并且耦合在供电端子和地端子之间。过压保护电路包括：具有耦合在供电端子和内部地节点之间的负载电流路径的第一晶体管；以及具有耦合在内部地节点和地端子之间的负载电流路径的第二晶体管。当衬底和地端子之间的供电电压为正时，第二晶体管可操作地被接通。当衬底和地端子之间的供电电压为负时，第一晶体管可操作地被接通。当衬底和地端子之间的供电电压为负但是低于预先限定的最大电压时，第一晶体管可操作地被关断。当衬底和地端子之间的供电电压为负但是高于预先限定的最小电压时，第二晶体管可操作地被关断。然而，第一晶体管被配置为当衬底和地端子之间的供电电压为正并且超过预先限定的最大电压时被接通；并且第二晶体管被配置为当衬底和地端子之间的供电电压为负并且低于预先限定的最小电压时被接通。
附图说明
参考后面的附图和描述可以更好地理解本发明。图中的部件不一定按比例，相反的，重点放在图示本发明的原理。此外，在图中，相似的数字指示对应的部分。在图中：
图1是具有多个输出沟道的示例性切换器件，每个沟道包括一个高侧n沟道MOS晶体管，针对正常操作指定示例性电压电平；
图2图示与图1相同的电路，针对反向极性操作指定示例性电压电平；
图3以示例性方式图示包括智能开关的一些部分的框图；
图4以示例性方式图示通过形成例如智能开关的半导体主体的部分的示意横截面；
图5图示通常用在具有集成的半导体开关的半导体器件中的过压（OV）保护电路；
图6图示改进的OV保护电路的示例性实施例，其不需要用于保护以免于反向电流的外部二极管；
图7以示例性方式图示通过用在图6的OV保护电路中的MOS晶体管的示意横截面；
图8图示处于反向极性不超过给定量值的状况中的改进的OV保护电路的另一示例性实施例；
图9图示处于反向极性超过给定量值的状况中的图8的实施例；
图10以示例性方式图示通过用于图6和8的OV保护电路中的齐纳二极管的示意横截面；以及
图11图示改进的OV保护的另一示例性实施例。
具体实施方式
图1图示包括多个输出沟道的示例性多沟道切换器件。每个沟道包括一个高侧半导体开关。本文中呈现的示例与用作高侧功率半导体开关的n沟道MOS晶体管有关。具体来说，考虑垂直功率MOS晶体管（例如具有或不具有沟槽-栅极的垂直MOS晶体管）。图1包括指示正常操作情况中（正供电电压VS = 12 V，地电位VGND = 0 V）的不同电路节点的电压电平的标签。图2图示相同的电路。然而图2中包括的标签指示反向极性操作情况中（正供电电压VS = 0V，地电位VGND = 12V直到60V）的电路节点的电压电平。
图1和2的示例性电路包括切换器件1，其在供电端子SUP处被供应有供电电压VS，并且在地端子GND处被供应有对应的参考电位，还被称为地电位VGND。供电电压例如可以由机动车电池提供。切换器件包括多个n沟道高侧MOS晶体管T1、T2、…、Tn，其中每一个晶体管与相应的输出沟道相关联。每个晶体管T1、T2、…、Tn具有负载电流路径（例如在MOS晶体管的情况中为漏极-源极电流路径），负载电流路径把相应的输出端子OUT1、OUT2、…、OUTn（内部地）耦合到供电端子（电位VS）。也即是说，依赖于每一个晶体管T1、T2、…、Tn的切换状态（接通或关断），相应的低电阻电流路径被提供为（经由晶体管的负载路径）从供电端子SUP到与输出沟道相关联的输出端子OUT1、OUT2、…、OUTn。电负载可以连接在输出端子OUT1、OUT2、…、OUTn和地之间。根据相应的控制信号（例如在MOSFET的情况中为栅极电流或栅极电压）来设置晶体管T1、T2、…、Tn的切换状态，控制信号例如使用栅极驱动器电路（未示出）提供，其中栅极驱动器电路根据供应给相应的输入管脚IN1、IN2、…、INn的输入信号来生成控制信号。一个输入信号可以被提供给每个输出沟道。可以采用逻辑电路20用于预处理（其可以包括例如电平移动）供应给输入管脚IN1、IN2、…、INn的信号。通常，逻辑电路依赖于供应给输入管脚IN1、IN2、…、INn的信号来生成供应给栅极驱动器的控制信号。
每个晶体管T1、T2、…、Tn具有与晶体管的负载电流路径并联连接的反向二极管DR1、DR2、…、DRn。对于MOS晶体管，这些二极管DR1、DR2、…、DRn通常是本征反向二极管，其由于晶体管的内部结构而总是存在。不具有本征反向二极管的其它晶体管可以具有外部反向二极管以在切换电感性负载时允许续流。
为了提供对切换器件1的内部电路的反向极性保护，已知的是把二极管（例如肖特基二极管DS）连接在切换器件的地端子和由电源（例如，机动车电池）提供的实际地电位之间。替代二极管，可以使用电阻器以便在电源反向极性（反向电池）的情况下限制反向电流。100Ω的电阻可以是适当的。在这种情况下，电阻器两端的电压降将不显著超过500mV（假设在正常操作期间为5mA的负载电流）。然而，在反向极性操作期间，负载电流将仅受这个电阻器的限制。假设反向供电电压为-16V，则电阻器中的功率耗散将达到2.56W。因此，电阻器将必须是功率电阻器，出于几个原因这是不期望的。然而，肖特基二极管或替代地，所提到的电阻器可以由更复杂的电路代替，如将在后面描述的那样。
存在于各个电路节点处的指示电压电平的标签指代图1中的正常操作期间的电压电平以及图2中反向极性操作期间的电压电平。在正常操作期间，地端子具有0V的电压电平，由此在机动车电池的情况下，供电端子具有例如VS = 12 V的正电压电平。当输出晶体管T1、T2、…、Tn是活动的时，接通电阻以及因此的晶体管负载路径两端的电压降为低（并且与供电电压相比是可忽略的）。在本示例中，假设输出晶体管T1、T2、…、Tn两端100mV电压降，以使得输出端子OUT1、OUT2、…、OUTn处的电压为11.9V。
在反向极性操作期间（参见图2），12V的供电电压被反向施加到切换器件1。也即是说，地端子处于12V并且供电端子处于0V的电压电平。因此，反向二极管DR1、DR2、…、DRn变为正向偏置并且因此导电。每个二极管两端的电压降通常至少为0.7V（与前面正常操作情况下的0.1V相比）并且因此功率损耗是正常操作情况下的至少7倍。
图3如框图那样图示包括图2的智能功率开关1和微控制器2的电子模块，该微控制器2被配置为（例如使用适当的软件）控制智能功率开关1的操作。智能功率开关可以实际上包括多于一个（在本情况中为5个）输出沟道，其中每个输出沟道提供从电池供电管脚VBB到相应的输出管脚OUT0到OUT4的电流路径。每个电流路径可以通过接通和关断相应的功率MOS晶体管（参照图1中的晶体管T1到Tn）而被激活和去激活。
为了提供过压（OV）保护，OV保护器件D1内部耦合在智能开关1的地端子GND和供电端子VBB之间。OV保护器件可以是齐纳二极管、操作在有源钳位模式中的高电压MOS晶体管等。可以从图3的示例中看到的是，在反向极性操作中，OV保护器件将实际上使智能开关的地端子GND和供电端子VBB短路，并且破坏性过电流仅由（外部）肖特基二极管Ds来阻断。
图3中图示的电子模块通常包括印刷电路板（PCB，未示出），智能功率开关1和微控制器2（除了其它部件之外）附着到该印刷电路板。智能功率开关1的地管脚GND和模块的地端子GNDPCB（与电池连接）经由所提到的肖特基二极管Ds耦合，提供该肖特基二极管Ds以便保护模块免于反向极性。如可以从图3看到的，例如2kΩ的电阻器可以被提供为与SPI总线线路串联，从而把智能功率开关的SPI接口（SI、SO、SCLK、CS）连接到微控制器2的对应SPI接口。应当注意，许多共同使用的微控制器被提供有集成SPI接口。不同于智能功率开关，微控制器2不需要肖特基二极管来保护免于供电电压的反向极性，因为微控制器2通常经由电压调节器（例如，5V调节器）供电，电压调节器通常包括足够的反向极性保护。
输入端口IN0到IN4（简写为INx，x=0、1、…、4）提供一个选项用于激活或去激活耦合到对应的输出OUT0到OUT4（简写为OUTx，x=0、1、…、4）的相应的功率半导体开关。如果利用高电压电平（例如5V）来驱动输入端口INx，则通过接通对应的功率半导体开关（参照图1）来激活相应的输出OUTx。相反，低电平（例如，0V）可以关断相应的功率半导体开关。替代地，使用经由串行SPI接口接收的适当的SPI命令来激活或去激活开关。
图4图示（几部分的）集成在n衬底（即，n掺杂硅衬底）中的智能开关1（诸如图3的智能开关1）的一个示例性实施方式。该图示的目的是精确指出可能在智能开关的反向极性操作期间发生的一些问题。图4图示了垂直n沟道功率MOSFET的典型组织结构（set-up）。也即是说，n掺杂外延层101形成在n掺杂半导体衬底100上。MOSFET的一个晶体管单元200由布置在外延层100中的、两个沟槽202之间的p掺杂主体区域201形成，在沟槽202中提供栅极电极203（通常通过利用多晶硅填充沟槽）。邻接主体区域201的顶表面和沟槽202的侧壁形成n+-掺杂的源极区域204，源极区域204连接到源极电极S。漏极电极D在半导体衬底100的底表面连接到n衬底100。本晶体管单元200被认为是一个说明性示例。在实际实施方式中，多个晶体管单元并联耦合以形成单个晶体管。
在本示例中，晶体管单元200的源极电极连接到地端子，由此“正常”功率MOSFET的源极电极将连接到相应的输出端子，诸如图3中示出的输出端子OUT0到OUT4。与此相反，晶体管单元200形成OV保护器件D1的部分，并且因此耦合（经由漏极电极D）供电端子VBB与地端子GND（经由源极电极）。晶体管单元200的栅极电极G经由钳位电路（未示出）耦合到漏极电极D，钳位电路被配置为：当漏极电压（即在供电端子处存在的电压）超过限定的阈值时，激活（接通）晶体管单元200。以这种方式，漏极电压被“钳位”到限定的最大电压。晶体管被认为操作在“有源钳位模式”并且稍微表现为像齐纳二极管。在实践中，多个晶体管单元可以出于这个目的被并联耦合。然而，当智能开关经受反向极性时，由p-主体201和n-外延层101之间的pn结形成的本征主体-漏极二极管将变得活动。这个本征主体-漏极二极管在图4中图示并且标示为D1int。在没有肖特基二极管DS在外部连接在智能开关的地端子GND和PCB的地端子GNDPCB之间的情况下，在反向极性操作期间将发生过电流击穿，因为本征主体-漏极二极管D1int将使（反向）供电电压短路。
除了垂直（功率）MOSFET 200之外，逆变器300（其可以形成逻辑电路的部分）可以集成在包括n掺杂衬底100和n掺杂外延层101的半导体主体中。逆变器300通过p掺杂隔离阱102与功率晶体管200分离，p掺杂隔离阱102在操作期间被接地（标示为GND的芯片管脚）以使得在隔离阱102和外延层101之间的结处形成的二极管被反向偏置。n掺杂阱103和对应的p掺杂阱104（标示为“cp-阱”，其是“CMOS p-阱”的简写）被外延层101和隔离阱102的顶表面110包围。n掺杂和p掺杂阱103和104分别形成对应的p沟道和n沟道低功率MOS晶体管的主体区域，主体区域被电连接以形成CMOS逆变器电路300，其中n沟道MOS晶体管的源极区域（n+-掺杂）连接到地GND，n沟道MOS晶体管的漏极区域（n+-掺杂）和p沟道MOS晶体管的漏极区域（p+-掺杂）被连接到逆变器输出，并且p沟道MOS晶体管的源极区域（p+-掺杂）被连接到芯片管脚VDD，以提供对应的正供电电位（不要将其与在从电池连续供应（ply）到芯片管脚VBB的供电线路上存在的电池供电电位混淆）。在这个说明性示例中，逆变器300表示智能开关内的所有逻辑电路，其可以包括用于信号处理的电路（参见图1中的逻辑电路20）、通信接口（例如SPI接口）和通常包括在智能开关中的各种其它电路。
图5图示了包括在智能开关1中的OV保护器件D1的一个示例性实施方式。标示为“逻辑和模拟电路”的方框表示除了OV保护器件D1之外的智能开关的所有电路元件，OV保护器件D1使用至少一个MOS晶体管M1来实施，MOS晶体管M1耦合在智能开关1的供电端子VBB和地端子GND之间。因为MOS晶体管M1必须处于其阻断状态，所以MOS晶体管M1的源极连接到地端子GND，并且MOS晶体管M1的漏极连接到供电端子VBB。因此，当例如12V的正供电电压被施加到供电端子VBB时，本征（主体-漏极）二极管D1int被反向偏置。MOS晶体管M1的栅极经由钳位电路连接到供电端子VBB（并且因此与漏极电极连接），钳位电路可以是例如简单的齐纳二极管DZ1。在供电端子VBB处发生电压冲击的情况下，栅极电压将上升为高于MOS晶体管的阈值电压，并且MOS晶体管变为导电，因此钳位MOS晶体管的负载路径（漏极-源极）两端的电压降。为了防止当端子供电VBB处的电压为负（即处于反向极性）时本征二极管D1int的破坏性正向偏置，需要外部二极管DS以便避免破坏性的高反向电流。为了在正常操作期间保持节点GNDPCB处的外部地电位和节点GND处的内部地电位之间的电压差VGNDint为低，二极管DS可以是肖特基二极管，肖特基二极管的正向电压大约为普通硅二极管的电压的一半。然而，仍然保持大约200mV到300mV的电压差。
如提到的，通常需要肖特基二极管DS或替代地，需要功率电阻器以在反向供电电压的情况下避免智能功率开关的过电流击穿。肖特基二极管DS是在外部连接到智能开关的器件，需要PCB上的空间并且增加图3中图示的电子模块的整体成本。这可以是克服对外部二极管DS的需要将合乎期望的原因。二极管DS的另一非期望的“副作用”是被智能开关1内的电路“看见”的地电位不同于在PCB处存在的地电位。这样的地电位偏移不利地影响芯片设计并且导致增加的芯片空间（与不具有这样的偏移的情况相比）。
下面讨论的示例涉及智能开关，诸如在图3和4中图示的那个，但是包括修改的OV保护器件D1，该OV保护器件D1在一方面允许过电压保护，并且在另一方面阻断反向电流（在反向供电电压的情况下）以使得不再需要外部肖特基二极管D1。
图6类似图5图示OV保护器件。然而，图6的OV保护器件D1是更复杂的实施方式，其不需要外部肖特基二极管DS。类似于先前的图5的示例，考虑第一供电端子VBB、第二（即，外部地）端子GND和内部地节点GNDINT。外部地端子被限定为处于零伏特（0V）。在正常操作期间，在近似9V和16V（通常为13.8V）之间的供电电压可以被施加在供电端子VBB和外部地端子GND之间。在反向极性期间，相应的负电压（-16V到-9V）可以存在于端子VBB处。然而，更高的电压冲击（即，大于16V或低于-16V）可以由于静电放电（ESD）而发生。通常，希望把在内部地节点GNDINT处的电位紧密“束缚”到最低电位（即，0V）；在正常操作期间，最低电位处于外部地端子GND处，由此在反向极性操作期间，最低电位处于供电端子VBB处。
类似于先前图5的示例，MOS晶体管M1耦合在内部地节点GNDINT和供电端子VBB之间。MOS晶体管M1的本征主体-漏极二极管D1int在正常操作期间反向偏置，即晶体管M1的源极连接到内部地节点GNDINT，并且晶体管M1的漏极连接到供电端子VBB。MOS晶体管M1的栅极经由钳位电路连接到供电端子VBB（并且因此连接到漏极），钳位电路包括齐纳二极管DZ1。作为选项，齐纳二极管DZ1可以具有串联耦合的电阻器。MOS晶体管M1-连同钳位电路-与图4的示例类似地操作。晶体管M1在正常操作期间处于关断状态并且把供电端子VBB处的电压钳位为例如40到60V的这样的最大值（依赖于使用的芯片技术），因此，抑制比提到的最大值更高的电压冲击。
肖特基二极管DS的功能（在先前图5的示例中所需要的）在本示例中由第二MOS晶体管M2提供，第二MOS晶体管M2耦合在内部地节点GNDINT和外部地端子GND之间。晶体管M2的源极连接到内部地节点GNDINT，并且晶体管M2的漏极连接到外部地端子GND。因此，晶体管M2的本征主体-漏极二极管D2int在正常操作期间（即，在端子VBB处为正供电电压）将正向偏置，并且在反向极性操作期间（即，在端子VBB处为负电压）反向偏置（即阻断）。在先前图5的示例中使用的肖特基二极管DS（尤其）由MOS晶体管M2的本征二极管D2int代替。在没有进一步措施的情况下，内部地电位VGNDint将为大约0.7V，这对应于MOS晶体管M2的主体-漏极二极管D2int的正向电压。然而，在正常操作期间，可以使用P沟道MOS晶体管P1而激活（即，接通）MOS晶体管M2，因此把内部地电位（VGNDint）和外部地电位（0V）之间的电压差减小到近似0.1V，这甚至小于肖特基二极管的正向电压。出于这个目的，MOS晶体管P1的负载路径耦合在晶体管M2的栅极和例如供电端子VBB（或者在正常操作期间提供足够高的电位的任何其它电路节点）之间。当MOS晶体管P1的栅极被拉到低电位（EN=0）时，那么MOS晶体管M2被激活，以把内部地电位从大约0.7V减小到0.1V或甚至更小。
在反向极性操作期间，MOS晶体管M2一般应当被去激活（即，处于关断状态）。然而，为了抑制量值高于预先限定的阈值（例如16V）的负电压冲击，MOS晶体管M2可以（也在负供电电压期间）被临时激活以把供电端子处的电压钳位到对应的负最小值（例如-16V）。换句话说，在供电电压为负但是高于例如-16V时，MOS晶体管M2 关断。另外，当供电电压由于负电压冲击（例如静电放电）而低于例如-16V时，晶体管M2处于有源钳位模式。出于这个目的，偏置电路X1连接在MOS晶体管M2的栅极和漏极之间。偏置电路X1的一些示例性实施方式下面在图8和9中进一步图示。耦合在MOS晶体管M2 的栅极和源极之间的齐纳二极管DZ2限制晶体管的栅极-源极电压，以便保护栅极氧化物在静电放电期间（ESD）免于过压击穿。在本示例中，二极管DNMOS连接在内部地节点GNDINT和MOS晶体管P1 的源极电极之间。在正常操作期间，二极管DNMOS通过把栅极-源极电压限制到近似2V（对应于二极管DNMOS的正向电压）来限制MOS晶体管M2 的栅极-源极电压。在没有二极管DNMOS的情况下，当激活晶体管P1时，MOS晶体管M2的栅极-源极电压将等于整个供电电压，并且M2 的栅极氧化物可能被损坏。
图7图示MOS晶体管M2 的一个示例性实施方式。相应地，MOS晶体管M2 被集成在具有沉积到其上的n掺杂外延层101的n掺杂硅衬底100中（也参见图4）。晶体管M2 实际上由主体区301、漏极区302、漂移区303和源极区304形成。主体区301被形成为外延层101内的p掺杂阱（p阱）。漏极区302和邻接的漂移区303形成在p阱中并且延伸到半导体主体的顶表面。源极区304也形成在p阱中并且也延伸到顶表面。漏极区302、漂移区303和源极区304是n掺杂的，其中漂移区通常具有比漏极区低的掺杂剂浓度，以便提供足够高的击穿电压。漂移区303和源极区304被隔开。漂移区303和源极区304之间的主体区302的部分形成沟道区，在沟道区上方（但与其隔离）定位栅极电极306。漏极区302与金属漏极电极D连接，源极区304与金属源极电极S连接，并且p阱（主体区301）经由主体接触区305与金属主体触点B连接，主体接触区305是p掺杂的但是具有比周围的主体区301高的掺杂剂浓度。
在图7中，人们可以看见寄生的npn类型的双极结型晶体管（BJT）Qpar1，其由漏极区302、主体区301和n掺杂衬底100形成。在反向极性操作期间，尤其在具有-100V（或甚至更小）和-16V之间的负电压的ESD事件期间，应当避免这个寄生BJT Qpar1的激活（闭锁）。使用MOS晶体管M2 来抑制这样强烈的负电压冲击，然而MOS晶体管M2 仅在防止寄生BJT Q1PAR的激活时适当地起作用。出于这个目的，主体区301、主体接触区305和源极区304的电位被束缚到最低供电电位，在反向极性或负电压冲击（ESD）的情况下，这存在于供电端子VBB处，并且因此存在于衬底100处。这可以通过以下方式来完成：在反向极性操作期间以及在归因于静电放电（ESD）等的负电压冲击的事件中，激活MOS晶体管M1。MOS晶体管M1的激活通过耦合在地端子GND和供电端子VBB（经由二极管DZ1）之间因此形成分压器的电阻器R1和R2来完成，该分压器的中间抽头连接到晶体管M1的栅极（参见图6）。对于近似9V和16V（或高达60V）之间的供电电压，电阻器R1和R2可以例如分别具有2kΩ和13kΩ的电阻值。可以使用多结晶硅（多晶硅）作为电阻性材料来实施电阻器R1和R2两者。
图8和9中图示的示例基本上对应于图6的示例。然而，偏置电路X1被更详细地图示。使用偏置电路X1的目前的实施方式，在图1的示例中使用的p沟道MOS晶体管P1可以（但不一定）由耗尽型场效应晶体管M3代替，例如JFET（参见图8）。然而，在图8的目前的示例中，MOS晶体管M1和M2、齐纳二极管DZ1以及由电阻器R1和R2形成的分压器被布置为类似于先前图6的示例，并且以相同的方式操作。偏置电路X1包括另外的MOS晶体管M4，其与至少一个齐纳二极管串联耦合（在本示例中为两个齐纳二极管DZ3和DZ3）。耗尽型晶体管M3和齐纳二极管DZ3、DZ4的串联电路连接在MOS晶体管M2的栅极电极和漏极之间（如图6中的偏置电路X1）。MOS晶体管M4的栅极电极和漏极互连，并且因此MOS晶体管操作为MOS二极管。耗尽型晶体管M3与另外的电阻器R3串联连接，并且JFET M3和电阻器R3的串联电路耦合在MOS晶体管M2的栅极和供电端子VBB之间。MOS晶体管M3的栅极电极和源极也互连，以使得耗尽型晶体管M3操作为电流源。然而，本解决方案在正常操作期间比使用PMOS晶体管P1和二极管DNMOS的示例（参见图6）需要的电流消耗少。两个晶体管M3和M4的主体触点都连接到内部地节点GNDINT。晶体管M4是n沟道MOS晶体管。
在正常操作中（在端子VBB处为正供电电压），晶体管M3是导电的并且因此把MOS晶体管M2的栅极拉到高电平（例如，归因于耗尽型晶体管M3的夹断特性而为2到3V），因此激活晶体管M2（经由电阻器R3）。因此，内部地节点GNDINT处的电位紧密束缚到外部地端子GND的电位。
在图8中指示电压电平的标签表示反向极性操作的状况，其中外部地端子处于16V，并且供电端子处于0V。换句话说，供电端子VBB处的电压相对于地端子GND为负的。齐纳二极管DZ3和DZ4具有9V的齐纳电压，并且因此偏置电路X1（处于MOS二极管配置的MOS晶体管M4和齐纳二极管DZ3和DZ4）不产生足够激活MOS晶体管M2的偏置电压。因此晶体管M2处于关断并且晶体管M1被激活（即，接通），因为由电阻器R1和R2形成的分压器（通过分压器的电流例如1mA）把晶体管M1的栅极拉到足够的高电平。因此，内部地节点GNDINT处的电位被束缚到接近0V，在该情况中被指定为小于200mV。
在图9中指示电压电平的标签表示负电压冲击超过例如20V的阈值的状况（例如静电放电的结果）。这个阈值与偏置电路X1两端的总电压降匹配，其是9V的齐纳电压的两倍加上大约2V的MOS晶体管M4的阈值电压。因此，偏置电路X1两端的电压降被限制为9+9+2=20V的总压降。当发生多于20V的负电压冲击时，激活MOS晶体管M2，因此把内部地节点GNDINT和外部地端子之间的电压降钳位到大约20V。晶体管M1被激活，因为由电阻器R1和R2形成的分压器（通过分压器的电流例如1.5mA）把晶体管M1的栅极拉到足够的高电平以打开晶体管M1，并且把晶体管M2的主体处的电位束缚到衬底100处的电位，因此避免寄生BJT QPAR1的激活。如在图8中那样，内部地节点GNDINT处的电位被束缚为接近0V。
图10图示齐纳二极管DZ3和DZ4的一个示例性实施方式。如在先前示例中那样，半导体主体由n掺杂衬底100和设置到衬底100上的n掺杂外延层101形成。p掺杂阱110形成在半导体主体中，并且在这个阱110内，n掺杂阱111（n阱）形成阴极区，其由金属电极C经由阴极接触区113接触，阴极接触区113具有比周围的n阱111更高的n型掺杂剂浓度。p掺杂阳极区112形成在n阱中，并且由金属电极接触。p阱110可以电连接到内部地节点GNDINT以在反向极性和由于ESD等的负电压冲击的情况下避免寄生BJT QPAR2的闭锁。
图11图示了类似于图6的示例的另外的替代实施方式。图11的示例基本上与图6的示例相同，但更详细地示出了偏置电路X1的一个示例性实施方式。在正常操作的情况下，可以通过向p沟道MOS晶体管P1提供使能信号来激活（接通）MOS晶体管M2，这将把MOS晶体管M2的栅极拉到高电平并且接通该晶体管。MOS晶体管M1仅响应于供电端子VBB处的正超越电压（在这种情况下，齐纳二极管DZ1变为导电，因此激活晶体管M1）或者响应于反向极性（在这种情况下，齐纳二极管DZ1正向偏置并且由电阻器R1和R2形成的分压器提供足够高的栅极电压以激活晶体管M1）而接通。
此外，在反向极性状况中，与（反向）供电电压（即外部地端子GND和供电端子VBB之间的电压）成比例的电压与参考电压VREF（由图11的示例中的电压源表示）相比较。通过比较器K1完成该比较。当（反向）供电电压的实际量值低于参考电压时，MOS晶体管M2的栅极（使用开关S1）与供电端子VBB短路，因此防止晶体管M2被激活。当（反向）供电电压的实际量值超过参考电压时，则开关SW1开路并且MOS晶体管的栅极可以经由电阻器R3充电，电阻器R3连接在晶体管M2的栅极与外部地端子GND之间。也即是说，当反向供电电压超过预先限定的最大值（例如20V）时，则晶体管M2被激活以把供电电压钳位到近似最大值。
虽然已详细描述了示例性实施例及其优点，但是应当理解的是，在不脱离由所附的权利要求限定的本发明的精神和范围的情况下，在本文中可以做出各种改变、替代和变化。具体来说，仅出于说明性目的提供电压、电流和电阻的数字值，并且不以任何方式被认为是限制。考虑上面的变型和应用的范围，应当理解本发明不由前面的描述限制，其也不由附图限制。相反地，本发明仅由所附的权利要求及其法律等同物限制。
为了便于描述，空间相对术语（诸如“之下”、“下方”、“下”、“上方”、“上”等）用于解释一个元件相对于第二元件的定位。这些术语意图包含除了与图中描绘的那些的不同定向之外的器件的不同定向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、区段等，并且也不意图限制。贯穿本描述，类似的术语指代类似的元件。

Claims (17)

1.一种半导体器件，包括：
半导体芯片，包括衬底；
地端子，被配置为被提供有参考电位；
供电端子，电耦合到衬底，供电端子被配置为被提供有负载电流并且被配置为在衬底和地端子之间被提供有供电电压；
过压保护电路，设置在半导体芯片中，并且耦合在供电端子和地端子之间，过压保护电路包括：
第一晶体管，具有耦合在供电端子和内部地节点之间的负载电流路径；以及
第二晶体管，具有耦合在内部地节点和地端子之间的负载电流路径，
其中第二晶体管被配置为当供电电压为正时被接通，并且第一晶体管被配置为当供电电压为负时被接通，
其中第一晶体管被配置为当供电电压为正但是低于预先限定的最大电压时被关断，并且第二晶体管被配置为当供电电压为负但是高于预先限定的最小电压时被关断，以及
其中第一晶体管被配置为当供电电压为正并且超过预先限定的最大电压时被接通，并且第二晶体管被配置为当供电电压为负并且低于预先限定的最小电压时被接通。
2.根据权利要求1的半导体器件，
其中衬底是n掺杂衬底；
其中第二晶体管是n沟道MOS晶体管，所述n沟道MOS晶体管集成在布置于衬底中的p掺杂阱中并且具有n掺杂的漏极区和源极区，以使得寄生npn型双极结型晶体管由第二晶体管的漏极区、p掺杂阱和衬底形成；
其中p掺杂阱被连接到内部地节点；并且
其中，当衬底和地端子之间的供电电压为负时，通过激活第一晶体管来把p掺杂阱连接到衬底，由此防止寄生BJT的激活。
3.根据权利要求1的半导体器件，其中衬底是n掺杂衬底，并且其中第一晶体管和第二晶体管是n沟道MOS晶体管，两者都具有本征主体-漏极二极管。
4.根据权利要求3的半导体器件，
其中第一晶体管和第二晶体管均具有电连接到内部地节点的源极电极；
其中第一晶体管具有电连接到衬底的漏极电极；以及
其中第二晶体管具有电连接到器件的地端子的漏极电极。
5.根据权利要求4的半导体器件，其中第一晶体管的漏极电极由衬底形成。
6.根据权利要求1的半导体器件，其中第一晶体管具有栅极电极和漏极电极，漏极电极连接到衬底，并且栅极电极经由钳位电路耦合到衬底。
7.根据权利要求6的半导体器件，其中钳位电路包括至少一个齐纳二极管。
8.根据权利要求6的半导体器件，其中预先限定的最大电压依赖于钳位电路的阈值电压，其中阈值电压限定钳位电路两端的电压降，钳位电路在所述电压降时变为导电。
9.根据权利要求1的半导体器件，其中第一晶体管具有栅极电极、源极电极和漏极电极，漏极电极连接到衬底，源极电极耦合到内部地节点，并且栅极电极经由电阻器耦合到地端子，以使得当衬底和地端子之间的供电电压为负时第一晶体管被接通。
10.根据权利要求1的半导体器件，其中第二晶体管具有栅极电极、源极电极和漏极电极，漏极电极连接到地端子，源极电极耦合到内部地节点，并且栅极电极经由偏置电路耦合到源极电极。
11.根据权利要求10的半导体器件，其中偏置电路被配置为当衬底和地端子之间的供电电压为负并且落到预先限定的最小电压以下时提供足够的栅极电压以激活第二晶体管。
12.根据权利要求10的半导体器件，其中偏置电路包括具有齐纳电压的至少一个齐纳二极管，预先限定的最小电压依赖于齐纳电压。
13.根据权利要求10的半导体器件，其中偏置电路包括至少一个比较器，所述比较器被配置为：把衬底和地端子之间的供电电压与参考电压相比较，并且依赖于比较结果，把衬底的电压或地端子的电压中的任一个施加到第二晶体管的栅极电极。
14.根据权利要求13的半导体器件，进一步包括耦合在第二晶体管的栅极电极和地端子之间的电阻器，其中，当衬底和地端子之间的供电电压为负时，依赖于比较结果，把衬底的电压直接施加到第二晶体管的栅极电极。
15.根据权利要求13的半导体器件，其中，当衬底和地端子之间的供电电压为负时，衬底的电压在负供电电压的量值低于参考电压时被施加到第二晶体管的栅极电极。
16.根据权利要求13的半导体器件，其中，当衬底和地端子之间的供电电压为负时，地端子的电压在负供电电压的量值超过参考电压时被施加到第二晶体管的栅极电极，由此允许激活第二晶体管。
17.根据权利要求1的半导体器件，其中，第二晶体管具有栅极电极、源极电极和漏极电极，漏极电极连接到地端子，源极电极耦合到内部地节点，并且栅极电极经由另外的晶体管耦合到衬底，所述另外的晶体管被配置为当衬底和地端子之间的供电电压为正时激活第二晶体管。
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