KR20010020881A - 전원 차단을 자가 검지하여 오동작을 방지할 수 있는다전원 노드를 구비하는 반도체 장치 - Google Patents

전원 차단을 자가 검지하여 오동작을 방지할 수 있는다전원 노드를 구비하는 반도체 장치 Download PDF

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Abstract

전위 검지부(51)는, 3.3V의 전원 전위로부터 1.5V보다 낮은 참조 전위 Vref를 발생하고, 1.5V계의 전원 배선의 전위와 비교함으로써 전원 차단을 검출한다. 전위 검지부(51)의 출력은, 레벨 변환 회로(62)를 경유하여 N채널 MOS 트랜지스터(66)의 게이트에 제공된다. N채널 MOS 트랜지스터(66)는 1.5V 계통의 전원에서 동작하는 내부 회로(28a)의 출력을 고정시킨다.

Description

전원 차단을 자가 검지하여 오동작을 방지할 수 있는 다전원 노드를 구비하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING MULTIPLE POWER-SUPPLY NODES AND CAPABLE OF SELF-DETECTING POWER-OFF TO PREVENT ERRONEOUS OPERATION}
본 발명은, 반도체 장치에 관한 것으로, 보다 특정적으로는, 복수의 전원 노드를 갖는 반도체 장치에 관한 것이다.
최근, 반도체 장치에는, 저소비 전력화가 더욱 더 요구되고 있다. 특히, 휴대 기기에서는 전지 구동이 전제이지만, 전지 구동에서는 대기 시의 저전압, 저전력 동작이 불가결하다.
예로서, 2 전원 구동, 예를 들면, 3.3V와 2.5V의 전원 전압이 외부로부터 제공되는 반도체 장치를 생각한다. 이 경우에, 저소비 전력화를 도모하는 하나의 수단으로서, 대기 상태에서는 동작시키지 않는 내부 회로의 전원을 2.5V로 공급하고, 대기 상태에도 동작시켜 놓을 필요가 있는 회로를 3.3V로 공급하는 구성으로 한다. 그리고, 대기 상태에서는 2.5V의 전원 전위의 공급을 정지함으로써 대기시에 있어서의 소비 전력을 억제할 수 있다.
그러나, 2.5V의 전원 전위의 공급을 정지하는 경우에, 2.5V로 구동되는 내부 회로의 각 노드의 상태를 전혀 고려하지 않으면, 대기 시에 동작하고 있는 3.3V계의 내부 회로의 입력 노드가 부유 상태, 즉, 미확정 상태로 되어, 반도체 장치의 오동작을 초래할 우려가 있다. 특히, CM0S의 회로에서는 입력 노드가 중간 전위가 되면, 큰 관통 전류가 정상적으로(steadily) 흐르게 되는 구성의 회로가 많다.
이 대책의 하나로, 오동작을 방지하기 위해 고정시킬 필요가 있는 노드를 고정시키기 위해 외부로부터 2.5V의 전원 전위의 공급 정지를 나타내는 검지 신호를 제공하여, 그 신호에 따라서 동작하여 노드에 고정 전위를 제공하는 내부 회로를 설치하는 것이 고려된다.
그러나, 전원 전위를 검지하는 회로를 반도체 장치 외부에 설치하면, 2.5V의 전원 전위의 공급 정지 시에도 전원 재투입에 대비하여 검지 회로를 동작시켜 놓을 필요가 있기 때문에, 대기 시의 시스템 전체의 저소비 전력화는 도모하기 어렵다.
본 발명의 목적은, 2계통의 전원 전위 중 1계통의 전원 전위 공급을 정지하는 경우에 있어서, 외부 신호에 의하지 않고도 반도체 장치 자신이 전원 차단을 인식하고, 고정시킬 필요가 있는 노드의 전위를 고정하여 오동작을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명은 요약하면, 반도체 장치에 있어서 제1 전원 배선과, 제1 내부 회로와, 제2 전원 배선과, 제2 내부 회로를 구비한다.
제1 전원 배선은, 제1 전원 전위를 전달하기 위해 설치된다. 제1 내부 회로는 제1 전원 배선으로부터 제1 전원 전위를 받아 동작하고, 제1 내부 노드에 대해 제1 주 신호를 출력한다. 제2 전원 배선은, 제2 전원 전위를 전달하기 위해 설치된다. 제2 내부 회로는, 제2 전원 배선으로부터 제2 전원 전위를 받아 동작한다. 제2 내부 회로는, 제1 전원 배선의 전위를 감시하여 전원 차단을 검지하면, 미확정 상태가 되는 제1 주 신호를 대신하여 제1 내부 노드의 전위를 결정하는 제1 보조 신호를 출력하는 제3 내부 회로를 포함한다.
따라서, 본 발명의 주된 이점은 2계통의 전원 전위 중 1계통의 전원 전위 공급을 정지하는 경우에 있어서, 외부 신호에 의하지 않고도 반도체 장치가 전원 차단을 자가 인식하여, 불안정하게 되는 노드에 전위를 제공하므로, 오동작, 데이터 파괴 등의 문제점을 방지하여 안정된 동작을 보증할 수가 있는 것이다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
도 1은 본 발명의 실시예 1의 반도체 장치(1)의 구성을 나타내는 개략 블록도.
도 2는 도 1에 있어서의 전위 고정 회로(36)의 구성을 나타내는 회로도.
도 3은 도 2에 있어서의 참조 전위 발생 회로(52)의 회로 구성을 나타내는 회로도.
도 4는 도 2에 있어서의 비교 회로(58)의 회로 구성을 나타내는 회로도.
도 5는 전위 고정 회로(36)의 동작을 설명하기 위한 동작 파형도.
도 6은 워드선의 구동계에 실시예 1을 적용하는 경우를 나타내는 회로도.
도 7은 실시예 2의 반도체 장치에 이용되는 전위 고정 회로(100)의 구성을 나타내는 회로도.
도 8은 도 7에 도시한 분압 회로(104)의 구성을 나타내는 회로도.
도 9는 전위 고정 회로(100)의 동작을 설명하기 위한 동작 파형도.
도 10은 실시예 3의 반도체 장치에 이용되는 전위 고정 회로(150)의 구성을 나타내는 회로도.
도 11은 실시예 3의 변형예를 나타내는 회로도.
도 12는 실시예 4의 반도체 장치에 이용되는 전위 고정 회로의 접속 관계를 나타내는 블록도.
도 13은 실시예 5에 있어서의 전원 차단의 검지 회로의 구성을 나타내는 회로도.
도 14는 도 13에 도시한 회로의 동작 설명을 하기 위한 동작 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 장치
26 : 로우 디코더
28 : 컬럼 디코더
10, 11 : 전원 단자
36, 100, 150, 200, 202, 250, 252 : 전위 고정 회로
28a, 102, 152, 204, 206, 254, 256, 300, 306 : 내부 회로
51, 101, 151, 212, 232, 262, 282 : 전위 검지부
52, 110, 160 : 참조 전위 발생 회로
58, 112, 162 : 비교 회로
60, 64, 114, 118, 164, 168 : 인버터
62, 116, 166 : 레벨 변환 회로
66, 120, 170, 220, 222, 240,242, 270, 272, 290, 292, 326 : N채널 MOS 트랜지스터
104, 154 : 분압 회로
이하에 있어서, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.
[실시예 1]
도 1은, 본 발명의 실시예 1의 반도체 장치(1)의 구성을 나타내는 개략 블록도이다.
도 1을 참조하면, 반도체 장치(1)는 제어 신호 ext. /RAS, ext. /CAS, ext. /WE를 각각 수신하는 제어 신호 입력 단자(2∼6)와, 어드레스 입력 단자군(8)과, 데이터 신호 Din을 입력하는 입력 단자(14)와, 데이터 신호 Dout를 출력하는 출력 단자(16)와, 접지 전위 Vss가 제공되는 접지 단자(12)와, 1.5V의 전원 전위 Ext.Vcc1이 제공되는 전원 단자(10)와, 3.3V의 전원 전위 Ext. Vcc2가 주어지는 전원 단자(11)를 구비한다.
반도체 장치(1)는, 또한, 클럭 발생 회로(22)와, 로우 및 컬럼 어드레스 버퍼(24)와, 로우 디코더(26)와, 컬럼 디코더(28)와, 감지 증폭기+입출력 제어 회로(30)와, 메모리셀 어레이(32)와, 게이트 회로(18)와, 데이터 입력 버퍼(20) 및 데이터 출력 버퍼(34)를 구비한다.
클럭 발생 회로(22)는, 제어 신호 입력 단자(2, 4)를 통해 외부로부터 제공되는 외부 로우 어드레스 스트로브 신호 ext./RAS와 외부 컬럼 어드레스 스트로브 신호 ext./CAS에 기초를 둔 소정의 동작 모드에 상당하는 제어 클럭을 발생하여, 반도체 장치 전체의 동작을 제어한다.
로우 및 컬럼 어드레스 버퍼(24)는, 외부로부터 제공되는 어드레스 신호 A0∼Ai(i는 자연수)에 기초하여 생성한 어드레스 신호를 로우 디코더(26) 및 컬럼 디코더(28)에 제공한다.
로우 디코더(26)와 컬럼 디코더(28)에 따라서 지정된 메모리셀 어레이(32) 중의 메모리셀은, 감지 증폭기+입출력 제어 회로(30)와 데이터 입력 버퍼(20) 또는 데이터 출력 버퍼(22)를 통해 입출력 단자 Din또는 출력 단자 Dout를 통해 외부와 데이터를 교환한다.
로우 디코더(26)에는 3.3V의 전원 전위가 공급된다. 컬럼 디코더(28)에는, 1.5V의 전원 전위가 공급된다.
반도체 장치(1)는, 또한, 3.3V의 전원 전위가 동작 전원 전위로서 공급되고 1.5V의 전원 전위의 공급을 감시하여, 필요한 내부 노드의 고정을 하는 전위 고정 회로(36)를 구비한다.
도 1에 도시한 반도체 장치(1)는, 대표적인 일례이며, 예를 들면 동기형 반도체 기억 장치(SDRAM)나, 논리 LSI, 마이크로 프로세서 등에도 본 발명은 적용 가능하다.
도 2는, 도 1에 있어서의 전위 고정 회로(36)의 구성을 나타내는 회로도이다.
도 2를 참조하면, 전위 고정 회로(36)는, 1.5V계의 전원 차단을 검지하는 전위 검지부(51)와, 전위 검지부(51)의 출력을 받아 반전하는 인버터(60)와, 인버터(60)의 출력 진폭을 증폭시키는 레벨 변환 회로(62)와, 레벨 변환 회로(62)의 출력을 받아 반전하는 인버터(64)와, 인버터(64)의 출력을 게이트에 받아, 노드 Nout와 접지 노드 사이에 접속되는 N채널 MOS 트랜지스터(66)를 포함한다. 노드 Nout는, 1.5V계의 전원으로 구동되는 내부 회로(28a)의 출력 노드이다.
전위 검지부(51)는 3.3V의 전원 전위를 받아 1.0V의 참조 전위 Vref를 노드 N2로 출력하는 참조 전위 발생 회로(52)와, 1.5V의 전원 전위가 제공되는 전원 노드와 노드 N1 사이에 접속되는 저항(54) 및 노드 N1과 접지 노드 사이에 접속되는 캐패시터(56)로 이루어지는 저역 통과 필터와, 3.3V의 전원 전위에 의해 동작하고 플러스 입력 노드가 노드 N1에 접속되고, 마이너스 입력 노드가 노드 N1에 접속되는 비교 회로(58)를 포함한다. 비교 회로(58)는, 전위 검지부(52)의 검지 결과를 노드 N3으로 출력한다.
인버터(60)는, 소스가 3.3V의 전원 전위에 결합되고 드레인이 노드 N4와 접속되고 게이트가 노드 N3과 접속되는 P채널 MOS 트랜지스터(68)와, 게이트가 노드 N3과 접속되고 드레인이 노드 N4와 접속되는 N채널 MOS 트랜지스터(70)와, N채널 MOS 트랜지스터(70)의 소스로부터 접지 노드를 향하는 방향이 순방향이 되도록 다이오드 접속된 N채널 MOS 트랜지스터(72)를 포함한다.
레벨 변환 회로(62)는, 노드 N4가 입력에 접속된 인버터(74)와, 3.3V가 제공되는 전원 노드와 노드 N5 사이에 접속되고 게이트에 노드 N4가 접속되는 P채널 MOS 트랜지스터(78)와, 노드 N5와 접지 노드 사이에 접속되고 게이트에 노드 N6이 접속되는 N채널 MOS 트랜지스터(80)를 포함한다.
레벨 변환 회로(62)는, 또한, 3.3V가 제공되는 전원 노드와 노드 N6 사이에 접속되고 게이트에 인버터(74)의 출력이 접속되는 P채널 MOS 트랜지스터(82)와, 노드 N6과 접지 노드 사이에 접속되고 게이트에 노드 N5가 접속되는 N채널 MOS 트랜지스터(84)를 포함한다.
레벨 변환 회로(62)는, N채널 MOS 트랜지스터(76)를 더욱 포함한다. 인버터(74)는 3.3V의 전원 전위를 동작 전원 전위로서 받고, 순방향으로 다이오드 접속되어 있는 N채널 MOS 트랜지스터(76)를 통해 접지 노드와 접속되어 있다.
전위 고정 회로(36), 참조 전위 발생 회로(52), 비교 회로(58), 인버터(60, 64), 레벨 변환 회로(62)에 공급되는 전원 전위는 3.3V의 전원 전위를 공급하는 같은 공급원으로부터 전원 배선을 통해 제공되어 있다.
전위 고정 회로(36)는, 2개의 전원 전위 중 낮은 쪽의 전원 전위만의 공급이 정지되는 경우의 고정 회로이다. 3.3V의 전원 전위는, 항상 제공되어 있기 때문에, 전위 고정 회로(36) 그 자체는 3.3V의 전원 전위에 의해 구동된다.
도 3은, 도 2에 있어서의 참조 전위 발생 회로(52)의 회로 구성을 나타내는 회로도이다. 도 3을 참조하면, 참조 전위 발생 회로(52)는 3.3V의 전원 전위가 제공되는 전원 노드로부터 노드 N7을 향해 정전류를 흘리는 정전류원(88)과, 노드 N7과 접지 노드 사이에 직렬 접속되는 P채널 MOS 트랜지스터(90∼94)를 포함한다. P채널 MOS 트랜지스터(90∼94)의 게이트는 접지 노드와 접속되어 있다. 노드 N7로부터는 참조 전위 Vref가 출력되어 있다. 원하는 참조 전위의 값에 따라서 직렬 접속된 P채널 MOS 트랜지스터의 수는 증감된다.
도 4는, 도 2에 있어서의 비교 회로(58)의 회로 구성을 나타내는 회로도이다.
도 4를 참조하면, 비교 회로(58)는, 게이트에 소정의 고정 전위 레벨을 갖는 신호 BIAS를 수신하여 소스가 접지 노드에 고정된 N채널 MOS 트랜지스터(95)와, 게이트가 노드 N2에 접속되고 소스가 N채널 MOS 트랜지스터(95)의 드레인과 접속되는 N채널 MOS 트랜지스터(96)와, 소스가 3.3V의 전원 전위에 결합되고 게이트와 드레인이 N채널 MOS 트랜지스터(96)의 드레인과 접속된 P채널 MOS 트랜지스터(97)를 포함한다.
비교 회로(58)는, 게이트가 노드 N1에 더욱 접속되고 N채널 MOS 트랜지스터(95)의 드레인과 노드 N3 사이에 접속되는 N채널 MOS 트랜지스터(98)와, 소스가 3.3V의 전원 전위에 결합되고 드레인이 노드 N3과 접속되고 게이트가 N채널 MOS 트랜지스터(96)의 드레인과 접속된 P채널 MOS 트랜지스터(99)를 포함한다. 노드 N3은 비교 회로(58)의 출력 노드이다.
이러한 비교 회로는, N채널 MOS 트랜지스터(95)를 전류 제한용의 트랜지스터로서 내장하고 있고, 노드 N3은 L 레벨 출력 시에는 그 전위가 접지 전위보다도 부유된 상태에 있다. 따라서, 도 2에 있어서의 레벨 변환 회로(62)를 사용하여 L 레벨의 전위를 접지 전위로 하고 있다. 레벨 변환 회로(62)의 동작에 의해, N채널 MOS 트랜지스터(66)의 도통/비도통의 전환을 정확하게 행할 수 있다.
도 5는, 전위 고정 회로(36)의 동작을 설명하기 위한 동작 파형도이다.
도 2, 도 5를 참조하면, 시각 t1 이전에는 1.5V계의 외부 전원 전위 Ext.Vcc1은 공급되어 있다. 따라서 노드 N3, N4, N6의 전위는 각각, L, H, H 레벨이다. 그리고 내부 회로(28a)는 동작하고 있고 노드 Nout은 통상의 동작 상태에 있고, AC적으로 변동하면서 H 레벨 또는 L 레벨의 상태를 취하고 있다.
시각 t1에 외부 전원 전위 Ext. Vcc1이 전원 차단에 의해 강하하고, 참조 전위 Vref인 1.0V보다 낮아지면, 전위 검지부(51)는 출력을 노드 N3으로 출력한다. 따라서 노드 N3, N4, N6은 각각, H, L, L 레벨로 된다. 전원 전위가 공급되지 않기 때문에 내부 회로(28a)는 노드 Nout에 신호를 제공하지 않는다. 그래서, N채널 MOS 트랜지스터(66)가 도통 상태가 됨으로써, 노드 Nout를 L 레벨로 고정한다.
이러한, 전위 고정 회로(36)가 적절하게 이용되는 경우를 일례로서 설명한다.
다시 도 1을 참조하면, 반도체 장치(1)는, 메모리셀 어레이를 구비하는 반도체 기억 장치이다. 셀프리프레시 시에 1.5V의 외부 전원 전위를 전원 차단으로 하는 경우를 고려한다. 이 때, 셀프리프레시 시에도 동작하는 회로(로우 계통 회로)는 3.3V의 전원 전위를 동작 전원 전위로서 받는 구성으로 한다.
셀프리프레시 시에는, 컬럼 동작은 행해지지 않으므로, 예를 들면 컬럼 선택선 CSL은 항상 L 레벨로 고정해 놓을 필요가 있다.
그러나, 컬럼 선택선 CSL를 구동하는 드라이버 회로는 1.5V의 전원 전위로부터 구동 전류의 공급을 받으므로, 그 출력인 컬럼 선택선은 중간 전위로 불안정하게 전위가 흔들릴 가능성이 있다.
이러한, 노드는 1.5V의 전원 차단 상태에 있어서는, 고정 전위 예를 들면 L레벨로 고정해 놓지 않으면, 메모리셀에 축적된 데이터가 파괴될 우려가 있다.
다음에, 다른 부분에의 적용예를 나타낸다.
도 6은, 워드선의 구동계에 실시예 1을 적용하는 경우를 나타내는 회로도이다.
도 6을 참조하면, 이 회로는, 도 1에 도시한 로우 디코더(26)의 출력부에 설치되고, 메모리셀 어레이(32) 내부의 워드선을 구동하는 구동 회로이다.
이 구동 회로는, 1.5V의 외부 전원으로부터 동작 전원 전위의 공급을 받아, 신호 SIG1을 수신하고 반전 출력을 노드 N61로 출력하는 인버터(352)와, 신호 SIG2를 게이트에 수신하여 노드 N61과 접지 노드 사이에 접속된 N채널 MOS 트랜지스터(354)와, 3.3V의 외부 전원으로부터 동작 전원 전위의 공급을 받고, 신호 SIG2를 수신하여 반전하는 인버터(356)와, 3.3V의 외부 전원 전위가 제공되는 노드와 노드 N62 사이에 접속되어 게이트에 인버터(356)의 출력을 받는 P채널 MOS 트랜지스터(358)를 포함한다.
이 구동 회로는, 또한, 인버터(352)의 출력의 H 레벨을 승압 전위 Vpp로 레벨 변환하는 레벨 변환 회로(360)와, 레벨 변환 회로(360)의 출력을 받고, 함께 승압 전위 Vpp로부터 동작 전원 전위의 공급을 받는 직렬로 접속된 인버터(362, 364)를 포함한다. 인버터(364)는 워드선 WL을 구동한다.
메모리셀 어레이(32)는 복수의 비트선, 복수의 N채널 MOS 트랜지스터, 복수의 메모리셀을 포함한다. 비트선 BL과, 비트선 BL과 셀 플레이트 CP 사이에 직렬로 접속된 N채널 MOS 트랜지스터(380) 및 캐패시터(382)가 대표적으로 도시된다. 워드선 WL은, N채널 MOS 트랜지스터(380)의 게이트에 접속된다.
레벨 변환 회로(360)는 승압 전위 Vpp가 제공되는 승압 노드와 노드 N63 사이에 접속되고 게이트가 노드 N64에 접속되는 P채널 MOS 트랜지스터(372)와, 노드 N63과 접지 노드 사이에 접속되고 게이트가 노드 N61에 접속되는 N채널 MOS 트랜지스터(374)와, 노드 N61이 입력에 접속되고 반전 출력을 노드 N62에 제공하는 인버터(370)와, 신호 SIG2에 따라서 1.5V의 전원 전위를 동작 전원 전위로서 인버터(370)에 공급하는 P채널 MOS 트랜지스터(368)를 포함한다.
레벨 변환 회로(360)는, 승압 전위 Vpp가 제공되는 승압 노드와 노드 N64 사이에 접속되고 게이트가 노드 N63에 접속되는 P채널 MOS 트랜지스터(376)와, 노드 N64과 접지 노드 사이에 접속되고 게이트가 노드 N62에 접속되는 N채널 MOS 트랜지스터(378)를 포함한다.
이러한 회로 구성에 있어서는, 대기 시 등에 1.5V의 전원 전위가 외부로부터 공급되지 않을 때에는, 인버터(352, 370)의 출력은 불안정한 전위로 된다. 따라서, N채널 MOS 트랜지스터(354), P채널 MOS 트랜지스터(358)를 설치하고 있다. 대기 시 등에 신호 SIG2를 H 레벨로 하면 노드 N61, N62의 전위를 고정시킬 수가 있다. 신호 SIG2는, 도 2에서 설명한 바와 같이 1.5V의 전원 차단을 검지한 경우에 H 레벨로 설정된다.
따라서, 실시예 1에서 설명한 바와 같은 전위 고정 회로에서 전원 차단 시에 노드의 전위를 고정함으로써, 오동작, 데이터 파괴 등의 문제점을 방지하여, 안정된 동작을 보증할 수가 있다.
[실시예 2]
실시예 2의 반도체 장치는, 입력되는 2 전원 중, 높은 쪽의 전원 전위가 대기 시 등에 공급 정지되는 점이 실시예 1과 다르다.
도 7은, 실시예 2의 반도체 장치에 이용되는 전위 고정 회로(100)의 구성을 나타내는 회로도이다.
도 7을 참조하면, 전위 고정 회로(100)는 3.3V계의 전원 차단을 검지하는 전위 검지부(101)와, 전위 검지부(101)의 출력을 받아 반전하는 인버터(114)와, 인버터(114)의 출력 진폭을 증폭시키는 레벨 변환 회로(116)와, 레벨 변환 회로(116)의 출력을 받아 반전하는 인버터(118)와, 인버터(118)의 출력을 게이트에 받고, 노드 Nout2와 접지 노드 사이에 접속되는 N채널 MOS 트랜지스터(120)를 포함한다. 노드 Nout2는, 3.3V계의 전원으로 구동되는 내부 회로(102)의 출력 노드이다.
전위 검지부(101)는, 1.5V의 전원 전위를 받아 1.0V의 참조 전위 Vref를 노드 N12로 출력하는 참조 전위 발생 회로(110)와, 외부로부터 제공되는 3.3V의 전원 전위를 받아 노드 N11에 분압 전위 VDIV를 출력하는 분압 회로(104)와, 1.5V의 전원 전위를 받아 동작하고 플러스 입력 노드가 노드 N12에 접속되고, 마이너스 입력 노드가 노드 N11에 접속되는 비교 회로(112)를 포함한다. 비교 회로(112)는 전위 검지부(101)의 검지 결과를 노드 N13으로 출력한다.
인버터(114)는, 소스가 1.5V의 전원 전위에 결합되고 드레인이 노드 N14와 접속되고 게이트가 노드 N13과 접속되는 P채널 MOS 트랜지스터(122)와, 게이트가 노드 N13과 접속되고 드레인이 노드 N14와 접속되는 N채널 MOS 트랜지스터(124)와, N채널 MOS 트랜지스터(124)의 소스로부터 접지 노드를 향하는 방향이 순방향이 되도록 다이오드 접속된 N채널 MOS 트랜지스터(126)를 포함한다.
레벨 변환 회로(116)는, 노드 N14가 입력으로 접속된 인버터(128)와, 1.5V의 전원 전위를 받는 전원 노드와 노드 N15 사이에 접속되고 게이트에 노드 N14가 접속되는 P채널 MOS 트랜지스터(132)와, 노드 N15와 접지 노드 사이에 접속되어 게이트에 노드 N16이 접속되는 N채널 MOS 트랜지스터(134)를 포함한다.
레벨 변환 회로(116)는, 또한, 1.5V의 전원 전위를 받는 전원 노드와 노드 N16 사이에 접속되고 게이트에 인버터(128)의 출력이 접속되는 P채널 MOS 트랜지스터(136)와, 노드 N16과 접지 노드 사이에 접속되고 게이트에 노드 N15가 접속되는 N채널 MOS 트랜지스터(138)를 포함한다.
레벨 변환 회로(116)는, N채널 MOS 트랜지스터(130)를 더욱 포함한다. 인버터(128)는 1.5V의 전원 전위를 동작 전원 전위로서 받고, 순방향으로 다이오드 접속되어 있는 N채널 MOS 트랜지스터(130)를 통해 접지 노드와 접속되어 있다.
전위 고정 회로(100)는, 2개의 전원 전위 중 높은 쪽의 전원 전위만의 공급이 정지되는 경우의 고정 회로이다.
전위 고정 회로(100)가 포함되어 있는 참조 전위 발생 회로(110), 비교 회로(112), 인버터(114), 레벨 변환 회로(116) 및 인버터(118)에 공급되는 전원 전위는, 같은 1.5V의 공급원으로부터 전원 배선을 통해 제공되어 있다.
내부 회로(102)와 분압 회로(104)에 공급되는 전원 전위는, 같은 3.3V의 공급원으로부터 전원 배선을 통해 제공되어 있다.
도 8은, 도 7에 도시한 분압 회로(104)의 구성을 나타내는 회로도이다.
도 8을 참조하면, 분압 회로(104)는, 외부로부터 3.3V의 전원 전위가 제공되는 전원 노드와 접지 노드 사이에 직렬로 접속되는 저항(140, 142)을 포함한다. 저항(140, 142)의 접속 노드로부터는 분압 전위 VDIV가 출력된다.
저항(140, 142)의 저항비는 1.5V의 분압 전위 VDIV가 출력되는 값으로 설정된다.
도 9는, 전위 고정 회로(100)의 동작을 설명하기 위한 동작 파형도이다.
도 7, 도 9를 참조하면, 시각 t1 이전에는 3.3V계의 외부 전원 전위는 공급되어 있다. 따라서, 분압 출력 VDIV는 1.5V이다. 따라서 노드 N13, N14, N16의 전위는 각각, L, H, H 레벨이다. 그리고 내부 회로(102)는 동작하고 있고 노드 Nout2는 통상의 동작 상태에 있으며, AC적으로 변동하면서 H 레벨 또는 L 레벨의 상태를 취하고 있다.
시각 t1에 3.3V계의 외부 전원 전위가 전원 차단에 의해 강하하면, 그에 따라서, 분압 전위 VDIV도 강하한다. 분압 전위 VDIV가, 참조 전위 Vref인 1.0V보다 낮아지면 전위 검지부(101)는, 출력을 노드 N13으로 출력한다. 따라서 노드 N13, N14, N16은 각각, H, L, L 레벨로 된다. 전원 전위가 공급되지 않기 때문에 내부 회로(102)는 노드 Nout2에 신호를 제공하지 않는다. 그래서, N채널 MOS 트랜지스터(120)가 도통 상태가 됨으로써, 노드 Nout2를 L 레벨로 고정한다.
예를 들면, DRAM(Dynamic Random Access Memory)와 논리 회로를 혼재한 반도체 장치에 있어서, DRAM에는 3.3V의 전원 전위가 공급되고, 논리 회로에는 1.5V의 전원 전위가 공급되어 있는 구성을 취하는 경우가 있다. 이러한 경우에, 반도체 장치가 사용되는 시스템의 구성에 의해서는, 예를 들면 대기 시 등에 DRAM은 동작시킬 필요가 없는 경우가 있을 수 있다. 이 때, 높은 3.3V의 전원 전위는 전원 차단으로 해 놓는 경우가 소비 전력 저감으로 이어진다.
실시예 2에서 도시한 바와 같은 구성으로 함으로써, 외부로부터 제공되는 2개의 전원 전위 중, 대기 시 등에 전위가 높은 쪽이 전원 차단으로 되는 경우에 있어서도 오동작, 데이터 파괴 등의 문제점을 방지하는 것이 가능하다.
[실시예 3]
실시예 3의 반도체 장치는, 입력되는 2계통의 전원 전위가 같은 경우에, 어느 1계통의 전원 전위가 공급 정지되는 점이 실시예 1과 다르다.
입력 전위가 모두 3.3V인 VccA, VccB의 2계통의 전원 전위가 공급되는 경우 에 대해 도면을 사용하여 설명한다.
도 10은, 실시예 3의 반도체 장치에 이용되는 전위 고정 회로(150)의 구성을 나타내는 회로도이다.
도 10을 참조하면, 전위 고정 회로(150)는, 3.3V의 전원 전위 VccA계의 전원 차단을 검지하는 전위 검지부(151)와, 전위 검지부(151)의 출력을 받아 반전하는 인버터(164)와, 인버터(164)의 출력 진폭을 증폭시키는 레벨 변환 회로(166)와, 레벨 변환 회로(166)의 출력을 받아 반전하는 인버터(168)와, 인버터(168)의 출력을 게이트에 받고, 노드 Nout3과 접지 노드 사이에 접속되는 N채널 MOS 트랜지스터(170)를 포함한다. 노드 Nout3은 3.3V의 전원 전위 VccB계의 전원으로 구동되는 내부 회로(152)의 출력 노드이다.
전위 검지부(151)는, 3.3V의 전원 전위 Vcc를 받아 1.0V의 참조 전위 Vref를 노드 N22로 출력하는 참조 전위 발생 회로(160)와, 3.3V의 전원 전위 Vcc를 받아 노드 N21에 분압 전위 VDIV2를 출력하는 분압 회로(154)와, VccB를 전원 전위로서 받아 동작하여 플러스 입력 노드가 노드 N22에 접속되고, 마이너스 입력 노드가 노드 N21에 접속되는 비교 회로(162)를 포함한다. 비교 회로(162)는, 전위 검지부(l51)의 검지 결과를 노드 N23으로 출력한다.
인버터(164)는, 소스가 전원 전위 VccB에 결합되고 드레인이 노드 N24와 접속되어 게이트가 노드 N23과 접속되는 P채널 MOS 트랜지스터(172)와, 게이트가 노드 N23과 접속되어 드레인이 노드 N24와 접속되는 N채널 MOS 트랜지스터(174)와, N채널 MOS 트랜지스터(174)의 소스로부터 접지 노드를 향하는 방향이 순방향이 되도록 다이오드 접속된 N채널 MOS 트랜지스터(176)를 포함한다.
레벨 변환 회로(166)는, 노드 N24가 입력으로 접속된 인버터(178)와, 전원 전위 VccB가 제공되는 전원 노드와 노드 N25 사이에 접속되고 게이트에 노드 N24가 접속되는 P채널 MOS 트랜지스터(182)와, 노드 N25과 접지 노드 사이에 접속되고 게이트에 노드 N26이 접속되는 N채널 MOS 트랜지스터(184)를 포함한다.
레벨 변환 회로(166)는, 또한, 전원 전위 VccB가 제공되는 전원 노드와 노드 N26 사이에 접속되어 게이트에 인버터(178)의 출력이 접속되는 P채널 MOS 트랜지스터(186)와, 노드 N26과 접지 노드 사이에 접속되고 게이트에 노드 N25가 접속되는 N채널 MOS 트랜지스터(188)를 포함한다.
레벨 변환 회로(166)는, N채널 MOS 트랜지스터(180)를 더욱 포함한다. 인버터(178)는, 전원 전위 VccB를 동작 전원 전위로서 받고, 순방향으로 다이오드 접속되어 있는 N채널 MOS 트랜지스터(180)를 통해 접지 노드와 접속되어 있다.
전위 고정 회로(150)는 3.3V의 전원 전위 VccB를 전원으로서 동작하는 회로이고, 도 10에서는, 참조 전위 발생 회로(160), 비교 회로(162), 인버터(164, 168)및 레벨 변환 회로(166)에 공급되는 전원 전위 VccB는, 같은 3.3V 공급원으로부터 전원 배선을 통해 제공되어 있다.
내부 회로(152)와 분압 회로(154)에 공급되는 전원 전위는, VccA가 공급되어 있는 같은 3.3V의 공급원으로부터 전원 배선을 통해 제공되어 있다.
전위 고정 회로(150)는, 전원 전위 VccA의 공급이 정지되는 경우의 고정 회로이다. 또한, 전원 전위 VccA와 전원 전위 VccB 중, 전원 차단이 되는 측이 고정되어 있지 않고 어느 한쪽이 전원 차단으로 되는 경우에는, 도 10에 도시한 회로 외에, 도 10에 있어서의 전원 전위 VccA와 전원 전위 VccB를 교체한 회로를 더욱 탑재한다.
도 11은, 실시예 3의 변형예를 나타내는 회로도이다.
도 11을 참조하면, 전위 고정 회로(200)는 전원 전위 VccA의 강하를 검지하여, VccA에서 동작하는 내부 회로(204)의 출력을 L 레벨로 고정하는 회로이다.
전위 고정 회로(202)는 전원 전위 VccB의 강하를 검지하여, VccB에서 동작하는 내부 회로(206)의 출력을 L 레벨로 고정하는 회로이다.
전위 고정 회로(200)는, 전원 전위 VccA의 강하를 검지하는 전위 검지부(212)와, 전위 검지부(212)의 출력을 받아 반전하는 인버터(214)와, 인버터(214)의 출력 진폭을 증폭시키는 레벨 변환 회로(216)와, 레벨 변환 회로(216)의 출력을 받아 반전하는 인버터(218)와, 인버터(218)의 출력을 게이트에 받고, 노드 Nout4와 접지 노드 사이에 접속되는 N채널 MOS 트랜지스터(220)를 포함한다. 노드 Nout4는 3.3V의 전원 전위 VccA계의 전원으로 구동되는 내부 회로(204)의 출력 노드이다.
전위 고정 회로(200)는 인버터(218)의 출력 노드인 노드 N31과 접지 노드 사이에 접속되고, 게이트가 노드 N32에 접속되는 N채널 MOS 트랜지스터(222)를 더욱 포함한다. 전위 고정 회로(200)는, 전원 전위 VccB계의 회로이므로, 전원 전위 VccB가 전원 차단에 의해 저하했을 때에 불안정한 출력 노드를 고정시킬 필요가 있기 때문이다.
전위 검지부(212), 인버터(214), 레벨 변환 회로(216)는, 도 10에 도시한 전위 검지부(151), 인버터(164), 레벨 변환 회로(166)와 각각 마찬가지의 회로 구성을 갖기 때문에 설명은 반복하지 않는다.
전위 고정 회로(202)는, 전원 전위 VccB의 강하를 검지하는 전위 검지부(232)와, 전위 검지부(232)의 출력을 받아 반전하는 인버터(234)와, 인버터(234)의 출력 진폭을 증폭시키는 레벨 변환 회로(236)와, 레벨 변환 회로(236)의 출력을 받아 반전하는 인버터(238)와, 인버터(238)의 출력을 게이트에 받고, 노드 Nout5와 접지 노드 사이에 접속되는 N채널 MOS 트랜지스터(240)를 포함한다. 노드 Nout5는 3.3V의 전원 전위 VccB계의 전원으로 구동되는 내부 회로(206)의 출력 노드이다.
전위 고정 회로(202)는 인버터(238)의 출력 노드인 노드 N32와 접지 노드 사이에 접속되고, 게이트가 노드 N31에 접속되는 N채널 MOS 트랜지스터(242)를 더욱 포함한다. 전위 고정 회로(202)는 전원 전위 VccA계의 회로이므로, 전원 전위 VccA가 전원 차단에 의해 저하했을 때에 불안정한 출력 노드를 고정시킬 필요가 있기 때문이다.
전위 검지부(232), 인버터(234), 레벨 변환 회로(236)는 도 10에 도시한 전위 검지부(151), 인버터(164), 레벨 변환 회로(166)와 각각 마찬가지의 회로 구성을 구비하기 때문에 설명은 반복하지 않는다.
이와 같이 하여 2 전원의 전원 차단을 상호 서로 검지하면, 어느 한쪽이 전원 차단이 된 경우에서도 반도체 장치가 자가 검지하여 필요한 노드를 고정한다.
이상과 같은 구성으로 함으로써, 외부로부터 제공되는 2계통의 같은 전원 전위중, 대기 시 등에 어느 하나의 계통의 전원 전위가 전원 차단으로 되는 경우에 있어서도 오동작, 데이터 파괴 등의 문제점을 방지할 수 있다.
[실시예 4]
실시예 4에서는, 실시예 1의 전위 고정 회로와 실시예 2의 전위 고정 회로를 함께 구비하는 경우를 설명한다.
도 12는, 실시예 4의 반도체 장치에 이용되는 전위 고정 회로의 접속 관계를 나타내는 블록도이다.
도 12를 참조하면, 전위 고정 회로(250)는 3.3V의 전원 전위의 강하를 검지하여, 3.3V의 전원 전위에서 동작하는 내부 회로(254)의 출력을 L 레벨로 고정시키는 회로이다.
전위 고정 회로(252)는, 1.5V의 전원 전위의 강하를 검지하여, 1.5V의 전원 전위에서 동작하는 내부 회로(256)의 출력을 L 레벨로 고정시키는 회로이다.
전위 고정 회로(250)는, 3.3V의 전원 전위의 강하를 검지하는 전위 검지부(262)와, 전위 검지부(262)의 출력을 받아 반전하는 인버터(264)와, 인버터(264)의 출력 진폭을 증폭시키는 레벨 변환 회로(266)와, 레벨 변환 회로(266)의 출력을 받아 반전하는 인버터(268)와, 인버터(268)의 출력을 게이트에 받고, 노드 Nout6과 접지 노드 사이에 접속되는 N채널 MOS 트랜지스터(270)를 포함한다. 노드 Nout6은 3.3V의 전원 전위계의 전원으로 구동되는 내부 회로(254)의 출력 노드이다.
전위 고정 회로(250)는 인버터(268)의 출력 노드인 노드 N41과 접지 노드 사이에 접속되고, 게이트가 노드 N42에 접속되는 N채널 MOS 트랜지스터(272)를 더욱 포함한다. 전위 고정 회로(250)는 1.5V의 전원 전위계의 회로이므로, 1.5V의 전원 전위가 전원 차단에 의해 저하했을 때에 불안정한 출력 노드를 고정시킬 필요가 있기 때문이다.
전위 검지부(262), 인버터(264), 레벨 변환 회로(266)는, 도 7에 도시한 전위 검지부(101), 인버터(114), 레벨 변환 회로(116)와 각각 마찬가지의 회로 구성을 갖기 때문에 설명은 반복하지 않는다.
전위 고정 회로(252)는 1.5V의 전원 전위의 강하를 검지하는 전위 검지부(282)와, 전위 검지부(282)의 출력을 받아 반전하는 인버터(284)와, 인버터(284)의 출력 진폭을 증폭시키는 레벨 변환 회로(286)와, 레벨 변환 회로(286)의 출력을 받아 반전하는 인버터(288)와, 인버터(288)의 출력을 게이트에 받고, 노드 Nout7과 접지 노드 사이에 접속되는 N채널 MOS 트랜지스터(290)를 포함한다. 노드 Nout7은, 1.5V의 전원 전위계의 전원으로 구동되는 내부 회로(256)의 출력 노드이다.
전위 고정 회로(252)는, 인버터(288)의 출력 노드인 노드 N42와 접지 노드 사이에 접속되고, 게이트가 노드 N41에 접속되는 N채널 MOS 트랜지스터(292)를 더욱 포함한다. 전위 고정 회로(252)는 3.3V의 전원 전위계의 회로이므로, 3.3V의 전원 전위가 전원 차단에 의해 저하되었을 때에 불안정한 출력 노드를 고정시킬 필요가 있기 때문이다.
전위 검지부(282), 인버터(284), 레벨 변환 회로(286)는, 도 10에 도시한 전위 검지부(151), 인버터(164), 레벨 변환 회로(166)와 각각 마찬가지의 회로 구성을 구비하기 때문에 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 2계통의 전원 중 높은 전원 전위 혹은 낮은 전원 전위를 구비하는 전원 중 어느 하나가 전원 차단으로 되어도 그 상태를 검지하여, 오동작을 방지하는 장치가 실현된다.
[실시예 5]
도 13은, 실시예 5에 있어서의 전원 차단의 검지 회로의 구성을 나타내는 회로도이다.
도 13을 참조하면, 실시예 5에 있어서의 반도체 장치는 1.5V의 전원 전위를 받아 동작하는 내부 회로(300, 306)를 포함한다.
내부 회로(300)는, 그 전원 노드가 노드 N52에 접속되어 있다. 노드 N52에는, 외부로부터 내부 배선을 통해 1.5V의 전원 전위가 제공되는 것이지만, 그 내부 배선은 저항(304)으로 나타내는 저항 성분을 갖고 있다.
내부 회로(306)는, 그 전원 노드가 노드 N51에 접속되어 있다. 노드 N51에는, 외부로부터 내부 배선을 통해 1.5V의 전원 전위가 제공되는 것이지만, 그 내부 배선은 저항(310)으로 나타내는 저항 성분을 갖고 있다.
노드 N52의 전위는, 내부 회로(300)에서 소비되는 전류치와 저항(304)의 저항치에 따라서 정해진다. 노드 N51의 전위는, 내부 회로(306)에서 소비되는 전류치와 저항(310)의 저항치에 따라서 정해진다. 따라서, 전위의 저하는 노드 N51, N52에서 반드시 동일하게 발생된다고는 볼수 없다.
이 반도체 장치는, 또한, 노드 N52의 전위의 저하를 검지하여 신호 A2를 출력하는 검지 회로(302)와, 노드 N51의 전위의 저하를 검지하여 신호 A1을 출력하는 검지 회로(308)와, 신호 A1, A2를 수신하여 전원 차단의 판정을 하는 판정 회로(312)와, 판정 회로(312)의 출력을 받아 보유하는 래치 회로(314)와, 내부 회로(306)의 출력 노드인 노드 Nout8을 래치 회로(314)의 출력에 따라 L 레벨로 고정하는 N채널 MOS 트랜지스터(326)를 포함한다.
검지 회로(302, 308), 판정 회로(312) 및 래치 회로(314)는 도시하지 않지만, 내부 회로(300, 306)에 제공되어 있는 1.5V의 전원 전위와는 별도로 독립하여 제공되는 전원 전위에 의해 구동된다.
판정 회로(312)는 신호 A1, A2를 입력으로 수신하여 신호 S를 출력하는 NAND 회로(316)와, 신호 A1, A2를 입력으로 받는 NOR 회로(318)와, NOR 회로(318)의 출력을 수신하여 반전하고, 신호 R을 출력하는 인버터(320)를 포함한다.
래치 회로(314)는, 신호 S를 한쪽의 입력으로 수신하고 신호 Q를 출력하는 NAND 회로(322)와, 신호 Q, R을 입력으로 수신하는 NAND 회로(324를) 포함한다. NAND 회로(324)의 출력은, NAND 회로(322)의 다른쪽의 입력으로 제공된다.
신호 Q는 N채널 MOS 트랜지스터(326)의 게이트에 제공되고, 활성 시에 노드 Nout8을 L 레벨로 한다.
도 14는, 도 13에 도시한 회로의 동작 설명을 하기 위한 동작 파형도이다.
도 13, 도 14를 참조하면, 우선, 시각 t1에 있어서 노드 N51의 전위가 검지 회로(308)의 내부의 참조 전위보다 낮아지면, 신호 A1은 L 레벨로부터 H 레벨로 상승한다. 그러나, 판정 회로(312)는, 아직 신호 A2가 H 레벨로 되어 있지 않으므로, 신호 S를 출력하지 않기 때문에 신호 Q는 아직 L 레벨이다. 따라서, 노드 Nout8은 고정되지 않는다.
시각 t2에 있어서 노드 N52의 전위가 검지 회로(302)의 내부의 참조 전위보다 낮아지면, 신호 A2는 L 레벨로부터 H 레벨로 상승한다. 신호 A1, A2가 양쪽 모두 H 레벨로 되었으므로 판정 회로(312)에 의해 전원 차단이라고 판단되고, 신호 Q는 H 레벨로 되고, N채널 MOS 트랜지스터(326)가 도통하고, 노드 Nout8은 L 레벨로 고정된다.
노드 N51과 노드 N52에서는, 전원 차단 시에 있어서의 전위의 변화의 속도가 다르지만, 이것은, 저항(304, 310)의 저항치의 차나, 내부 회로(300, 306)의 소비 전류의 차, 안정화 컨덴서의 용량의 차 등에 기인한다.
1.5V의 전원이 재투입되면, 시각 t3에 있어서 노드 N51의 전위가 검지 회로(308)의 내부의 참조 전위보다 높아지고, 신호 A1은 H 레벨로부터 L 레벨로 하강한다. 그러나, 판정 회로(312)는, 아직 신호 A2가 L 레벨로 되어 있지 않기 때문에, 신호 R을 출력하지 않으므로 신호 Q는 아직 H 레벨이다. 따라서, 노드 Nout8은 고정되어 있다.
시각 t4에 있어서 노드 N52의 전위가 검지 회로(302)의 내부의 참조 전위보다 높아지면, 신호 A2는 H 레벨로부터 L 레벨로 하강한다. 신호 A1, A2가 양쪽 모두 L 레벨로 되었으므로 판정 회로(312)에 의해 전원 차단은 복구하였다고 판단되고, 신호 Q는 L 레벨로 되고, N채널 MOS 트랜지스터(326)가 비도통으로 되어, 노드 Nout8의 고정은 해제된다.
이어서, 전원의 순간 드롭이 일어난 경우의 설명을 한다.
시각 t5에서는, 순간 드롭에 의해 노드 N51의 전위는 검지 회로(308)의 내부의 참조 전위보다 낮어졌기 때문에 신호 A1에 변화가 보인다. 이러한 경우에서도, 노드 N52에 있어서는, 전위 강하가 뚜렷하지 않고 조속하게 복구되었기 때문에 신호 A2에는 변화는 발생되지 않는다. 이러한 경우에 있어서는, 판정 회로(312)의 기능에 의해 래치 회로(314)의 보유 데이터는 변화하지 않다.
이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상과 같이 여러가지 관점으로부터 전원 전위의 변화를 검지함으로써, 전원의 순간 드롭에 전위 고정 회로가 반응하여, 내부 노드의 잘못된 전위 고정이 이루어지는 오동작을 방지하는 것이 가능하게 된다.

Claims (3)

  1. 제1 전원 전위를 전달하기 위해 설치되는 제1 전원 배선,
    상기 제1 전원 배선으로부터 상기 제1 전원 전위를 받아 동작을 하고, 제1 내부 노드에 대해 제1 주 신호를 출력하는 제1 내부 회로,
    제2 전원 전위를 전달하기 위해 설치되는 제2 전원 배선, 및
    상기 제2 전원 배선으로부터 상기 제2 전원 전위를 받아 동작을 하는 제2 내부 회로
    를 구비하고,
    상기 제2 내부 회로는,
    상기 제1 전원 배선의 전위를 감시하여 전원 차단을 검지하면, 미확정 상태가 되는 상기 제1 주 신호를 대신하여 상기 제1 내부 노드의 전위를 결정하는 제1 보조 신호를 출력하는 제3 내부 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 내부 회로는,
    상기 제1 전원 배선의 전위를 감시하여 전원 차단을 검지하는 제1 전위 검지부, 및
    상기 제1 전위 검지부의 출력에 따라서 도통하고 상기 보조 신호로서 소정의 고정 전위를 상기 제1 내부 노드에 전달하는 제1 스위치 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 내부 회로는, 상기 제2 전원 배선에 제2 전원 전위가 제공되고 있을 때에 제2 내부 노드에 제2 주 신호를 출력하고,
    상기 제1 내부 회로는,
    상기 제2 전원 배선의 전위를 감시하여 전원 차단을 검지하여, 미확정 상태가 되는 상기 제2 주 신호를 대신하여 상기 제2 내부 노드의 전위를 결정하는 제2 보조 신호를 공급하는 제4의 내부 회로를 포함하는 것을 특징으로 하는 반도체 장치.
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