JP2006190460A - 強誘電体メモリ装置及びその駆動方法 - Google Patents

Abstract

【課題】所定の動作を行うにあたって電源がオフされる場合にメモリセルのデータを保護するための強誘電体メモリ装置及びその駆動方法を提供することにある。
【解決手段】強誘電体メモリ装置において、前記メモリ装置に電源を供給するための電源供給部と、前記電源供給部の電源レベルを検出して前記電源がオフ状態の場合にこれに従う検出信号を発生させる電源検出回路と、前記内部チップイネーブル信号がイネーブルされた後に前記検出信号が第１時点で印加される場合には前記内部チップイネーブル信号をディスエーブルさせて前記メモリ装置の動作を中断させ、前記検出信号が第２時点で印加される場合には前記内部チップイネーブル信号がイネーブル状態を維持するようにして、前記内部チップイネーブル信号により発生が制御される前記メモリ装置の動作に必要な制御信号により前記メモリ装置の動作が継続されるようにするための内部チップイネーブル信号発生回路と、を備える。
【選択図】図１

Description

本発明は、強誘電体メモリ装置及びその駆動方法に係るもので、詳しくは、所定の動作を行うにあたって電源がオフされる場合にメモリセルのデータを保護するための強誘電体メモリ装置及びその駆動方法に関する。

最近、強誘電体薄膜をキャパシタの誘電膜に用いることにより、ＤＲＡＭ装置で必要なリフレッシュの限界を克服し、大容量メモリを利用可能な装置の開発が進んでいる。このような強誘電体薄膜を用いる強誘電体メモリは、不揮発性メモリ装置の一種であって、電源が切られた状態でも格納された情報を保持することができるほか、高速アクセスが可能であり、電力消費が低く、衝撃に対する強度が高いという様々な長所を有する。したがって、このような強誘電体メモリは、携帯用コンピューター、携帯電話、ゲーム機、ファイル保存及び検索機能を有する多様な電子機器及び装備における主記憶装置として、或いは音声及びイメージを記録するための記録媒体として使用されるだろう。

強誘電体メモリ装置において、強誘電体キャパシタとアクセストランジスタからなるメモリセルは、強誘電体キャパシタの電気的分極状態に応じた論理的状態を有するデータ”１”または”０”を保持する。強誘電体キャパシタの両端に電圧が印加されるとき、電界の方向に従って強誘電物質が分極する。この強誘電物質の分極状態が変化するスイッチングしきい電圧を強制電圧という。そして、メモリセルに保持されたデータをリードするために強誘電体キャパシタの両電極の間に電位差が発生するように電圧を印加して、ビットラインに現れる電荷量の変化によりメモリセルに保持されるデータの状態を感知する。

図７は、強誘電体キャパシタを構成する一般の強誘電物質のヒステリシスカーブ曲線を示す。図７に示すように、接地電圧（Ｖｓｓまたは０Ｖ）が印加されてから強誘電物質に電界が印加されない場合には分極が発生しない。強誘電体キャパシタの両端の電圧が正の方向に増加するとき、分極度（または電荷量）は０から正の分極領域内の状態点Ａまで増加する。状態点Ａにおいて分極は一方向に発生し、状態点Ａでの分極度は最大値に至るようになる。このとき、分極度、即ち、強誘電物質が保有する電荷の量は＋Ｑｓとして標記される。

以後、キャパシタの両端の電圧が再度接地電圧Ｖｓｓまで落ちる場合であっても、分極度は０まで低くならず状態点Ｂに残留する。このような残留分極に従い強誘電物質が保有する電荷の量、即ち、残留分極度は＋Ｑｒとして標記される。次いで、キャパシタの両端の電圧が負の方向に増加すると、分極度は状態点Ｂから負の電荷分極領域内の状態点Ｃに変化する。状態点Ｃにおいて強誘電物質は状態点Ａでの分極方向に反対となる方向に分極される。このときの分極度は−Ｑｓとして標記される。以後、キャパシタの両端の電圧が再度接地電圧Ｖｓｓまで落ちても、分極度は０までに落ちずに状態点Ｄに残留する。このときの残留分極度は−Ｑｒとして標記される。キャパシタの両端に印加される電圧の大きさがもう一度正の方向に増加すると、強誘電物質の分極度は状態点Ｄから状態点Ａに変化する。

図８は、従来の一般の強誘電体メモリ装置でのメモリセルアレイを構成するメモリセルを示す。図８に示すように、メモリセルは、１つのアクセストランジスタＭ１と１つの強誘電体キャパシタＣ_ＦＥとで構成される。アクセストランジスタＭ１は、強誘電体キャパシタＣ_ＦＥの１つの端子とビットライン（Ｂ／Ｌ）との間にそれぞれ連結された２つの端子、即ち、ソース端子とドレイン端子を有し、ワードライン（Ｗ／Ｌ）にゲートが連結される。１つの端子にアクセストランジスタＭ１が連結された強誘電体キャパシタＣ_ＦＥの他の端子はプレートライン（Ｐ／Ｌ）に連結される。

上述のように電界を発生するための電圧が２つの端子間に強誘電物質が挿入された強誘電体キャパシタに一度印加されると、以後に電極がフローティング状態と設定されても自発分極による分極方向は維持される。自発分極による強誘電物質の表面電荷は漏洩などにより自然的に損失されることがない。分極度が０になるように反対方向に電圧が印加されない限り、分極方向はそのまま維持される。

強誘電体キャパシタに正の方向に電圧が印加されてから除去されれば、強誘電体キャパシタを構成する強誘電物質の残留分極は＋Ｑｒの状態になる。また、強誘電体キャパシタに負の方向に電圧が印加されてから除去される場合には強誘電物質の残留分極は−Ｑｒ状態になる。ここで、残留分極が＋Ｑｒの状態、即ち、状態点Ｂにあるときの論理状態がデータ“０”を示すと仮定すると、残留分極が−Ｑｒの状態、即ち、状態点Ｄにあるときの論理状態はデータ“１”を示す。したがって、状態点Ａから状態点Ｂに変化するときの電荷量の差、即ち、非スイッチングキャパシタンス（Ｑｎｓｗ）程度に相当する電圧と、状態点Ｄから状態点Ａに変化するときの電荷量の差、即ち、スイッチングキャパシタンス（Ｑｓｗ）程度に相当する電圧とを区別してメモリセルに保持されたデータをリードすることができる。

一般に、非同期強誘電体メモリ装置は、電源が供給されると、外部から入力される外部チップ制御信号（外部イネーブル信号または外部チップセレクター信号）によって動作状態にされる。外部チップ制御信号がイネーブルされると、印加される外部アドレス遷移を検出し、それぞれのアドレス遷移検出信号を合成した合成パルス信号ＡＴＤ＿ＳＵＭを用いてサイクル動作を制御する。合成パルス信号により内部クロックが生成され、これを通じてメモリの該当アドレスにリード及びライト動作を行う。即ち、外部アドレスが変化する場合に合成パルス信号が発生し、この信号により前のサイクル動作が終了し、次のサイクルの準備動作を進行する。また、合成パルス信号により内部チップイネーブル信号ＩＣＥが発生し、内部チップイネーブル信号によりメモリ装置動作に必要な全ての内部制御信号が発生する。

このような強誘電体メモリ装置において、静電及び外部電源電圧の遮断などは致命的な結果を誘発する。特に、強誘電体メモリ装置のメモリセルに保持されたデータをリードする動作においては、データをセンシングしてからもとのデータを再格納する動作が必要であるが、このような再格納区間を十分に確保できなかった状態で電源が遮断されれば、既存のデータを保存できなくてデータ破壊が起こる。

図９は、従来の正常な場合における強誘電体メモリ装置のリード動作タイミング図である。

図９に示すように、一般の強誘電体メモリ装置におけるリード動作は、電源ＰＯＮＦ＿Ｌが正常に供給される状態で、外部チップ制御信号ＸＣＥＢが論理”ハイ”から論理”ロー”に遷移してイネーブルされることにより開始される。

外部チップ制御信号ＸＣＥＢのイネーブルにより外部アドレス信号ＸＡが印加される。外部アドレスＸＡはアドレスバッファ回路（図示せず）に印加される。該アドレスバッファ回路では、印加された外部アドレス信号ＸＡをバッファーリングして内部アドレス信号を発生する。内部アドレス信号が遷移すると、その遷移が検出されて各ビットのアドレス信号についてアドレス遷移検出信号が生成させる。これらのアドレス遷移検出信号は合成パルス信号発生回路により合成されて１つのアドレス遷移検出信号としての合成パルス信号ＡＴＤ＿ＳＵＭになる。合成パルス信号ＡＴＤ＿ＳＵＭは、一定時間だけイネーブルされてからディスエーブルされる短いパルス信号である。

合成パルス信号ＡＴＤ＿ＳＵＭに応答して内部チップイネーブル信号ＩＣＥが発生し、内部チップイネーブル信号ＩＣＥに応答してメモリ装置動作に必要な全ての内部制御信号が生成される。内部チップイネーブル信号ＩＣＥは、合成パルス信号ＡＴＤ＿ＳＵＭがイネーブル状態に遷移する時に生成されるのではなく、合成パルス信号ＡＴＤ＿ＳＵＭがディスエーブル状態に遷移する時に生成される。

内部チップイネーブル信号ＩＣＥが発生すると、ワードラインデコーダー及びドライバ回路（図示せず）によりワードラインＷ／Ｌがイネーブルされる。また、内部チップイネーブル信号ＩＣＥに応じて発生するプレート制御信号ＰＰＬＳのイネーブルによりプレートラインＰ／Ｌがイネーブルされる。

プレートラインＰ／Ｌがイネーブルされると、チャージシェアリング区間ｔ１が開始される。チャージシェアリング区間ｔ１において、接地レベルの状態を維持するビットラインＢ／Ｌに対してメモリセルに保持されたデータに対応する電圧がディベロップされる。

次いで、プレート制御信号ＰＰＬＳによるプレートラインＰ／Ｌのイネーブルに応じてセンスアンプイネーブル信号ＳＡＥＮが発生してセンスアンプをイネーブルさせる。センスアンプがイネーブルされると、チャージシェアリング区間ｔ１が終了して、センシング区間ｔ２が開始される。センシング区間ｔ２では、ビットラインＢ／Ｌにディベロップされたデータをセンスアンプで感知及び増幅する。

センシング区間ｔ２は、プレート制御信号ＰＰＬＳによりプレートラインＰ／Ｌがディスエーブルされることにより終了し、再格納区間ｔ３が開始される。

ここで、チャージシェアリング区間ｔ１及びセンシング区間ｔ２は内部回路により定められた値を有する。

再貯蔵区間ｔ３は、一般的なリード動作のためにプレートラインがイネーブルされると、データが格納されたメモリセルのデータが逆転される現象が発生するので、この問題を解決するように、元のデータを再格納するたもの区間である。このような再格納区間ｔ３は、メモリセルに格納されたデータの破壊を防ぐために十分な時間が保障されるべきである。

再格納区間ｔ３は、プレートラインＰ／Ｌがディスエーブルされた後、一定時間の経過後にセンスアップがディスエーブルされる時点まで続く。センスアンプのディスエーブルは、プレートラインのディスエーブルに応じて発生する。

センスアンプがディスエーブルされると、内部チップイネーブル信号ＩＣＥはディスエーブルされ、これによって、ワードラインＷ／Ｌがディスエーブルされて、リード動作が終了される。以後、二つ目の合成パルス信号ＡＴＤ＿ＳＵＭのディスエーブルのための遷移時に再度内部チップイネーブル信号が発生され、これに従う次の動作が行われるようになる。

図１０は、従来の強誘電体メモリ装置でのリード動作実行中に電源がオフされて非正常的に動作する場合の動作タイミング図である。

図１０に示すように、非正常的な場合のリード動作においてセンシング区間ｔ２までは図９で説明したようである。センシング区間ｔ２が終了し、再格納区間ｔ３が開始されて再格納動作が行われるためには十分な時間が確保されるべきである。ところが、正常的な再格納動作が行われるための時間よりも短い時間に電源がオフされると、内部チップイネーブル信号ＩＣＥがディスエーブルされる。したがって、ワードラインＷ／Ｌがディスエーブルされ、プレート制御信号ＰＰＬＳ及びセンスアンプイネーブル信号ＳＡＥＮがディスエーブルされる。従って、再格納動作が行われるための再格納区間ｔ３が十分に確保されない状態でリード動作が終了することになる。その結果、メモリセルに格納されたデータの破壊が起こされるという問題が発生する。そこで、電源が非正常的にオフされた場合に、メモリセルに格納されたデータの破壊を防止することが求められてきた。

このような問題点を解決するための提案の１つが特許文献１に開示される。

特許文献１に開示された従来技術によると、電源供給部の電源がオン／オフされたかどうかを知らせる互いに異なった電圧レベルを有する第１及び第２検出信号を用いる。言い換えれば、電源がオフされると、外部チップ制御信号ＸＣＥがイネーブル状態か又はディスエーブル状態かを判断して、ディスエーブル状態であればチップをオフ状態として動作を防止し、イネーブル状態であれば現在の動作状態に必要な最小の時間を維持することにより、リード動作の完了後にチップオフ状態に進入するようにしている。上記のような動作は、電源供給部の電源がオフされるのに掛かる時間単位がミリ秒（ｍｓ）単位であり、半導体メモリ装置の正常的な動作が行われるのに掛かる最小時間単位がナノ秒（ｎｓ）であるために可能なことである。

然るに、このような従来の技術では、外部チップイネーブル信号がイネーブル状態であっても所定の動作のための制御信号が発生しない場合においては、リード動作時に再格納動作が正常電圧よりも低い電圧で行われるため、センシングマージンの低下及びリテンションなどの特性悪化を誘発しうる。
米国特許第５，９４３，２５７号明細書

そこで、本発明の目的は、上述のような従来の問題点を克服できる強誘電体メモリ装置及びその駆動方法を提供することにある。

本発明の他の目的は、強誘電体メモリ装置のデータの破壊を防止または最小化できる強誘電体メモリ装置及びその駆動方法を提供することにある。

このような目的を達成するため本発明の実施形態による強誘電体メモリ装置は、前記メモリ装置に電源を供給する電源供給部と、前記電源供給部の電源レベルを検出して前記電源がオフ状態である場合にこれによる検出信号を発生する電源検出回路と、前記内部チップイネーブル信号がイネーブルされてから前記検出信号が第１時点で印加される場合には前記内部チップイネーブル信号をディスエーブルさせて前記メモリ装置の動作を中断させ、前記検出信号が第２時点で印加される場合には前記内部チップイネーブル信号がイネーブル状態を維持するようにして、前記内部チップイネーブル信号により発生が制御される前記メモリ装置の動作に必要な制御信号により前記メモリ装置の動作が継続されるようにするための内部チップイネーブル信号発生回路と、を備える。

前記第１時点は、例えば、前記内部チップイネーブル信号に応じて所定の動作を行うための制御信号が発生される前の時点であり、前記第２時点は、例えば、前記内部チップイネーブル信号に応じて所定の動作を行うための制御信号が発生された後の時点である。前記メモリ装置に対する所定の動作は、例えば、前記メモリ装置で選択されたメモリセルに貯蔵されたデータをリードするためのリード動作である。

前記強誘電体メモリ装置は、内部チップイネーブル信号に応じて前記メモリセルに連結されるプレートラインをイネーブルまたはディスエーブルさせるためのプレート制御信号を発生させるプレート制御信号発生回路と、前記プレート制御信号に応じてセンスアンプを駆動させるためのセンスアンプイネーブル信号をイネーブルまたはディスエーブルさせるセンスアンプイネーブル信号発生回路とをさらに備えることができ、前記第１時点は、例えば、前記プレート制御信号がイネーブルされる前の時点であり、前記第２時点は、例えば、前記プレート制御信号がイネーブルされた後の時点である。

前記内部チップイネーブル信号発生回路は、前記検出信号が印加されない場合には前記合成パルス信号に応じて前記内部チップイネーブル信号をイネーブルさせ、前記検出信号が前記第１時点に印加される場合にはディスエーブル状態の前記プレート制御信号とディスエーブル状態の前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号をディスエーブルさせ、前記検出信号が前記第２時点に印加される場合には前記イネーブル状態の前記プレート制御信号と前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号のイネーブル状態を維持するようにすることができる。

また、本発明の他の実施形態による強誘電体メモリ装置は、１つのアクセストランジスタと１つの強誘電体キャパシタを含んで構成される複数個のメモリセルと、前記メモリ装置に電源を供給するための電源供給部と、前記電源供給部の電源レベルを検出して前記電源がオフ状態である場合にこれに従う検出信号を発生する電源検出回路と、前記メモリ装置の所定動作のために前記メモリセルに連結されたそれぞれのワードライン及びそれぞれのプレートラインのイネーブルを制御する内部チップイネーブル信号のイネーブル及びディスエーブルを制御するにあたって、前記内部チップイネーブル信号がイネーブルされた後に前記検出信号の印加時点が第１時点である場合には前記内部チップイネーブル信号をディスエーブルさせて前記メモリ装置の動作を中断させ、前記検出信号の印加時点が第２時点である場合には前記内部チップイネーブル信号がイネーブル状態を維持するようにして、前記メモリ装置の動作が続くようにするための内部チップイネーブル信号発生回路と、を備えることができる。

前記第１時点は、例えば、前記内部チップイネーブル信号に応じて前記プレートラインをイネーブルのためのプレート制御信号がイネーブルされる前の時点であり、前記第２時点は、例えば、前記内部チップイネーブル信号に応じて前記プレート制御信号がイネーブルされた後の時点であり、前記メモリ装置に対する所定の動作は、例えば、前記メモリ装置で選択されたメモリセルに格納されたデータをリードするためのリード動作である。

前記強誘電体メモリ装置は、内部チップイネーブル信号に応じて前記メモリセルに連結されるプレートラインをイネーブルまたはディスエーブルさせるためのプレート制御信号を発生させるプレート制御信号発生回路と、前記プレート制御信号に応じてセンスアンプを駆動させるためのセンスアンプイネーブル信号をイネーブルまたはディスエーブルさせるセンスアンプイネーブル信号発生回路とをさらに備えることができ、前記内部チップイネーブル信号発生回路は、前記検出信号が印加されない場合には前記合成パルス信号に応じて前記内部チップイネーブル信号をイネーブルさせ、前記検出信号が前記第１時点に印加される場合にはディスエーブル状態の前記プレート制御信号とディスエーブル状態の前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号をディスエーブルさせ、前記検出信号が前記第２時点に印加される場合には前記イネーブル状態の前記プレート制御信号と前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号がイネーブル状態を維持するようにすることができる。

また、本発明による強誘電体メモリ装置の駆動方法は、前記メモリ装置に供給される電源のレベルを検出して電源がオフ状態である場合にこれに従う検出信号を発生する段階と、前記検出信号の未発生時には前記メモリ装置に対する所定の正常的な動作を行うための制御信号の発生を制御する内部チップイネーブル信号をイネーブルさせる段階と、前記検出信号の発生時点が第１時点である場合には前記メモリ装置に対する所定の動作を中断させるために前記内部チップイネーブル信号をディスエーブルさせ、前記検出信号の発生時点が第２時点である場合には前記メモリ装置に対する所定の動作が続くようにするために前記内部チップイネーブル信号がイネーブル状態を維持するようにする段階と、を備える。

前記メモリ装置に対する所定の動作は、例えば、前記メモリ装置のメモリセルに格納されたデータをリードするためのリード動作であり、前記第１時点は、例えば、前記メモリセルに連結されるプレートラインを制御し、前記内部チップイネーブル信号に応じてプレート制御信号がイネーブルされる前の時点であり、前記第２時点は、例えば、前記プレート制御信号がイネーブルされた後の時点である。

このような構成によると、前記強誘電体メモリ装置のデータの破壊を防止または最小化することができる。

本発明は、内部チップイネーブル信号がイネーブル状態を維持した状態で電源がオフされる場合、前記電源がオフされる時点に従い前記内部チップイネーブル信号の状態を異にして半導体メモリ装置のデータの破壊を防止または最小化することができる。

以下、本発明が属する技術分野で通常の知識を有したものに本発明の徹底した理解を提供する意図のほかに他の意図なしに、添付図を参照して本発明の好ましい実施形態を説明する。

図１は、本発明の一実施形態としての強誘電体メモリ装置の一部を示すブロック図である。

本発明の一実施形態の強誘電体メモリ装置は、図７に示したようなメモリセルを複数個配列されたセルアレイ部を備えるほか、一般に強誘電体メモリ装置の動作（例えば、リードまたはライト動作）に必要な全ての回路を備えることができる。本発明の一実施形態の強誘電体メモリ装置は、図１に示した回路を除いて本発明の技術分野で通常の知識を有したものによく知られているため、これに対する説明を省略し、図１に示した回路に対してのみ説明する。

図１に示すように、本発明の一実施形態の強誘電体メモリ装置は、電源供給部１１０、電源検出回路１２０、内部チップイネーブル信号発生回路１３０、センスアンプイネーブル信号発生回路１４０、及びプレート制御信号発生回路１５０を備える。

電源供給部１１０は、強誘電体メモリ装置の各部に必要な電源を供給する。電源検出回路１２０は、電源供給部１１０から供給される電源（電圧）のレベルを検出して、電源がオフ状態である場合には、これに従う検出信号ＰＯＮＦ＿Ｌを発生する。電源検出回路１２０は、例えば、電源のレベルが正常的にオン状態の場合には検出信号ＰＯＮＦ＿Ｌが論理”ハイ”レベルを維持するようにし、電源のレベルが一定レベル以下に低くなると、オフ状態として判断して論理”ロー”レベルに遷移させる。以下では、検出信号ＰＯＮＦ＿Ｌは、電源がオフ状態であるときに論理”ロー”レベルを有して出力される信号として説明される。

内部チップイネーブル信号発生回路１３０は、強誘電体メモリ装置の動作のための制御信号の発生を制御する内部チップイネーブル信号ＩＣＥの発生を制御する回路である。内部チップイネーブル信号発生回路１３０は、電源検出回路１２０から電源がオフであることを示す検出信号ＰＯＮＦ＿Ｌが印加されない場合、正常的な動作を行うために従来のように合成パルス信号ＡＴＤ＿ＳＵＭに応じて内部チップイネーブル信号ＩＣＥをイネーブルさせる。

電源供給部１１０の電源がオフされて、電源検出回路１２０がそれを示す検出信号ＰＯＮＦ＿Ｌが発生すると、内部チップイネーブル信号発生回路１３０は、検出信号ＰＯＮＦ＿Ｌの発生時点に応じて内部チップイネーブル信号ＩＣＥを制御する。

内部チップイネーブル信号ＩＣＥが正常的にイネーブルされてから検出信号ＰＯＮＦ＿Ｌが第１時点で印加される場合は、内部チップイネーブル信号発生回路１３０は、内部チップイネーブル信号ＩＣＥをディスエーブルさせる。この場合は、強誘電体メモリ装置の動作に必要な制御信号であるプレートライン制御信号ＰＰＬＳ及びワードラインイネーブル信号などは、ディスエーブル状態の内部チップイネーブル信号ＩＣＥに応じて発生が制限され、イネーブルされない。従って、強誘電体メモリ装置でのこれ以上の動作は進行しない。

ここで、前記第１時点は、強誘電体メモリ装置での所定の動作を行うための制御信号がイネーブルされる前を意味し、詳しくは、プレート制御信号発生回路１５０によりプレート制御信号ＰＰＬＳがイネーブルされる前を意味する。前記第１時点は固定された特定の時点を意味するのでなく、内部チップイネーブル信号ＩＣＥがイネーブルされたときからプレート制御信号ＰＰＬＳがイネーブルされる前までの時間区間内におけるある一時点を意味する。

そして、内部チップイネーブル信号ＩＣＥが正常的にイネーブルされてから検出信号ＰＯＮＦ＿Ｌが第２時点で印加される場合は、内部チップイネーブル信号発生回路１３０は、内部チップイネーブル信号ＩＣＥがイネーブル状態を維持するようにする。この場合は、内部チップイネーブル信号ＩＣＥに応じてプレート制御信号及びワードラインイネーブル信号などの強誘電体メモリ装置の動作を制御する制御信号がイネーブルされ、前記強誘電体メモリ装置の所定の動作が進行される。これは半導体メモリ装置の動作時に電源がオフされても既に進行中の動作が続くようにして、前記メモリ装置のメモリセルに格納されたデータを保護するためである。

ここで、前記第２時点は、強誘電体メモリ装置での所定の動作を行うための制御信号がイネーブルされた後を意味し、詳しくは、プレート制御信号発生回路１５０によりプレート制御信号ＰＰＬＳがイネーブルされた後を意味する。前記第２時点は、特定の時点を意味するのでなく、内部チップイネーブル信号ＩＣＥがイネーブルされ、プレート制御信号ＰＰＬＳがイネーブルされた後から強誘電体メモリ装置の所定の動作が終了されるまでの時間区間内におけるある一時点を意味する。前記時間区間は、強誘電体メモリ装置のリード動作のためにプレート制御信号ＰＰＬＳのイネーブル時点からプレート制御信号ＰＰＬＳのイネーブルに応じてイネーブルされるセンスアンプイネーブル信号ＳＡＥＮがディスエーブルされるまでの時間区間に設定されることができる。

プレート制御信号発生回路１５０は、内部チップイネーブル信号に応じてメモリセルに連結されるプレートラインをイネーブルまたはディスエーブルさせるためのプレート制御信号ＰＰＬＳを発生する回路である。プレート制御信号発生回路１５０は、プレートラインドライバ回路ともいわれ、従来と同一の構成を有しうる。

センスアンプイネーブル信号発生回路１４０は、プレート制御信号ＰＰＬＳに応じて、センスアンプを動作させるためのセンスアンプイネーブル信号ＳＡＥＮをイネーブルまたはディスエーブルさせる回路である。センスアンプイネーブル信号発生回路４０は、従来の回路と同一に具現されうる。

図２は、図１の電源検出回路１２０の具現例を示す。電源検出回路１２０は、例えば、抵抗素子Ｒ１ないしＲ４、トランジスタＮ２，Ｐ２、及びインバーターＩ２，Ｉ４，Ｉ８を備え、図２に示すような結線構造を有する。電源検出回路１２０は、電源がオン状態であるときには検出信号ＰＯＮＦ＿Ｌが論理”ハイ”レベルを有し、電源がオフ状態であるときには検出信号ＰＯＮＦ＿Ｌが論理”ロー”レベルを有するように設定される。

電源検出回路１２０における電源のオン/オフ状態の判断は、抵抗素子Ｒ１−Ｒ４の抵抗値を変更することにより多様な方法により行われうる。例えば、抵抗素子Ｒ１−Ｒ４の抵抗地を変更して電源が所望のレベルの８０％以下のレベルを有するときに、検出信号ＰＯＮＦ＿Ｌが論理”ロー”レベルを有して出力されるようにすることができる。

電源検出回路１２０は、図２に示した電源検出回路以外にも多様な方法により具現できるし、本発明が属する技術分野で通常の知識を有したものにとってよく知られた電源検出回路が使用されることができる。

図３は、図１の内部チップイネーブル信号発生回路１３０の具現例を示す。図３に示すように、内部チップイネーブル信号発生回路１３０は、例えば、外部信号制御部１３２、第１入力部１３４、第２入力部１３６、及び出力部１３８を備える。

外部信号制御部１３２は、外部チップ制御信号ＸＣＥＢが入力されるインバーター回路Ｉ１２、インバーター回路Ｉ１２の出力信号と電源検出信号ＰＯＮＦ＿Ｌを入力とする論理ＮＡＮＤ回路ＮＡ１２、及びＮＡＮＤ回路ＮＡ１２の出力をバッファーリングして外部信号制御信号ＣＥＢを出力する直列連結された２つのインバーター回路Ｉ１４、Ｉ１６を備える。

外部制御信号部１３２は、外部チップ制御信号ＸＣＥＢがイネーブルされ、電源検出信号ＰＯＮＦ＿Ｌが印加されない場合に、外部信号制御信号ＣＥＢをイネーブルして、外部から入力されるアドレス信号の遷移による合成パルス信号ＡＴＤ＿ＳＵＭなどの発生を制御する。例えば、外部チップ制御信号ＸＣＥＢが論理”ロー”レベルにイネーブルされ、検出信号ＰＯＮＦ＿Ｌが論理”ハイ”レベルを有する場合、外部信号制御信号ＣＥＢは論理”ロー”レベルにイネーブルされて、外部から提供されるアドレス信号などが入力されるようにする。

外部チップ制御信号ＸＣＥＢがディスエーブル状態の場合には、外部信号制御信号ＣＥＢはディスエーブル状態を維持し、また、外部チップ制御信号ＸＣＥＢがイネーブル状態であっても電源検出信号ＰＯＮＦ＿Ｌが印加される場合には外部信号制御信号ＣＥＢはディスエーブルされて、外部から提供される動作信号の入力を遮断する。したがって、外部信号制御信号ＣＥＢがディスエーブルされる場合には、外部から提供されるアドレス信号が入力されず、合成パルス信号ＡＴＤ＿ＳＵＭなどは発生しない。

第１入力部１３４は、合成パルス信号ＡＴＤ＿ＳＵＭを入力とするインバーター回路Ｉ１８と、該インバーター回路Ｉ１８の出力信号を使って短パルスを発生させる第１短パルス発生器１２とを備える。短パルス発生器１２は、例えば、複数個のインバーター回路及び論理ＮＡＮＤ回路を備えて構成されうる。短パルス発生器１２は、合成パルス信号ＡＴＤ＿ＳＵＭに応じて所定幅を有する短パルスを発生する。第１入力部１３４は、内部チップイネーブル信号ＩＣＥのイネーブルを制御するためのもので、合成パルス信号ＡＴＤ＿ＳＵＭに応じて発生される短パルスを出力部１３８に印加することにより、内部チップイネーブル信号ＩＣＥがイネーブルされるようにする。

第２入力部１３６は、センスアンプイネーブル信号ＳＡＥＮを入力とするインバーター回路Ｉ２０と、インバーター回路２０の出力を使って短パルスを発生させて出力部１３８に印加する第２短パルス発生器１４と、センスアンプイネーブル信号ＳＡＥＮ、プレート制御信号ＰＰＬＳ及び電源検出信号ＰＯＮＦ＿Ｌを入力とする論理ＮＯＲ回路ＮＯ１２と、論理ＮＯＲ回路ＮＯ１２の出力信号をインバーティングして出力部１３８に印加するインバーター回路Ｉ２４と、を備える。

第２入力部１３６は、内部チップイネーブル信号ＩＣＥのディスエーブル時点を制御するためのものであり、電源検出信号ＰＯＮＦ＿Ｌが印加されない場合にはセンスアンプイネーブル信号ＳＡＥＮがディスエーブルされるに従いディスエーブルされる。電源検出信号ＰＯＮＦ＿Ｌが印加される場合には、電源検出信号ＰＯＮＦ＿Ｌの印加時点に従い前記内部チップイネーブル信号ＩＣＥのディスエーブル時点が異なってくる。即ち、内部チップイネーブル信号ＩＣＥがイネーブルされた状態（例えば論理”ハイ”レベル状態）で、プレート制御信号ＰＰＬＳがディスエーブル状態（例えば、論理”ロー”レベル状態）の第１時点で電源検出信号ＰＯＮＦ＿Ｌが印加されると、第２入力部１３６は、第２入力部１３６から出力される信号を制御して内部チップイネーブル信号ＩＣＥがディスエーブルされるように制御する。また、内部チップイネーブル信号ＩＣＥがイネーブルされた状態（例えば、論理”ハイ”レベル状態）で、プレート制御信号ＰＰＬＳがイネーブル状態（例えば、論理”ハイ”レベル状態）の第２時点で電源検出信号ＰＯＮＦ＿Ｌが印加されると、第２入力部１３６は、該第２入力部１３６で出力される信号を制御して内部チップイネーブル信号ＩＣＥがイネーブル状態を維持するように制御する。

出力部１３８は、第１入力部１３４と第２出力部１３６の出力信号を入力とするラッチ回路としての相互交差連結された２つの論理ＮＡＮＤ回路ＮＡ１４，ＮＡ１６と、該ラッチ回路の出力をインバーティングして内部チップイネーブル信号ＩＣＥを出力するインバーター回路Ｉ２２と、を備える。

図３の内部チップイネーブル信号発生回路は１つの具現例を示したものに過ぎないため、上述のような動作を行うように本発明が属する技術分野で通常の知識を有したものにより容易且つ多様な方法により具現できる。

図４及び図５は、本発明の一実施形態の強誘電体メモリ装置におけるリード動作時に電源がオフされる場合の動作タイミング図を示す。

以下、本発明の一実施形態の強誘電体メモリ装置におけるリード動作時に電源がオフされる場合の動作を図１、図４、図５を参照して説明する。

図４は、電源が第１時点でオフされる場合の動作タイミング図を示す。図４に示すように、初期に電源供給部１１０から電源が正常的に供給される状態において、外部チップ制御信号ＸＣＥＢが論理”ハイ”レベルから論理”ロー”レベルに遷移されてイネーブルされることによりリード動作が開始される。

外部チップ制御信号ＸＣＥＢのイネーブルにより外部アドレス信号ＸＡが印加される。外部アドレスＸＡは、アドレスバッファ回路（図示せず）に印加され、アドレスバッファ回路では、印加される外部アドレス信号ＸＡをバッファーリングして内部アドレス信号を発生する。内部アドレス信号が遷移すると、その遷移が検出されて各ビットのアドレス信号についてアドレス遷移検出信号が生成させる。これらのアドレス遷移検出信号は合成パルス信号発生回路により合成されて１つのアドレス遷移検出信号としての合成パルス信号ＡＴＤ＿ＳＵＭとなる。合成パルス信号ＡＴＤ＿ＳＵＭは、一定時間だけイネーブルされてからディスエーブルされる短いパルス信号である。

合成パルス信号ＡＴＤ＿ＳＵＭにより内部チップイネーブル信号ＩＣＥがイネーブルされる。内部チップイネーブル信号ＩＣＥがイネーブルされてからプレート制御信号ＰＰＬＳがイネーブルされる前の前記第１時点で電源がオフされ、これに応じて電源検出回路１２０から論理”ロー”レベルの電源検出信号ＰＯＮＦ＿Ｌが出力される。この状態では、プレート制御信号ＰＰＬＳ及びセンスアンプイネーブル信号ＳＡＥＮはディスエーブル状態を維持する。ここで、ワードラインＷ／Ｌはイネーブル状態であるか、またはディスエーブル状態であることもできる。

電源検出信号ＰＯＮＦ＿Ｌが内部チップイネーブル信号発生回路１３０に印加されることにより、内部チップイネーブル信号発生回路１３０ではイネーブル状態の内部チップイネーブル信号ＩＣＥをディスエーブルさせる。従って、プレート制御信号ＰＰＬＳはイネーブルされず、リード動作は中断されて、メモリセルに格納されたデータを保護することができる。

図５は、電源が第２時点でオフされる場合の動作タイミング図を示す。図５に示すように、初期に電源供給部１１０から電源が正常的に供給される状態において、外部チップ制御信号ＸＣＥＢが論理”ハイ”レベルから論理”ロー”レベルに遷移されてイネーブルされることによりリード動作が開始される。

外部チップ制御信号ＸＣＥＢのイネーブルにより外部アドレス信号ＸＡが印加される。外部アドレスＸＡは、アドレスバッファ回路（図示せず）に印加され、アドレスバッファ回路では印加される外部アドレス信号ＸＡをバッファーリングして内部アドレス信号を発生する。内部アドレス信号が遷移すると、その遷移が検出されて各ビットのアドレス信号についてアドレス遷移検出信号が生成させる。これらのアドレス遷移検出信号は合成パルス信号発生回路により合成されて１つのアドレス遷移検出信号としての合成パルス信号ＡＴＤ＿ＳＵＭとなる。合成パルス信号ＡＴＤ＿ＳＵＭは、一定時間だけイネーブルされてからディスエーブルされる短いパルス信号である。

合成パルス信号ＡＴＤ＿ＳＵＭにより内部チップイネーブル信号ＩＣＥがイネーブルされる。内部チップイネーブル信号は、合成パルス信号ＡＴＤ＿ＳＵＭがイネーブル状態に遷移する時に生成されるのではなく、合成パルス信号ＡＴＤ＿ＳＵＭがディスエーブル状態に遷移する時に発生されうる。

内部チップイネーブル信号ＩＣＥが発生すると、ワードラインデコーダー及びドライバ回路（図示せず）によりワードラインＷ／Ｌがイネーブルされる。また、内部チップイネーブル信号ＩＣＥに応じて発生されるプレート制御信号ＰＰＬＳのイネーブルによりプレートラインＰ／Ｌがイネーブルされる。

プレート制御信号ＰＰＬＳがイネーブルされた後に第２時点でメモリ装置の電源がオフされ、電源検出回路１２０では論理”ロー”レベルの電源検出信号ＰＮＯＦ＿Ｌを出力する。

電源検出信号ＰＯＮＦ＿Ｌとイネーブル状態のプレート制御信号ＰＰＬＳにより、内部チップイネーブル信号発生回路１３０は、内部チップイネーブル信号ＩＣＥがイネーブル状態を継続して維持するようにする。内部チップイネーブル信号ＩＣＥがイネーブル状態を継続して維持するに従い、正常的なリード動作のようにチャージシェアリング区間ｔ１が開始される。チャージシェアリング区間ｔ１で接地レベルの状態を維持したビットラインＢ／Ｌにメモリセルに格納されたデータに対応する電圧がディベロップされる。

次いで、プレート制御信号ＰＰＬＳイネーブルに応センスアンプイネーブル信号ＳＡＥＮが発生してセンスアンプをイネーブルさせる。センスアンプイネーブル信号ＳＡＥＮによってセンスアンプがイネーブルされると、チャージシェアリング区間ｔ１が終了してセンシング区間ｔ２が開始される。センシング区間ｔ２では、ビットラインＢ／Ｌにディベロップされたデータをセンスアンプで感知及び増幅する。

センシング区間ｔ２は、プレート制御信号によりプレートラインＰ／Ｌがディスエーブルされることにより終了され、再格納区間ｔ３が開始される。

ここで、チャージシェアリング区間ｔ１及びセンシング区間ｔ２は、内部回路により定められた値を有する。

再格納区間ｔ３は、一般のリード動作のためにプレートラインがイネーブルされると、データが格納されたメモリセルのデータが逆転される現象が発生するので、この問題を解決するために元のデータを再格納するための区間である。再格納区間ｔ３は、メモリセルに格納されたデータの破壊を防ぐために十分な時間が保障されるべきである。

再格納区間ｔ３は、プレートラインＰ／Ｌがディスエーブルされた後、一定時間の経過後にセンスアンプがディスエーブルされる時点まで継続される。センスアンプのディスエーブルは、プレートラインＰ／Ｌのディスエーブルに応じて発生する。

センスアンプがディスエーブルされると、内部チップイネーブル信号はディスエーブルされ、よって、ワードラインＷ／Ｌがディスエーブルされてリード動作が終了する。

上述のように、強誘電体メモリ装置のリード動作中に前記第２時点で電源がオフされる場合にはリード動作が継続されるようにして、最小限の再格納区間を確保することができ、これにより、メモリセルに格納されたデータの破壊を防止または最小化することができる。

図６は本発明の一実施形態の強誘電体メモリ装置のメモリセルのデータ保護のための制御フローチャートである。

図６に示すように、本発明の一実施形態の強誘電体メモリ装置においてリード動作が開始され、内部チップイネーブル信号がイネーブルされる。以後、強誘電体メモリ装置では、外部電源がオン状態かどうかを感知する（Ｓ６１）。電源がオン状態の場合には、強誘電体メモリ装置は、正常的なチップ動作、即ち、リード動作を行う。電源がオフ状態の場合には、強誘電体メモリ装置は、メモリセルに格納されたデータをリードするためのチャージシェアリングが開始されたかどうかを判断する（Ｓ６２）。チャージシェアリングが開始される場合には、現在の動作状態に必要な最小限の時間を維持することにより、そのリード動作が継続されるようにする。チャージシェアリングが開始しない場合には、そのリード動作を中断し、チップをディスエーブルさせる。

上述のように本発明による強誘電体メモリ装置及びその制御方法は、内部チップイネーブル信号がイネーブルされた状態で外部電源がオフされる場合に前記外部電源がオフされる時点に従いその以後の動作を異にして制御することにより、メモリセルのデータ破壊を防止または最小化することができる。

このような実施形態の説明は本発明の徹底した理解を助けるために図面を参照して例を挙げたものに過ぎないため、本発明を限定する意味として解釈してはならない。また、本発明が属する技術分野で通常の知識を有したものにとって、本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは明白なことである。例えば、思案の異なった場合に回路の内部構成を変更するか、または回路の内部構成素子を他の等価的素子に代替可能なのは明白なことである。

本発明の一実施形態の強誘電体メモリ装置の一部を示すブロック図である。 図１の電源検出回路の具現例である。 図１の内部チップイネーブル信号発生回路の具現例である。 本発明の一実施形態の強誘電体メモリ装置において動作中に電源がオフされる場合の動作タイミング図である。 本発明の一実施形態の強誘電体メモリ装置において動作中に電源がオフされる場合の動作タイミング図である。 本発明の一実施形態の強誘電体メモリ装置のメモリセルのデータ保護のための制御フローチャートである。 一般の強誘電物質のヒステリシスカーブ曲線である。 一般の強誘電体メモリセルアレイを構成するメモリセルを示す回路図である。 従来の強誘電体メモリでのリード動作時の動作タイミング図である。 従来のリード動作中に電源がオフされる場合の動作タイミング図である。

符号の説明

１１０：電源供給部
１２０：電源検出回路
１３０：内部チップイネーブル信号発生回路
１４０：センスアンプイネーブル信号発生回路
１５０：プレート制御信号発生回路
ＡＴＤ＿ＳＵＭ：合成パルス信号
ＰＯＮＦ＿Ｌ：電源検出信号
ＳＡＥＮ：センスアンプイネーブル信号
ＰＰＬＳ：プレート制御信号
ＩＣＥ：内部チップイネーブル信号

Claims (16)

1. 強誘電体メモリ装置において、
   前記メモリ装置に電源を供給するための電源供給部と、
   前記電源供給部の電源レベルを検出して前記電源がオフ状態の場合にこれに従う検出信号を発生する電源検出回路と、
   内部チップイネーブル信号発生回路とを備え、
   前記内部チップイネーブル信号発生回路は、
   前記内部チップイネーブル信号がイネーブルされた後に前記検出信号が第１時点で印加される場合には前記内部チップイネーブル信号をディスエーブルさせて前記メモリ装置の動作を中断させ、
   前記検出信号が第２時点で印加される場合には前記内部チップイネーブル信号がイネーブル状態を維持するようにして、前記内部チップイネーブル信号により発生が制御される前記メモリ装置の動作に必要な制御信号により前記メモリ装置の動作が継続されるようにする、
   ことを特徴とする強誘電体メモリ装置。
2. 前記第１時点は、前記内部チップイネーブル信号に応じて所定の動作を行うための制御信号が発生される前の時点であり、
   前記第２時点は、前記内部チップイネーブル信号に応じて所定の動作を行うための制御信号が発生された後の時点である、
   ことを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記メモリ装置に対する所定の動作は、前記メモリ装置で選択されたメモリセルに格納されたデータをリードするためのリード動作であることを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 前記強誘電体メモリ装置は、
   内部チップイネーブル信号に応じて前記メモリセルに連結されるプレートラインをイネーブルまたはディスエーブルさせるためのプレート制御信号を発生するプレート制御信号発生回路と、
   前記プレート制御信号に応じてセンスアンプを駆動させるためのセンスアンプイネーブル信号をイネーブルまたはディスエーブルさせるセンスアンプイネーブル信号発生回路と、
   をさらに備えることを特徴とする請求項３に記載の強誘電体メモリ装置。
5. 前記第１時点は、前記プレート制御信号がイネーブルされる前の時点であり、
   前記第２時点は、前記プレート制御信号がイネーブルされた後の時点である、
   ことを特徴とする請求項４に記載の強誘電体メモリ装置。
6. 前記内部チップイネーブル信号発生回路は、印加される外部アドレスの各ビットの遷移を検出してそれぞれのビットについてのアドレス遷移検出信号を合成した合成パルス信号、前記電源検出回路が発生する前記検出信号、前記プレート制御信号、及び前記センスアンプイネーブル信号にそれぞれ応じて前記内部チップイネーブル信号のイネーブル及びディスエーブルを制御することを特徴とする請求項５に記載の強誘電体メモリ装置。
7. 前記内部チップイネーブル信号発生回路は、
   前記検出信号が印加されない場合には、前記合成パルス信号に応じて前記内部チップイネーブル信号をイネーブルさせ、
   前記検出信号が前記第１時点に印加される場合には、ディスエーブル状態の前記プレート制御信号とディスエーブル状態の前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号をディスエーブルさせ、
   前記検出信号が前記第２時点に印加される場合には、前記イネーブル状態の前記プレート制御信号と前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号のイネーブル状態を維持するようにする、
   ことを特徴とする請求項６に記載の強誘電体メモリ装置。
8. 強誘電体メモリ装置において、
   １つのアクセストランジスタと１つの強誘電体キャパシタをそれぞれ含む複数個のメモリセルと、
   前記メモリ装置に電源を供給するための電源供給部と、
   前記電源供給部の電源レベルを検出して前記電源がオフ状態の場合にこれに従う検出信号を発生する電源検出回路と、
   内部チップイネーブル信号発生回路と、を備え、
   前記内部チップイネーブル信号発生回路は、
   前記メモリ装置の所定の動作のために前記メモリセルに連結されるそれぞれのワードライン及びそれぞれのプレートラインのイネーブルを制御する内部チップイネーブル信号のイネーブル及びディスエーブルを制御するにあたって、前記内部チップイネーブル信号がイネーブルされた後において、前記検出信号の印加時点が第１時点である場合には前記内部チップイネーブル信号をディスエーブルさせて前記メモリ装置の動作を中断させ、前記検出信号の印加時点が第２時点である場合には前記内部チップイネーブル信号がイネーブル状態を維持するようにして前記メモリ装置の動作が継続されるようにするためのることを特徴とする強誘電体メモリ装置。
9. 前記第１時点は、前記内部チップイネーブル信号に応じて前記プレート制御信号がイネーブルされる前の時点であり、
   前記第２時点は、前記内部チップイネーブル信号に応じて前記プレート制御信号がイネーブルされた後の時点である、
   ことを特徴とする請求項８に記載の強誘電体メモリ装置。
10. 前記メモリ装置に対する所定の動作は、前記メモリ装置で選択されたメモリセルに格納されたデータをリードするためのリード動作であることを特徴とする請求項９に記載の強誘電体メモリ装置。
11. 前記強誘電体メモリ装置は、
    内部チップイネーブル信号に応じて前記メモリセルに連結されるプレートラインをイネーブルまたはディスエーブルさせるためのプレート制御信号を発生させるプレート制御信号発生回路と、
    前記プレート制御信号に応じてセンスアンプを駆動させるためのセンスアンプイネーブル信号をイネーブルまたはディスエーブルさせるセンスアンプイネーブル信号発生回路と、
    をさらに備えることを特徴とする請求項１０に記載の強誘電体メモリ装置。
12. 前記内部チップイネーブル信号発生回路は、印加される外部アドレスの各ビットの遷移を検出してそれぞれのビットについてのアドレス遷移検出信号を合成した合成パルス信号、前記電源検出回路で発生される前記検出信号、前記プレート制御信号、及び前記センスアンプイネーブル信号にそれぞれ応じて前記内部チップイネーブル信号のイネーブル及びディスエーブルを制御することを特徴とする請求項１１に記載の強誘電体メモリ装置。
13. 前記内部チップイネーブル信号発生回路は、
    前記検出信号が印加されない場合には、前記合成パルス信号に応じて前記内部チップイネーブル信号をイネーブルさせ、
    前記検出信号が前記第１時点に印加される場合には、ディスエーブル状態の前記プレート制御信号とディスエーブル状態の前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号をディスエーブルさせ、
    前記検出信号が前記第２時点に印加される場合には、前記イネーブル状態の前記プレート制御信号と前記センスアンプイネーブル信号と前記検出信号に応じて前記内部チップイネーブル信号がイネーブル状態を維持するようにする、
    ことを特徴とする請求項１２に記載の強誘電体メモリ装置。
14. 強誘電体メモリ装置の駆動方法において、
    前記メモリ装置に供給される電源のレベルを検出して電源がオフ状態の場合にこれに従う検出信号を発生する段階と、
    前記検出信号の未発生時には前記メモリ装置に対する所定の正常的な動作を行うために前記メモリ装置に対する所定の動作を行うための制御信号の発生を制御する内部チップイネーブル信号をイネーブルさせる段階と、
    前記検出信号の発生時点が第１時点の場合には前記メモリ装置に対する所定の動作を中断させるために前記内部チップイネーブル信号をディスエーブルさせ、前記検出信号の発生時点が第２時点の場合には前記メモリ装置に対する所定の動作が継続されるようにするために前記内部チップイネーブル信号がイネーブル状態を維持するようにする段階と、
    を備えることを特徴とする強誘電体メモリ装置の駆動方法。
15. 前記メモリ装置に対する所定の動作は、前記メモリ装置のメモリセルに格納されたデータをリードするためのリード動作であることを特徴とする請求項１４に記載の強誘電体メモリ装置の駆動方法。
16. 前記第１時点は、前記メモリセルに連結されたプレートラインを制御し、前記内部チップイネーブル信号に応じてプレート制御信号がイネーブルされる前の時点であり、
    前記第２時点は、前記プレート制御信号がイネーブルされた後の時点である、
    ことを特徴とする請求項１５に記載の強誘電体メモリ装置の駆動方法。

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