JP4856208B2

JP4856208B2 - 半導体装置

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Publication number: JP4856208B2
Application number: JP2009082991A
Authority: JP
Inventors: 和重神田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-30
Filing date: 2009-03-30
Publication date: 2012-01-18
Anticipated expiration: 2029-03-30
Also published as: US8208320B2; US20100246280A1; JP2010237819A

Description

この発明は、半導体装置に関する。

従来、ＮＡＮＤ型フラッシュメモリには、外部から入力可能なリセットコマンドが用意されている。このコマンドをユーザが入力することにより、ＮＡＮＤ型フラッシュメモリ内の様々な回路がリセットされる（例えば、特許文献１参照）。

しかしながら、リセットコマンドを使用すると、ＮＡＮＤ型フラッシュメモリ内に残しておきたい情報も含めて、全ての情報が消去される。従って、例えば、ある特定の状態で種々の動作試験を行う場合には、リセットコマンドを入力する度に、ＮＡＮＤ型フラッシュメモリをその特定の状態に設定するためのデータ入力が必要となり、テストが煩雑になるという問題があった。

特開２００７−０３３０３５号公報

この発明は、リセット動作を選択的に実行可能な半導体装置を提供する。

この発明の一態様に係る半導体装置は、リセット動作を開始する際に外部から入力される信号を受けて活性化し、第１のトリガー信号を出力するリセットシーケンス回路と、パワーオンリセット信号、及び前記リセットシーケンス回路から出力された前記第１のトリガー信号に応答して、リセット対象となる回路毎に、リセット信号を出力するリセット制御回路と、外部から入力可能とされ、且つ前記リセット対象となる回路の選択情報、を保持可能なラッチ回路とを具備し、前記リセット制御回路は、前記ラッチ回路に保持される前記選択情報に応じて、前記回路毎に前記第１のトリガー信号を選択的に制御し、前記ラッチ回路は、前記リセットシーケンス回路から出力される第２のトリガー信号によってリセットされ、前記第２のトリガー信号は、前記第１のトリガー信号よりも後に生成され、前記リセット対象となる回路は、半導体メモリ装置を構成する。

この発明によれば、リセット動作を選択的に実行可能な半導体装置を提供出来る。

この発明の第１の実施形態に係る半導体装置のブロック図。この発明の第１の実施形態に係るメモリセルアレイの回路図。この発明の第１の実施形態に係る制御回路のブロック図。この発明の第１の実施形態に係るパラメータラッチの回路図。この発明の第１の実施形態に係るリセット制御回路の回路図。この発明の第１の実施形態に係るリセット制御回路の模式図。この発明の第１の実施形態に係る半導体装置における、各種信号のタイムチャート。この発明の第１の実施形態に係る半導体装置のコマンドシーケンスを示すタイムチャート。この発明の第１の実施形態に係る読み出しシーケンスのフローチャート。この発明の第１の実施形態に係るリセットシーケンス時の、各種信号のタイムチャート。この発明の第２の実施形態に係る制御回路のブロック図。この発明の第２の実施形態に係るリセットシーケンス時の、各種信号のタイムチャート。この発明の第３の実施形態に係るリセット制御回路の回路図。この発明の第４の実施形態に係る制御回路のブロック図。この発明の第４の実施形態に係るリセットシーケンス時の、各種信号のタイムチャート。この発明の第５の実施形態に係る制御回路のブロック図。この発明の第５の実施形態に係るパルス生成回路の回路図。この発明の第５の実施形態に係るリセットシーケンス時の、各種信号のタイムチャート。この発明の第７の実施形態に係るメモリセルアレイの回路図。この発明の第７の実施形態に係るメモリセルの断面図。この発明の第７の実施形態に係るメモリセルアレイの斜視図。この発明の第７の実施形態に係る半導体装置のコマンドシーケンスを示すタイムチャート。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

＜全体構成について＞
まず、図１を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３、アドレスバッファ１４、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、入出力バッファ１９、コマンドバッファ２０、及びクロック生成回路２１を備える。

メモリセルアレイ１０は、メモリセル領域２２及びＲＯＭヒューズ領域２３を備えており、データ保持可能な複数のメモリセルトランジスタから構成される。そしてメモリセルトランジスタは、ビット線ＢＬ及びワード線ＷＬに電気的に接続されている。ＲＯＭヒューズ領域２３には、チップ固有のリダンダンシー情報や電圧トリミング情報などのヒューズデータが書き込まれる。すなわち、ＲＯＭヒューズ領域２３は、メモリセル領域２２と同様の構成を有しており、メモリセルアレイの一部領域を、ヒューズデータ格納用の領域として利用したものである。従ってＲＯＭヒューズ領域２３は、ユーザによってアクセス不可とされ、パワーオン時に自動的に読み出される。

入出力バッファ１９は、ホスト装置等の外部との間の信号の授受を司る。そして、外部からのコマンドデータ、アドレスデータ、及び入力データをデータバス（図示せず）に転送し、コマンドバッファ２０、アドレスバッファ１４、及びセンスアンプ１３へそれぞれ供給する。

アドレスバッファ１４は、入出力バッファ１９から供給されたアドレスを一時的に保持する。そして、保持するアドレスのうち、ロウアドレスをロウデコーダ１１へ供給し、カラムアドレスをカラムデコーダ１２へ供給する。

コマンドバッファ２０は、入出力バッファ１９から供給されたコマンドを一時的に保持する。そして、コマンドに応じた信号を、制御回路１７及びクロック生成回路２１へ供給する。より具体的には、例えばリセットコマンドが与えられた際には、制御回路１７におけるリセット機能をアクティブにするため、リセット起動信号を生成して、制御回路１７に供給する。また、クロック生成回路２１に対してクロックの生成を命令する。更にコマンドバッファ２０は、リセットシーケンスが終了すると制御回路１７のシーケンサから発信される終了信号ＳＥＱ＿ＳＴＯＰを受けて、リセット起動信号を立ち下げる。

クロック生成回路２１は、コマンドバッファ２０から与えられる信号に応答して、クロックＣＬＫを生成する。ＮＡＮＤ型フラッシュメモリの動作は、このクロックＣＬＫに同期して行われる。またクロック生成回路２１は、コマンドバッファ２０によるリセット起動信号の立ち下げを受けて、クロックＣＬＫの生成を停止する。

ロウデコーダ１１は、アドレスバッファ１４から与えられるロウアドレスに従って、メモリセル領域２２のロウ方向を選択する。すなわち、データの読み出し、書き込み、及び消去時において、ワード線ＷＬを選択し、電圧を印加する。カラムデコーダ１２は、アドレスバッファ１４から与えられるカラムアドレスに従って、メモリセル領域２２のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。

センスアンプ１３は、データの読み出し時には、ビット線ＢＬに読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをビット線ＢＬに転送する。

ヒューズ（fuse）用レジスタ１５は、入出力バッファ１９に電気的に接続され、例えば、管理データ等の必要なデータを保持する。

パワーオンリセット回路１６は、ＮＡＮＤ型フラッシュメモリ１のパワーオンを制御回路１７に通知する。すなわち、電源電圧を監視する。そして、例えばＮＡＮＤ型フラッシュメモリ１への電源投入時において、電源電圧が、ＮＡＮＤ型フラッシュメモリ１の動作に必要なある所定の値に達すると、これを検知して、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂを制御回路１７に出力する。

電圧生成回路１８は、制御回路１９の制御に従って、ＮＡＮＤ型フラッシュメモリ１の動作に必要な種々の電圧を生成する。そして、生成した電圧を、例えばロウデコーダ１１やセンスアンプ１３等に供給する。

制御回路１７は、コマンドバッファ２０から与えられる信号に応じて上記回路を制御して、例えばデータ書込み、データ読み出し、データ消去等を行う。また、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂが与えられた際には、ＮＡＮＤ型フラッシュメモリ１のリセット動作を行う。

＜メモリセルアレイ１０の構成について＞
次に、上記メモリセルアレイ１０の構成につき、図２を用いて説明する。

図示するようにメモリセルアレイ１０は、複数のメモリセルユニット２４を備えている。メモリセルユニット２４の各々は、例えば３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、一括してメモリセルトランジスタＭＴと呼ぶことにする。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲートやシリコン窒化膜）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。また、選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに接続される。ビット線ＢＬ０〜ＢＬｎについても、単にビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット２４を選択出来るのであればいずれか一方のみが設けられていても良い。

図２では、１行のメモリセルユニット２４のみを図示している。しかし、メモリセル領域２２内には複数行（図中における縦方向に複数個）のメモリセルユニット２４が設けられても良い。この場合、同一列にあるメモリセルユニット２４は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット２４は一括してデータが消去され、この単位をメモリブロックと呼ぶ。

＜制御回路１７の構成について＞
次に、制御回路１７の構成の詳細について、図３を用いて説明する。図３は、制御回路１７のブロック図であり、特にリセット動作に必要な部分について示している。図示するように制御回路１７は、リセットシーケンス回路２５、パラメータラッチ２６、及びリセット制御回路２７を備えている。

＜リセットシーケンス回路２５について＞
リセットシーケンス回路２５は、リセット動作を行うために必要なシーケンスを実行するシーケンサである。リセットシーケンサ回路２５は、パワーオンリセット回路１６から供給されるパワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂ、またはコマンドバッファ２０から供給されるリセット起動信号を受信することによってアクティブとなり、動作を開始する。そしてクロックＣＬＫに同期してシーケンスを実行し、またリセット信号の基となるトリガー信号ＲＳＴ＿ＴＲＩＧ１を生成する。更にリセットシーケンス回路２５は、リセットシーケンスを終了すると、終了信号ＳＥＱ＿ＳＴＯＰをコマンドバッファ２０へ出力する。

＜パラメータラッチ２６について＞
パラメータラッチ２６は、リセット対象となりうる回路毎に、それがリセット対象であるか否かの情報を保持する。図４は、パラメータラッチ２６のブロック図である。ここでは、リセット対象となりうる回路として、コマンドバッファ２０、カラムアドレスバッファ、ロウアドレスバッファ、リセット用以外のパラメータラッチ、センスアンプラッチ、データ入出力系ラッチ、各モード用シーケンサ、及びその他のラッチの８個を例に挙げる。

コマンドバッファ２０は図１で説明した通りである。カラムアドレスバッファは、例えばアドレスバッファ１４に含まれ、カラムアドレスを保持する。ロウアドレスバッファも、例えばアドレスバッファ１４に含まれ、ロウアドレスを保持する。パラメータラッチは、ＮＡＮＤ型フラッシュメモリ１に用意されている様々なオプションを設定するためのパラメータを保持する。センスアンプラッチは、センスアンプ１３に含まれ、書き込みデータや読み出しデータを保持する。データ入出力系ラッチは、データの入出力経路にあるバッファである。各モード用シーケンサは、例えば読み出しや書き込み等のシーケンスを実行するためのシーケンサであり、リセットシーケンス回路２３が含まれても良い。

パラメータラッチ２６は、以上の８個の回路毎に設けられたパラメータ保持部２８−０〜２８−７を備えている。以下では、パラメータ保持部２８−０〜２８−７を区別しない場合には、これらをパラメータ保持部２８と呼ぶ。

パラメータ保持部２８の各々は、Ｄ−Ｆ／Ｆ２９、ＮＡＮＤゲート３０、及びインバータ３１を備えている。Ｄ−Ｆ／Ｆ２９は、当該パラメータ保持部２８に対応する回路がリセット対象となるか否かのの情報を保持する。例えばリセット対象となる場合には“１”を保持し、非対象となる場合には“０”を保持する。この情報は、Ｉ／Ｏバスから入出力バッファ１９を介して、Ｄ−Ｆ／Ｆ２９にデータとして入力される。そしてＤ−Ｆ／Ｆ２９は、保持するデータを、パラメータ信号ＰＦ＿ＲＳＴ０〜ＰＦ＿ＲＳＴ７として出力する。以下では、パラメータ信号ＰＦ＿ＲＳＴ０〜ＰＦ＿ＲＳＴ７を区別しない場合には、これらをパラメータ信号ＰＦ＿ＲＳＴと呼ぶ。

ＮＡＮＤゲート３０は、ラッチ信号とアドレス信号のＮＡＮＤ演算を行う。ラッチ信号とアドレス信号は、外部から与えられる信号であり、ラッチ信号は、パラメータ保持部２８に情報を保持する際に“Ｈ”レベルとされる信号である。またアドレス信号は、パラメータ保持部２８−０〜２８−７のいずれかを選択するための信号である。インバータ３１は、ＮＡＮＤゲート３０の出力を反転させ、これをクロックＣＬＫ’としてＤ−Ｆ／Ｆ２９へ供給する。

例えば、ＮＡＮＤ型フラッシュメモリ１にリセットコマンドが入力された場合においてコマンドバッファ２０をリセット対象から除く場合には、コマンドバッファ２０に対応するパラメータ保持部２８−０のＤ−Ｆ／Ｆ２９に“０”を保持させる。そのため、アドレス信号として、パラメータ保持部２８−０に対応するアドレスを入力する。これにより、クロックＣＬＫ’が“Ｈ”レベルとなり、Ｉ／Ｏバスからデータとして入力された“０”データが、パラメータ保持部２８−０のＤ−Ｆ／Ｆ２９に取り込まれる。そして、パラメータ信号ＰＦ＿ＲＳＴ０＝“Ｌ”となる。

リセット信号は／Ｒｅｓｅｔは、例えばコマンドバッファ２０から与えられる。そして、リセット信号／Ｒｅｓｅｔが与えられることで、Ｄ−Ｆ／Ｆ２９のデータはリセットされ、その結果Ｄ−Ｆ／Ｆ２９は“１”を保持するようになる。すなわち、パラメータ保持部２８のデフォルト値は“１”であり、Ｄ−Ｆ／Ｆ２９に特にデータを設定しない場合には、全ての回路がリセット対象となる。つまり、パラメータ信号ＰＦ＿ＲＳＴ０〜ＰＦ＿ＲＳＴ７＝“Ｈ”となる。

＜リセット制御回路２７について＞
図３に戻って説明を続ける。リセット制御回路２７は、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂ、パラメータラッチ２６から与えられるパラメータ信号ＰＦ＿ＲＳＴ、及びリセットシーケンス回路２５から与えられるトリガー信号ＲＳＴ＿ＴＲＩＧ１に基づいて、リセット対象となりうる回路毎に、リセット信号ＲＳＴ０〜ＲＳＴ７を生成する。リセット信号ＲＳＴ０〜ＲＳＴ７が与えられる（アサートされる）ことで、上記したコマンドバッファ２０、カラムアドレスバッファ、ロウアドレスバッファ、リセット用以外のパラメータラッチ、センスアンプラッチ、データ入出力系ラッチ、各モード用シーケンサ、及びその他のラッチがリセットされる。

図５は、リセット制御回路２７のブロック図である。図示するようにリセット制御回路２７は、リセット対象となりうる８個の回路毎に設けられた制御部３０−０〜３０−７をを備えている。制御部３０−０〜３０−７の各々には、パラメータ信号ＰＦ＿ＲＳＴ０〜ＰＦ＿ＲＳＴ７がそれぞれ入力され、更にトリガー信号ＲＳＴ＿ＴＲＩＧ１及びパワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂが入力される。そして、これらの信号に従って、リセット信号ＲＳＴ０〜ＲＳＴ７をそれぞれ生成して出力する。以下では、制御部３０−０〜３０−７を区別しない場合には、これらを制御部３０と呼ぶ。またリセット信号ＲＳＴ０〜ＲＳＴ７についても、まとめてリセット信号ＲＳＴと呼ぶことがある。

制御部３０の各々は、ＮＡＮＤゲート３１、３２及びインバータ３３、３４を備えている。ＮＡＮＤゲート３１は、対応するパラメータ信号ＰＦ＿ＲＳＴとトリガー信号ＲＳＴ＿ＴＲＩＧ１とのＮＡＮＤ演算を行う。ＮＡＮＤゲート３２は、ＮＡＮＤゲート３１の演算結果とパワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂとのＮＡＮＤ演算を行う。インバータ３３は、ＮＡＮＤゲート３２の演算結果を反転する。インバータ３４は、インバータ３４の演算結果を反転し、これをリセット信号ＲＳＴとして出力する。

上記構成において、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂは“Ｌ”アクティブの信号である。従って、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂがアサート（“Ｌ”レベル）となるか、またはＮＡＮＤゲート３１の出力が“Ｌ”レベルとなった場合に、リセット信号ＲＳＴがアサート（“Ｈ”レベルに）される。そしてＮＡＮＤゲート３１の出力が“Ｌ”レベルとなるのは、パラメータ信号ＰＦ＿ＲＳＴ及びトリガー信号ＲＳＴ＿ＴＲＩＧ１が“Ｈ”レベルである場合である。つまり、パラメータ信号ＰＦ＿ＲＳＴが“Ｌ”レベルとなることで、トリガー信号ＲＳＴ＿ＴＲＩＧ１が無効化される。

＜リセット信号ＲＳＴについて＞
次に、上記構成の制御回路２７によるリセット信号ＲＳＴの発生について、以下、簡単に説明する。

まず、例えば電源投入後など、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂがアサートされた場合について説明する。この場合、ＮＡＮＤゲート３１の演算結果にかかわらず、全ての制御部３０においてＮＡＮＤゲート３２の演算結果が“Ｈ”となる。従って、制御回路２７はリセット信号ＲＳＴ０〜ＲＳＴ７の全てをアサート（“Ｈ”レベルと）する。その結果、コマンドバッファ２０、カラムアドレスバッファ、ロウアドレスバッファ、リセット用以外のパラメータラッチ、センスアンプラッチ、データ入出力系ラッチ、各モード用シーケンサ、及びその他のラッチの、リセット対象となりうる全ての回路がリセットされる。

次に、外部からリセットコマンドを入力された場合について、図６を用いて説明する。図６は制御回路２７の模式的なブロック図である。図示するように、例えばパラメータ保持部２８−１、２８−２に“０”が保持され、その他のパラメータ保持部２８−０、２８−３〜２８−７に“１”が保持されていたとする。すると、トリガー信号ＲＳＴ＿ＴＲＩＧ１が“Ｈ”レベルとされたことにより、制御部３０−０、３０−３〜３０−７は、それぞれリセット信号ＲＳＴ０＝ＲＳＴ３〜ＲＳＴ７＝“Ｈ”を出力する。他方、制御部３０−１、３０−２は、リセット信号ＲＳＴ１、ＲＳＴ２を“Ｌ”レベルで維持する。その結果、カラムアドレスバッファ及びロウアドレスバッファは、リセット動作から除外される。

＜ＮＡＮＤ型フラッシュメモリの動作について＞
次に、上記構成のＮＡＮＤ型フラッシュメモリ１の動作について、特にリセット動作に着目して説明する。

ＮＡＮＤ型フラッシュメモリ１に電源が投入されると、パワーオンリセット回路１６により電源電圧が所定のレベルに達したことが検知される。これを受けて制御回路１７はリセット信号ＲＳＴを出力し、ＮＡＮＤ型フラッシュメモリ１全体を初期化する。

その後、外部より入力されるコマンドによって制御回路１７が活性化し、書き込み・消去・読み出し等を行うための制御信号が発行され、また必要な電圧が電圧生成回路１８によって生成される。そして、外部より入力されたアドレスに従って、カラムデコーダ１２及びロウデコーダ１１により所望のビット線ＢＬ及びワード線ＷＬが選択され、メモリセルトランジスタＭＴにアクセスされる。

ＮＡＮＤ型フラッシュメモリ１では、図７に示す入力信号によって、必要な基本動作を実現している。図７は、ＮＡＮＤ型フラッシュメモリ１外部から与えられるチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びＩ／Ｏピン０〜７に与えられるデータの、タイムチャートである。

チップイネーブル信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ１全体をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、ＮＡＮＤ型フラッシュメモリ１に対してコマンドの取り込みをイネーブルにするための信号である。アドレスラッチイネーブル信号ＡＬＥ、ＮＡＮＤ型フラッシュメモリ１に対してアドレスの取り込みをイネーブルにするための信号である。ライトイネーブル信号／ＷＥは、ＮＡＮＤ型フラッシュメモリ１に対して信号の取り込ませるためのクロック信号である。リードイネーブル信号／ＲＥは、ＮＡＮＤ型フラッシュメモリ１に対して信号を出力させるためのクロック信号である。すなわち、ライトイネーブル信号／ＷＥ及びリードイネーブル信号／ＲＥはそれぞれ、ＮＡＮＤ型フラッシュメモリ１に対する入力トリガー信号及び出力トリガー信号として機能し、これらの信号が、シーケンサの動作していない期間における内部のクロックとして扱われる。なお、／ＣＥ、／ＷＥ、及び／ＲＥは“Ｌ”アクティブの信号であり、ＮＡＮＤ型フラッシュメモリ１の動作中、／ＣＥは常にアサート（“Ｌ”レベル）されている。

ＮＡＮＤ型フラッシュメモリ１にコマンドを入力する際には、ＣＬＥ＝“Ｈ”、／ＷＥ＝“Ｌ”（“Ｈ”→“Ｌ”→“Ｈ”のトグル動作）とされる。この状態においてＩ／Ｏピンに入力された信号が、コマンドとして解釈される。ＮＡＮＤ型フラッシュメモリ１にアドレスを入力する際には、ＡＬＥ＝“Ｈ”、／ＷＥ＝“Ｌ”（“Ｈ”→“Ｌ”→“Ｈ”のトグル動作）とされる。この状態においてＩ／Ｏピンに入力された信号が、アドレスとして解釈される。ＮＡＮＤ型フラッシュメモリ１にデータを入力する際には、ＣＬＥ＝ＡＬＥ＝“Ｌ”、／ＷＥ＝“Ｌ”（“Ｈ”→“Ｌ”→“Ｈ”のトグル動作）とされる。この状態においてＩ／Ｏピンに入力された信号が、データとして解釈される。ＮＡＮＤ型フラッシュメモリ１からデータを出力する際には、ＣＬＥ＝ＡＬＥ＝“Ｌ”、／ＲＥ＝“Ｌ”（“Ｈ”→“Ｌ”→“Ｈ”のトグル動作）とされる。この状態において、Ｉ／Ｏピンからデータが出力される。

＜コマンドシーケンスについて＞
次に、ＮＡＮＤ型フラッシュメモリ１の動作時におけるコマンドシーケンスについて、データの読み出し時を例に挙げて、以下説明する。図８は、データの読み出し時におけるコマンドシーケンスを示すタイムチャートである。図中ではＣＡＳＥ１として、読み出しシーケンスと、その途中で外部からリセットコマンドが与えられる場合を示している。またＣＡＳＥ２として、ＮＡＮＤ型フラッシュメモリ１に用意されている様々なオプションを設定するためのパラメータセットと、コマンド入力による動作モードのセット、及びこれらの状態をリセットする際のシーケンスを示している。図中において、“ＣＲ”はリセットコマンド、“ＣＰ”はパラメータセットコマンド、“Ａ”はアドレス、“Ｄ”はデータ、“Ｃ１”は読み出し時のアドレス入力コマンド、“Ｃ２”は読み出し開始コマンド、“ＣＭ”は特定モード用コマンドを示す。リセットコマンド“ＣＲ”は、ＮＡＮＤ型フラッシュメモリ１では例えば“ＦＦＨ”なるコマンドとして用意されている（“Ｈ”は、その前の数字が１６進数であることを示す）。また、斜線を付した領域は、読み出し用やリセット用など、いずれかのシーケンサが動作する期間を示しており、この期間、ＮＡＮＤ型フラッシュメモリ１はビジー（busy）状態となる。

（ＣＡＳＥ１）
まずＣＡＳＥ１について説明する。図示するように、まずリセットコマンド“ＣＲ”が入力され、リセットシーケンス回路２５が活性化される。これにより、ＮＡＮＤ型フラッシュメモリ１のリセット動作が行われる。

その後、最初の読み出し動作が行われる。読み出し動作を行うためには、まず読み出しアドレス入力コマンド“Ｃ１”が入力され、引き続きアドレス“Ａ”が入力され、その後読み出し開始コマンド“Ｃ２”が入力される。読み出し開始コマンド“Ｃ２”に応答して、読み出し用シーケンサが活性化して、データの読み出しを行うためのシーケンスが実行される。そしてシーケンスの初期段階において、センスアンプラッチのリセットが行われる。これは、外部からのリセットコマンドの入力を必要とすることなく、シーケンサによって自動的に行われる。

２回目の読み出し動作では、読み出しシーケンスの実行中にリセットコマンド“ＣＲ”が外部から入力されている。この場合、読み出し用シーケンサは動作を中断し、リセットシーケンス回路２５が活性化されて、リセット動作が行われる。

読み出しシーケンスの具体例について、図９を用いて説明する。図９は、読み出しシーケンスのフローチャートである。図示するように、活性化された読み出し用シーケンサは、まず読み出しリセットを実行する（ステップＳ１０）。これにより、ロウデコーダ１１やカラムデコーダ１２等、読み出しを行うために必要な回路系がリセットされる。引き続き読み出し用シーケンサは、電圧生成回路１８内の昇圧回路を起動させる（ステップＳ１１）。その後、読み出し用シーケンサはセンスアンプラッチをリセットし、センスアンプラッチに保持されるデータを初期化する（ステップＳ１２）。

その後、ビット線ＢＬの電圧をセットし（ステップＳ１３）、ワード線ＷＬの電圧をセットする（ステップＳ１４）ことにより、メモリセルトランジスタＭＴからデータをビット線ＢＬに読み出す（ステップＳ１５）。その後は、リカバリ及びデータ転送を行い（ステップＳ１６、Ｓ１７）、シーケンスは終了する。この一連の動作が、ＣＡＳＥ１における最初の読み出し動作に相当する。

図９のシーケンスの実行中に、外部からリセットコマンド“ＣＲ”が入力された場合には、読み出しシーケンスは中断され、リセットシーケンス回路２５によるリセットシーケンスが実行される（ステップＳ２０）。この場合が、ＣＡＳＥ１における２回目の読み出し動作に相当する。

（ＣＡＳＥ２）
次に、図８のＣＡＳＥ２について説明する。ＣＡＳＥ２でも、まずリセットコマンド“ＣＲ”が入力され、ＮＡＮＤ型フラッシュメモリ１のリセット動作が行われる。

次に、複数回（Ｎ回）のパラメータセットが行われる。パラメータセットは、パラメータセットコマンド“ＣＰ”の入力、アドレス“Ａ”の入力、及びデータ“Ｄ”の入力によって実行される。データ“Ｄ”が、入力すべきパラメータである。これらのパラメータをセットすることで、ＮＡＮＤ型フラッシュメモリ１は所望の状態にセットされる。その後、特定モード用コマンド“ＣＭ”が入力されることで、ＮＡＮＤ型フラッシュメモリ１は特定モード状態となる。

そして、特定モードを維持した状態で、データの読み出し動作が行われ、最後にリセットコマンド“ＣＲ”が入力される。特定モードとは、例えば全ビット線を非選択とするモード、全ワード線を非選択とするモード、書き込み方式の異なるオプション書き込み方式のテストモード、またはマニュアル書き込みモードやマニュアル消去モードなどの書込時間及び消去時間を外部から制御できるモードなどである。

これらの特定モードは、外部からのコマンド入力によってセットされるため、このモードを解除するためにはリセットコマンド“ＣＲ”の入力が必要となる。この際、特定モードを解除するために、パラメータ保持部２８−６には“１”がセットされる。また、いずれかのパラメータを残したい場合には、そのパラメータラッチに対応するパラメータ保持部２８−３には“０”がセットされる。

＜リセットシーケンスについて＞
次に、リセットシーケンスについて、図１０を用いて説明する。図１０は、コマンド、ライトイネーブル信号／ＷＥ、リセット起動信号、クロックＣＬＫ、及びトリガー信号ＲＳＴ＿ＴＲＩＧ１のタイムチャートである。

図示するように、時刻ｔ０においてリセットコマンド“ＣＲ”が入力される。そして、時刻ｔ１でライトイネーブル信号／ＷＥが“Ｌ”レベルとなることで、リセットコマンド“ＣＲ”がＮＡＮＤ型フラッシュメモリ１に取り込まれる。

その後、時刻ｔ２でライトイネーブル信号／ＷＥが“Ｈ”レベルになると、コマンドバッファがリセット起動信号を出力する（アサートする）。これにより、クロック生成回路２１はクロックＣＬＫの生成を開始し、制御回路１７のリセットシーケンス回路２５が起動し、リセットシーケンス動作が開始される。

リセットシーケンス動作を開始したリセットシーケンス回路２５は、クロックＣＬＫに同期して動作する。そして、まず現在のＮＡＮＤ型フラッシュメモリ１の動作状態を把握する。例えばデータの書き込み中や読み出し中であった場合には、必要なデータの退避や、昇圧回路の立ち下げ等を行った後、リセットに必要な動作を行う。そして、時刻ｔ３〜ｔ４の期間において、トリガー信号ＲＳＴ＿ＴＲＩＧ１をアサート（“Ｈ”レベル）する。その結果、パラメータラッチ２６から与えられるパラメータ信号ＰＦ＿ＲＳＴに応じて、リセット制御回路２７によりリセット信号ＲＳＴが出力される。

リセットが完了すると、リセットシーケンス回路２５から終了信号ＳＥＱ＿ＳＴＯＰがコマンドバッファ２０に伝達され、時刻ｔ５においてリセット起動信号がネゲート（“Ｌ”レベル）され、リセットシーケンス動作は終了する。

＜効果＞
以上のように、この発明の第１の実施形態に係る半導体装置であると、以下の（１）の効果が得られる。

（１）選択的なリセット動作が可能となる。
本実施形態に係る構成であると、リセットコマンドが入力された際、複数の制御部３０のうち、対応するパラメータ保持部２８に“１”がセットされている制御部３０はリセット信号ＲＳＴを出力し、“０”がセットされている制御部３０はリセット信号ＲＳＴを出力しない。すなわち、パラメータ保持部２８により、リセット対象となる回路を選択出来る。

これにより、例えば不良解析時のリセット動作を制御でき、効率的な解析が可能となる。また、パラメータの再設定が不要となり、テスト時の煩雑さを回避出来る。この点につき、以下説明する。

図８のＣＡＳＥ２で説明したように、テスト時には、種々のパラメータがパラメータラッチにセットされ、また特定用コマンドによって動作モードがセットされる。これらのパラメータやモードを解除するには、外部からリセットコマンド“ＣＲ”の入力が必要であり、リセットコマンド“ＣＲ”により、セットされたパラメータや動作モードは、全てが解除される。

しかし、場合によっては、動作モードは解除しても、あるパラメータは残しておきたい場合や、逆にパラメータはセットし直すが、次回も同じ動作モードでＮＡＮＤ型フラッシュメモリを動作させたい場合がある。このような場合には、パラメータと動作モードとの全てを、改めて設定し直す必要がある。

この点、本実施形態に係る構成であると、リセット対象をユーザが適宜選択出来る。例えばあるパラメータを残しておきたい場合には、そのパラメータを保持するパラメータラッチに対応するパラメータ保持部２８に、“０”をセットしておけば良い。これにより、リセットコマンド“ＣＲ”が入力された場合であっても、当該パラメータが消去されることは無い。これにより、パラメータや動作モードの再設定を最小限とすることが出来、テスト動作を簡便にすることが出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について説明する。本実施形態は、上記第１の実施形態において、リセット動作の後、パラメータ保持部２８に保持されるデータを全て初期化するものである。以下では、第１の実施形態と異なる点についてのみ説明する。

図１１は、本実施形態に係る制御回路１７の、特にリセット動作に関連した制御回路のブロック図である。図示するように、本実施形態に係るリセット制御回路２７は、第１の実施形態で説明した図３の構成において、リセットシーケンス回路２５が、トリガー信号ＲＳＴ＿ＴＲＩＧ２を発生して、これをパラメータラッチ２６にリセット信号／Ｒｅｓｅｔとして与えるものである。

図１２は、リセットシーケンス動作時におけるコマンド、ライトイネーブル信号／ＷＥ、リセット起動信号、クロックＣＬＫ、及びトリガー信号ＲＳＴ＿ＴＲＩＧ１、ＲＳＴ＿ＴＲＩＧ２のタイムチャートである。

図示するように、コマンド、ライトイネーブル信号／ＷＥ、リセット起動信号、クロックＣＬＫ、及びトリガー信号ＲＳＴ＿ＴＲＩＧ１については、第１の実施形態で説明した図１０と同様である。本実施形態では、時刻ｔ３〜ｔ４の期間にトリガー信号ＲＳＴ＿ＴＲＩＧ１がアサートされることによりリセット信号ＲＳＴが発行された後、時刻ｔ６〜ｔ７の期間に、トリガー信号ＲＳＴ＿ＴＲＩＧ２がアサート（“Ｈ”レベルと）される。トリガー信号ＲＳＴ＿ＴＲＩＧ２は、図４で説明したパラメータ保持部２８のＤ−Ｆ／Ｆ２９のリセット信号／Ｒｅｓｅｔとして機能する。従って、トリガー信号ＲＳＴ＿ＴＲＩＧ２がアサートされることで、全てのパラメータ保持部２８におけるＤ−Ｆ／Ｆ２９はリセットされ、“１”を保持するようになる。

＜効果＞
本実施形態に係る半導体装置であると、第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果が得られる。

（２）リセット動作をより簡略化出来る。
本実施形態では、リセットコマンド“ＣＲ”が入力されることにより、リセット対象回路をリセットした後、パラメータ保持部２８のリセットを行っている。従って、リセット動作を行う度に、パラメータ保持部２８は初期化され、ＮＡＮＤ型フラッシュメモリ１の全てをリセット可能な状態と出来る。

従って、次にいずれかの回路のみを対象としてリセットコマンドを入力する際には、当該回路に対応したパラメータ保持部２８に“１”を保持させれば良く、直前のリセット動作における選択情報を考慮する必要が無い。従って、リセット動作を簡略化出来る。

また、リセット動作直後は、全ての対象回路がリセットされる、つまり、従来のリセットコマンドと同じ状態となる。よって、本実施形態に係る構成により、従来のリセットコマンドと、第１の実施形態で説明した選択的なリセットコマンドとの間で、互換性を保つことが可能となる。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体装置について説明する。本実施形態は、上記第１、第２の実施形態において、パラメータ保持部２８に“０”がセットされた際に、当該パラメータ保持部２８に対応するリセット信号ＲＳＴが出力されるものである。以下では、第１、第２の実施形態と異なる点についてのみ説明する。

図１３は、本実施形態に係るリセット制御回路２７の回路図である。図示するように、各々の制御部３０は、第１の実施形態で説明した図５の構成において、更にインバータ３５を備えている。図示するように、インバータ３５は、対応するパラメータ信号ＰＦ＿ＲＳＴを反転する。そしてＮＡＮＤゲート３１は、トリガー信号ＲＳＴ＿ＴＲＩＧ１と、インバータ３５の演算結果とのＮＡＮＤ演算を行う。その他は図５と同様である。

本構成であると、Ｄ−Ｆ／Ｆ２９が“１”を保持する場合、すなわちパラメータ信号ＰＦ＿ＲＳＴが“Ｈ”レベルである場合に、リセット信号ＲＳＴが発行される。

［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体装置について説明する。本実施形態は、上記第１の実施形態を、チップ内部にシーケンサを持たないテストチップ（ＡＤＭ（Array Diagnostic Monitor）チップ等）に適用したものである。以下では、第１の実施形態と異なる点についてのみ説明する。

図１４は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の制御回路１７のブロック図であり、特にリセット動作に必要な部分について示している。図示するように、本実施形態に係る制御回路１７は、第１の実施形態で説明した図３の構成において、リセットシーケンス回路２５を排した構成を備えている。パラメータラッチ２６及びリセット制御回路２７の構成は、第１の実施形態で説明した通りである。パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂは、ＮＡＮＤ型フラッシュメモリ１のテストチップ外部から入力される。トリガー信号ＲＳＴ＿ＴＲＩＧ１は、外部からテストチップに与えられるリセットコマンドに基づいて、テストチップ内の図示せぬ遅延回路等によって生成される。

図１５は、リセットシーケンス時におけるコマンド、ライトイネーブル信号／ＷＥ、リセット起動信号、及びトリガー信号ＲＳＴ＿ＴＲＩＧ１のタイムチャートである。

図１０と同様に、時刻ｔ０においてリセットコマンド“ＣＲ”が入力され、時刻ｔ１でライトイネーブル信号／ＷＥが“Ｌ”レベルとなることで、リセットコマンド“ＣＲ”がＮＡＮＤ型フラッシュメモリ１に取り込まれる。

また、ＮＡＮＤ型フラッシュメモリ１内の図示せぬ遅延回路がライトイネーブル信号／ＷＥを遅延させることで、リセット起動信号及びトリガー信号ＲＳＴ＿ＴＲＩＧ１を発生する。これにより、時刻ｔ２〜ｔ４の期間、トリガー信号ＲＳＴ＿ＴＲＩＧ１が“Ｈ”レベルとなる。また、リセット起動信号が、トリガー信号ＲＳＴ＿ＴＲＩＧ１から遅れて、時刻ｔ３〜ｔ５の期間、“Ｈ”レベルとされる。リセット起動信号が“Ｈ”レベルとされることで、制御回路１７が活性化され、トリガー信号ＲＳＴ＿ＴＲＩＧ１が“Ｈ”レベルとされることで、リセット信号ＲＳＴが発行される。その後、時刻ｔ５でリセット起動信号が“Ｌ”レベルになると、リセットシーケンス動作が終了する。

本実施形態に係る構成であると、シーケンサを有しない半導体装置であっても、第１の実施形態で説明した（１）の効果が得られる。

［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体装置について説明する。本実施形態は、上記第２の実施形態と第４の実施形態とを組み合わせたものである。すなわち、シーケンサを有しない半導体装置に、第２の実施形態で説明したリセット方法を適用したものである。以下では、第２、第４の実施形態と異なる点についてのみ説明する。

図１６は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の制御回路１７のブロック図であり、特にリセット動作に必要な部分について示している。図示するように、本実施形態に係る制御回路１７は、第４の実施形態で説明した図１４の構成において、パルス生成回路３６を更に備えている。パルス生成回路３６は、第２の実施形態におけるリセットシーケンス回路２５の代わりに、トリガー信号ＲＳＴ＿ＴＲＩＧ１を基にしてトリガー信号ＲＳＴ＿ＴＲＩＧ２を生成し、これをパラメータラッチ２６に供給する。その他の構成は、第２、第４の実施形態で説明した通りである。

図１７は、パルス生成回路３６の一構成例を示す回路図である。図示するようにパルス生成回路３６は、インバータ３７、遅延回路３８、及びＡＮＤゲート３９を備えている。インバータ３７は、トリガー信号ＲＳＴ＿ＴＲＩＧ１を反転する。遅延回路３８は、トリガー信号ＲＳＴ＿ＴＲＩＧ１を遅延させる。ＡＮＤゲート３９は、インバータ３７及び遅延回路３８の出力信号のＡＮＤ演算を行い、演算結果をトリガー信号ＲＳＴ＿ＴＲＩＧ２として出力する。

図１８は、リセットシーケンス時におけるコマンド、ライトイネーブル信号／ＷＥ、リセット起動信号、及びトリガー信号ＲＳＴ＿ＴＲＩＧ１、ＲＳＴ＿ＴＲＩＧ２のタイムチャートである。

図１５と同様に、時刻ｔ０においてリセットコマンド“ＣＲ”が入力され、時刻ｔ１でライトイネーブル信号／ＷＥが“Ｌ”レベルとなることで、リセットコマンド“ＣＲ”がＮＡＮＤ型フラッシュメモリ１に取り込まれる。また、時刻ｔ２〜ｔ４の期間、トリガー信号ＲＳＴ＿ＴＲＩＧ１が“Ｈ”レベルとなる。また、リセット起動信号が、トリガー信号ＲＳＴ＿ＴＲＩＧ１から遅れて、時刻ｔ３〜ｔ５の期間、“Ｈ”レベルとされる。リセット信号ＲＳＴが発行された後（時刻ｔ４よりも遅れて）、パルス生成回路３６が時刻ｔ６〜ｔ７の期間、トリガー信号ＲＳＴ＿ＴＲＩＧ２を“Ｈ”レベルとする。その結果、パラメータラッチ２６内の情報が初期化される。その後、トリガー信号ＲＳＴ＿ＴＲＩＧ２が“Ｌ”レベルになったことを受けて、リセット起動信号が“Ｌ”レベルになる。

本実施形態に係る構成であると、シーケンサを有しない半導体装置であっても、第２の実施形態で説明した（２）の効果を併せて得られる。

［第６の実施形態］
次に、この発明の第６の実施形態に係る半導体装置について説明する。本実施形態は、上記第３の実施形態と、第４、第５の実施形態とを組み合わせたものである。すなわち、第４、第５の実施形態に係る構成において、図１３を用いて説明したリセット制御回路２７を用いても良い。

［第７の実施形態］
次に、この発明の第７の実施形態に係る半導体装置について説明する。本実施形態は、上記第１乃至第６の実施形態を、ＲｅＲＡＭ（Resistance Random Access Memory）に適用したものである。以下では、第１乃至第６の実施形態と異なる点についてのみ説明する。

＜メモリセルアレイ１０の構成について＞
図１９は、メモリセルアレイ１０の回路図であり、特にメモリセル領域２２について示している。図示するようにメモリセルアレイ１０は、複数のビット線ＢＬｊ−１〜ＢＬｊ＋１及びワード線ＷＬｉ−１〜ＷＬｉ＋１の交差位置にマトリクス状に配置され、ランダムアクセス可能な複数のメモリセルＭＣを有している。メモリセルＭＣのそれぞれは、可変抵抗素子４０とダイオード４１とを備えている。可変抵抗素子４０の電流経路の一端はビット線ＢＬｊ−１〜ＢＬｊ＋１のいずれかに接続され、電流経路の他端はダイオード４１のアノードに接続される。ダイオード４１のカソードは、ワード線ＷＬｉ−１〜ＷＬｉ＋１のいずれかに接続される。
そして、上記構成のメモリセルアレイ１０が、半導体基板の基板面垂直方向に複数積層されている、。

図２０は、メモリセルＭＣの断面図である。図示するようにメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、可変抵抗素子４０及びダイオード４１が積層された構造を有している。可変抵抗素子４０は、ダイオード４１上に、記録層４２、ヒータ層４３、及び保護層４４が順次積層された構造を備えている。

図２１は、メモリセルアレイ１０の斜視図であり、上記構成のメモリセルアレイ１０が三次元的に構成された様子を示している。図示するように、本例に係るメモリセルアレイ１０は、半導体基板４５の基板面垂直方向に、複数積層（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）される三次元構造である。

図示するように、半導体基板４５の基板面垂直方向に、ワード線（ＷＬｉ−１（ｄ），ＷＬｉ（ｄ），ＷＬｉ＋１（ｄ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、１層目のメモリセルアレイ１０（ｄ）が配置されている。さらに、ワード線（ＷＬｉ−１（ｕ），ＷＬｉ（ｕ），ＷＬｉ＋１（ｕ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、２層目のメモリセルアレイ１０（ｕ）が配置されている。

上記のように、本例に係るメモリセルアレイ１０は、半導体基板３５の基板面垂直方向に、複数積層（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）される三次元構造である。そのため、例えば、半導体基板上に一層だけ配置される二次元構造のメモリセルアレイに比べ、その容量を増大できる点で有利である。

尚、これに限らず、同様に、例えば、３層、４層、…、と更にメモリセルアレイ１０を積層した三次元構造としても良い。また、ここでは、図示しないが、半導体基板４５上には、積層されたメモリセルアレイ（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）のいずれかを選択する選択トランジスタが配置される。

＜データの書き込み動作、読み出し動作、及び消去動作について＞
次に、上記構成のＲｅＲＡＭのデータの書き込み動作及び読み出し動作について、簡単に説明する。

まず、データの書込み動作について説明する。データを書き込む際には、選択されたメモリセルＭＣの可変抵抗素子４０に電圧を印加し、その可変抵抗素子４０内に電位勾配を発生させて電流パルスを印加する。例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に低い状態を作る。ビット線ＢＬｊを固定電位（例えば、接地電位）とすれば、ワード線ＷＬｉに負の電位を与えればよい。

尚、このデータ書き込み動作の際には、非選択のワード線ＷＬｉ−１，ＷＬｉ＋１及び非選択のビット線ＢＬｊ−１，ＢＬｊ＋１については、全て同電位にバイアスしておくことが好ましい。また、データ書き込み動作前のスタンバイ時には、全てのワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１及び全てのビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１をプリチャージしておくことが好ましい。また、書き込みのための電圧パルスは、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作ることにより発生させてもよい。

次に、読み出し動作について説明する。データの読み出しは、選択された可変抵抗素子４０に電圧パルスを印加し、そのメモリセルＭＣの抵抗値を検出することにより行う。ここで、電圧パルスは、可変抵抗素子４０を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。

例えば、電圧生成回路１８により発生した読み出し電流を、ビット線ＢＬｊから選択メモリセルＭＣに流し、センスアンプ１３によりその抵抗値を測定することにより行う。

データの消去動作は、選択された可変抵抗素子４０に大電流パルスを印加することによりジュール加熱して、その可変抵抗素子４０における酸化還元反応を促進させることにより行う。

＜ＲｅＲＡＭのコマンドシーケンスについて＞
次に、ＲｅＲＡＭの動作時におけるコマンドシーケンスについて、データの読み出し時及び書き込み時を例に挙げて、以下説明する。図２２は、データの読み出し時及び書き込み時におけるコマンドシーケンスを示すタイムチャートである。本実施形態に係るＲｅＲＡＭでは、ＮＡＮＤ型フラッシュメモリに準拠したＮＡＮＤインターフェースに対応するコマンドシーケンスを実行する。図中において、“Ｃ１”は読み出し時のアドレス入力コマンド、“Ｃ２”は読み出し開始コマンド、“ＡＣ”はカラムアドレス入力、“ＡＲ”はロウアドレス入力、“Ｃ３”は書き込み時のアドレス及びデータ入力コマンド、“Ｃ４”は書き込み開始コマンド、“ＤＩ”はデータ入力、及び“ＤＯ”はデータ出力を示す。斜線を付した領域はシーケンサが動作する期間を示しており、この期間、ＲｅＲＡＭはビジー状態となる。

まず、データの書き込み時のシーケンスについて説明する。まず、データ書き込み（Program）時アドレス及びデータ入力コマンド“Ｃ３”が入力され、次に、カラムアドレス“ＡＣ”、ロウアドレス“ＡＲ”、及び書き込みデータ“ＤＩ”が入力される。その後、書き込み（Program）開始コマンド“Ｃ４”が入力されると、書き込み用シーケンサが活性化して、データの書き込みを行うためのシーケンスが実行される。

次に、データの読み出し時のシーケンスについて説明する。まず、データの読み出し時のアドレス入力コマンド“Ｃ１”が入力され、次に、カラムアドレス“ＡＣ”及びロウアドレス“ＡＲ”が入力される。その後、読み出し開始コマンド“Ｃ２”が入力されると、読み出し用シーケンサが活性化して、データの読み出しを行うためのシーケンスが実行される。その後、シーケンスによって読み出されたデータＤＯが、外部に出力される。

上記のシーケンスにおいて、第１の実施形態において図８を用いて説明したＣＡＳＥ１のように、シーケンス実行中にリセットコマンド“ＣＲ”が入力された場合には、シーケンサは動作を中断して、リセットシーケンスが実行される。また、テスト動作時には、図８のＣＡＳＥ２と同様に、種々のパラメータや動作モードがセット可能である。そして、リセットコマンド“ＣＲ”によるリセット動作では、パラメータラッチ２６に保持された情報に応じて、リセット信号ＲＳＴが発行される。

以上のように、第１乃至第６の実施形態で説明した構成は、ＮＡＮＤ型フラッシュメモリだけでなく、ＲｅＲＡＭにも適用出来る。

以上のように、この発明の第１乃至第７の実施形態に係る半導体装置であると、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂ及び第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１に応答して、リセット対象となる回路毎に、リセット信号ＲＳＴを出力するリセット制御回路２７と、外部から入力可能とされ、且つリセット対象となる回路の選択情報、を保持可能なラッチ回路２６とを具備する。そしてリセット制御回路２７は、ラッチ回路２５に保持される選択情報に応じて、回路毎に第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１を選択的に制御する。より具体的には、リセット制御回路２７は、選択情報において、リセット対象とされたいずれかの回路に対してリセット信号ＲＳＴを出力し、リセット非対象とされた回路に対してはリセット信号ＲＳＴを出力しない。

従って、外部からのリセットコマンドに対して、必要な回路のみをリセットし、データを残しておきたい回路については、リセットの対象としないようにすることが出来る。よって、テスト動作等が簡便となる。

なお、上記実施形態では、半導体装置としてＮＡＮＤ型フラッシュメモリ及びＲｅＲＡＭを例に挙げて説明したが、例えばＮＯＲ型フラッシュメモリ等の他のフラッシュメモリや、強誘電体メモリやＤＲＡＭ等、他の半導体メモリに適用可能である。更に、半導体メモリだけでなく、半導体集積回路全般に適用出来る。勿論、上記実施形態ではリセットコマンドの一例として、ＮＡＮＤインターフェースで用意されたコマンドを用いた場合について説明したが、これに限らず、外部から入力され且つ半導体装置に対してリセット動作を命令する信号や、リセット動作を開始する際に外部から入力される信号であれば限定されない。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…センスアンプ、１４…アドレスバッファ、１５…ヒューズ用レジスタ、１６…パワーオンリセット回路、１７…制御回路、１８…電圧生成回路、１９…入出力バッファ、２０…コマンドバッファ、２１…クロック生成回路、２２…メモリセル領域、２３…ＲＯＭヒューズ領域、２４…メモリセルユニット、２５…リセットシーケンス回路、２６…パラメータラッチ、２７…リセット制御回路、２８−０〜２８−７…パラメータ保持部、３０−０〜３０−７…制御部、３６…パルス生成回路、４０…可変抵抗素子、４１…ダイオード、４２…記録層、４３…ヒータ層、４４…保護層、４５…半導体基板

Claims

リセット動作を開始する際に外部から入力される信号を受けて活性化し、第１のトリガー信号を出力するリセットシーケンス回路と、
パワーオンリセット信号、及び前記リセットシーケンス回路から出力された前記第１のトリガー信号に応答して、リセット対象となる回路毎に、リセット信号を出力するリセット制御回路と、
外部から入力可能とされ、且つ前記リセット対象となる回路の選択情報、を保持可能なラッチ回路と
を具備し、前記リセット制御回路は、前記ラッチ回路に保持される前記選択情報に応じて、前記回路毎に前記第１のトリガー信号を選択的に制御し、
前記ラッチ回路は、前記リセットシーケンス回路から出力される第２のトリガー信号によってリセットされ、
前記第２のトリガー信号は、前記第１のトリガー信号よりも後に生成され、
前記リセット対象となる回路は、半導体メモリ装置を構成する
ことを特徴とする半導体装置。
外部から入力されるパワーオンリセット信号、及びリセット動作を開始する際に外部から入力される信号に応じて生成された第１のトリガー信号、に応答して、リセット対象となる回路毎に、リセット信号を出力するリセット制御回路と、
外部から入力可能とされ、且つ前記リセット対象となる回路の選択情報、を保持可能なラッチ回路と
を具備し、前記リセット制御回路は、前記ラッチ回路に保持される前記選択情報に応じて、前記回路毎に前記第１のトリガー信号を選択的に制御し、
前記第１のトリガー回路に基づいて第２のトリガー信号を生成する生成回路を更に備え、
前記ラッチ回路は、前記第２のトリガー信号によって初期化され、
前記第２のトリガー信号は、前記第１のトリガー信号よりも後に生成され、
前記リセット対象となる回路は、半導体メモリ装置を構成する
ことを特徴とする半導体装置。
前記リセット制御回路は、前記選択情報において、リセット対象とされたいずれかの前記回路に対して、前記リセット信号を出力し、リセット非対象とされた前記回路に対しては、前記リセット信号を出力しない
ことを特徴とする請求項１または２記載の半導体装置。