CN1702769B - 半导体存储器器件和控制半导体存储器器件的方法 - Google Patents

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Abstract

本发明提供了一种突发中刷新或字线改变时性能不降低的半导体存储器器件。在其中使用存储器核心执行突发操作的半导体存储器器件具有读/写触发信号发生电路和读/写信号发生电路。在突发操作期间，读/写触发信号发生电路从预定的定时信号生成读/写信号请求。读/写信号发生电路从读/写触发信号发生电路接收输出信号，并且在恰好在该输出信号的接收之前的核心操作完成且随后的行侧激活完成之后，输出读/写信号。

Description

半导体存储器器件和控制半导体存储器器件的方法
技术领域
本发明涉及半导体存储器器件和控制半导体存储器器件的方法，更具体地，涉及使用要求高速处理的动态随机访问存储器(DRAM)存储器核心的半导体存储器器件及其控制方法。 
背景技术
近年来，突发操作已经经常被用于对半导体存储器器件(存储器)的快速访问。突发操作是用来高速度地执行从外部的数据输入/到外部的数据输出。在突发操作中，当从外部给出读或写命令时所给出的地址被设置为初始值，此后，在内部生成随后所需的地址，该地址与外部信号(时钟信号：CLK)同步。例如，同步DRAM(SDRAM)就有这样的功能。在公知的半导体存储器器件中，从“CLK”生成在读出放大后对来自存储器核心的输出数据的读/写信号(CL)。“CL”被用来激活读出放大器，以在读操作(READ)情形中从存储器核心读取数据，并被用来在写操作(WRITE)情形中向存储器核心写入数据。 
另外，例如在伪静态RAM(SRAM)接口情形中，在READ或WRITE的间隙中进行刷新操作(REF)。在其中突发操作可能具有无限制的突发长度(BL)的半导体存储器器件的情形中，在突发操作期间，行地址可以被改变，并且这要求字线的改变。 
REF和字线的改变可能干扰来自“CLK”的周期性读/写信号请求(CL请求)。如果REF和字线的改变操作具有优先权，则会牺牲恢复时间和循环性能，这降低了半导体存储器器件的性能。 
至于现有的具有突发模式的存储器，提出了这样的存储器：其中，响应于要求禁止预定写操作的屏蔽信号，进行用于处理的数据总线的屏蔽控制，由此使得高速读取变为可能(例如，参考日本未审查专利公开No.11- 283385)。 
此外，传统上已经提出了这样的存储器器件：其中，在根据命令进行写入时，写入放大器控制电路激活写入放大器，并在进行写入时，响应于数据屏蔽信号使写入放大器无效，并且列译码器控制电路控制列译码器的激活，使得列译码器不响应于数据屏蔽信号而激活(例如，参考日本未审查专利公开No.2000-113671)。 
另外，已经提出了这样的半导体集成电路：其中，内部电路在取命令信号前接收到地址信号时开始操作，并且地址改变电路在接收到内部命令信号或时钟信号时禁止地址信号向内部电路的传输，以便使得可以进行高速操作，并使功耗降低(例如，参考日本未审查专利公开No.2001-167576)。 
后文将参考附图详细描述现有技术及其相关问题。 
发明内容
根据本发明，提供了一种其中使用存储器核心执行突发操作的半导体存储器器件，包括：读/写触发信号发生电路，其在突发操作期间从预定的定时信号生成读/写信号触发信号；读/写信号发生电路，其从读/写触发信号发生电路接收输出信号，并在恰好在该输出信号的接收之前的核心操作完成且随后的行侧激活完成后输出读/写信号，该半导体存储器器件还包括时钟触发信号发生电路，用于从时钟信号生成时钟触发信号，所述时钟触发信号在与所述时钟信号的多个脉冲相对应的周期处被输出，其中，当时钟触发信号发生电路的输出信号和读/写触发信号发生电路的输出信号都被读/写信号发生电路接收时，读/写信号发生电路生成读/写信号。 
另外，根据本发明，提供了一种其中使用存储器核心执行突发操作的半导体存储器器件，该半导体存储器器件包括在突发操作期间从预定的定时信号生成读/写触发信号的读/写触发信号发生电路；生成读/写信号的读/写信号发生电路；以及从时钟信号生成时钟触发信号的时钟触发信号发生电路，其中，直到恰好在读/写触发信号生成之前的核心操作完成且核心操作之后的行侧激活完成，才生成读/写信号，预定的定时信号可以是时钟信 号或内部定时信号，在突发操作期间，在内部生成列地址和行地址，并且当列地址在顶部时，进行行侧的复位操作，此后紧接着激活下一列地址的字线，使得突发操作可以被顺序地继续并且其中，所述读/写信号是当所述时钟触发信号和从命令信号生成的所述读/写触发信号被收到时生成的。 
可以在读取和写入操作两者中，将读/写信号的生成保持等待。 
当从命令信号生成的读/写触发信号和从时钟信号生成的时钟触发信号被接收时，可以生成读/写信号。如果第一读/写信号被输出，则可以生成第二读/写信号触发信号，该第二读/写信号触发信号等同于由从第一读/写信号取得定时的命令信号生成的第一读/写触发信号，并且当第二读/写触发信号和在下一时钟定时处生成的时钟触发信号都被接收时，可以生成随后的读/写信号。 
根据本发明的一个方面，提供了一种半导体存储器器件，在所述半导体存储器器件中使用存储器核心执行突发操作，所述半导体存储器器件包括：读/写触发信号发生电路，所述读/写触发信号发生电路在所述突发操作期间从预定的定时信号生成读/写触发信号；生成读/写信号的读/写信号发生电路；以及从时钟信号生成时钟触发信号的时钟触发信号发生电路，其中，直到恰好在所述读/写触发信号的生成之前的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，其中，如果第一读/写信号被输出，则生成第二读/写触发信号，所述第二读/写触发信号等同于由从所述第一读/写信号取得定时的命令信号生成的第一读/写触发信号，并且当所述第二读/写触发信号和在下一时钟定时处生成的时钟触发信号都被接收时，生成随后的读/写信号，其中所述时钟触发信号在与所述时钟信号的多个脉冲相对应的周期处被输出。 
当在突发操作期间在内部生成列地址和行地址，并且在列地址处在顶部的时刻执行复位操作，并且此后紧接着激活下一行地址的字线以继续突发操作时，可以通过从字线启动信号取得定时而生成第三读/写触发信号，并且当第三读/写触发信号和在下一时钟定时中生成的时钟触发信号被接收时，可以生成随后的读/写信号。 
根据本发明的一个方面，提供了一种半导体存储器器件，在所述半导 体存储器器件中使用存储器核心执行突发操作，所述半导体存储器器件包括：读/写触发信号发生电路，所述读/写触发信号发生电路在所述突发操作期间从预定的定时信号生成读/写触发信号；生成读/写信号的读/写信号发生电路；以及从时钟信号生成时钟触发信号的时钟触发信号发生电路，其中，直到恰好在所述读/写触发信号的生成之前的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，其中，当在所述突发操作期间在内部生成列地址和行地址，并且在列地址处于顶部的时刻执行行侧的复位操作，并且此后紧接着激活下一行地址的字线以继续所述突发操作时，通过从字线启动信号取得定时而生成所述读/写触发信号，并且当所述读/写触发信号和在下一时钟定时中生成的时钟触发信号被接收时，生成随后的读/写信号。 
半导体存储器器件可以是DRAM。DRAM可以被构建为伪SRAM。 
根据本发明，还提供了一种控制半导体存储器器件的方法，在该半导体存储器器件中使用要求刷新操作的存储器核心执行突发操作，其中，在突发操作期间从预定的定时信号生成读/写触发信号，但是直到最近的核心操作完成且随后的行侧激活完成才生成读/写信号， 
预定的定时信号可以是时钟信号或内部定时信号，在突发操作期间，可以在内部生成列地址和行地址，并且当列地址处在顶部时，可以执行行侧的复位操作，此后紧接着激活下一行地址的字线，使得突发操作可以被顺序地继续，并且其中，所述读/写信号是当从命令信号生成的读/写触发信号和从时钟信号生成的时钟触发信号被收到时生成的。 
可以在读取和写入操作两者中，将读/写信号的生成保持为等待。当从命令信号生成的读/写触发信号和从时钟信号生成的时钟触发信号被接收时，可以生成所述读/写信号。 
如果第一读/写信号被输出，则可以生成第二读/写信号触发信号，该第二读/写信号触发信号等同于由从第一读/写信号取得定时的命令信号生成的第一读/写触发信号，并且当第二读/写触发信号和在下一时钟定时处生成的时钟触发信号被接收时，可以生成随后的读/写信号。当在突发操作期间在内部生成列地址和行地址，并且在列地址处于顶部的时刻执行复位 操作，并且下一行地址的字线被激活时以继续突发操作时，可以通过从字线启动信号取得定时而生成第三读/写触发信号，并且当第三读/写触发信号和在下一时钟定时中生成的时钟触发信号被接收时，可以生成随后的读/写信号。 
根据本发明的一个方面，提供了一种控制半导体存储器器件的方法，在所述半导体存储器器件中使用要求刷新操作的存储器核心执行突发操作，其中，在所述突发操作期间从预定的定时信号生成读/写触发信号，但是直到最近的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，并且其中，如果第一读/写信号被输出，则生成第二读/写触发信号，所述第二读/写触发信号等同于由从所述第一读/写信号取得定时的命令信号生成的第一读/写触发信号，并且当所述第二读/写触发信号和在下一时钟定时处生成的时钟触发信号被接收时，生成随后的读/写信号，其中所述时钟触发信号在与所述时钟信号的多个脉冲相对应的周期处被输出。 
根据本发明的一个方面，提供了一种控制半导体存储器器件的方法，在所述半导体存储器器件中使用要求刷新操作的存储器核心执行突发操作，其中，在所述突发操作期间从预定的定时信号生成读/写触发信号，但是直到最近的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，并且其中，当在所述突发操作期间在内部生成列地址和行地址，并且在列地址处于顶部的时刻执行行侧的复位操作，并且下一行地址的字线被激活以继续所述突发操作时，通过从字线启动信号取得定时而生成所述读/写触发信号，并且当所述读/写触发信号和在下一时钟定时中生成的时钟触发信号被接收时，生成随后的读/写信号。 
半导体存储器器件可以是DRAM。DRAM可以被构建为伪SRAM。 
附图说明
从下面参考附图所作出的对优选实施例的描述，将会更清楚地理解本发明，其中： 
图1A和图1B示出了在公知半导体存储器器件中，当在突发操作期间 进行刷新操作时，写操作信号波形的示例； 
图2示出了在公知半导体存储器器件中，当在突然操作期间进行字线改变时，写操作信号波形的示例； 
图3是示意性地示出本发明的半导体存储器器件的实施例的框图； 
图4是示出了图3所示的半导体存储器器件中的读/写触发信号发生电路的示例的电路图； 
图5是示出了图3所示的半导体存储器器件中的读/写信号发生电路的示例的电路图； 
图6示出了在本发明的半导体存储器器件中，当在突发操作期间进行刷新操作时，写操作信号波形的示例；以及 
图7示出了在本发明的半导体存储器器件的实施例中，当在突发操作期间进行字线改变时，写操作信号波形的示例。 
具体实施方式
在详细描述本发明的优选实施例之前，将参考图1A、图1B和图2描述现有技术的示例装置、示例驱动方法及其相关的问题。 
图1A和图1B示出了在公知半导体存储器器件中，当在突发操作期间被刷新时，写操作信号波形的示例。图1A示出了时钟信号和芯片使能信号(/CE1)的一般关系，图1B示出了当在字线0(WL-0)的突发操作(WRITE)和字线1(WL-1)的突发操作(WRITE)之间执行刷新操作(REF)时的写操作(WRITE)中的信号波形。在图中，在与图1B中的四个CLK脉冲相对应的CLK周期，从“CLK”生成CL请求，生成CL请求处的“CLK”由“CL-CLK”指示。 
如图1B所示，在公知的半导体存储器器件中，在前一“WRITE”(向字线WL-0的写操作)和随后的“WRITE”(向字线1WL-1的写操作)之间执行REF(刷新操作)，因此，第一CL信号(CL1)必定在定时T-1后生成，在定时T-1中突发地址的字线(WL-1)上的脉冲在完成REF后上升。 
因此，必定在定时T-1后生成“CL-CLK”(来自CLK的CL请求： CL-1)，结果，这降低了半导体存储器器件的性能，使得用于执行REF的恢复时间被延长，随后的命令输入被延迟，半导体存储器器件的等待时间的值被增加，或者从外部控制信号输入直到内部CLK操作开始的时间被延迟。在图1B中，等待时间是3，在/CE1是低电平“L”之后，开始在外部数据获取，并且如果在“/CE1”从高电平“H”转变为低电平“L”之前生成了REF请求，则执行该REF请求。如果在转变后生成REF请求，则在突发操作完成后执行该REF请求。 
图2示出了在公知半导体存储器器件中，如果在突然操作期间字线被改变时的写操作信号波形的示例。在图2中，在与四个CLK脉冲相对应的周期从CLK生成CL请求，生成CL请求处的“CLK”被表示CL-CLK。 
如图2所示，在其中突发操作可能具有无限制突发长度(BL)的半导体存储器器件中，如果字线改变没有在4个CLK内完成，则跨越字线改变的“CL-CLK”间隔必须被设置为4个CLK，即，CLK周期需要设置得长，因此，这降低了半导体存储器器件的性能。 
鉴于上述现有半导体存储器器件的问题，本发明的目的是提供即使在突发操作期间执行刷新操作和字线改变操作时也不降低性能的半导体存储器器件。具体地，本发明旨在提供半导体存储器器件及半导体存储器器件的控制方法，其中，例如即使在突发期间执行刷新操作和字线改变操作，也不发生诸如延长恢复时间以执行REF、延迟随后命令的输入、增加半导体存储器器件等待时间的值、延迟从输入外部控制信号到开始内部CLK操作的时间或者延长时钟信号的周期之类的性能降低。 
下面，将参考附图详细描述根据本发明的半导体存储器器件及控制半导体存储器器件的方法。 
图3是示意性地示出了本发明的半导体存储器器件的实施例的框图。参考标号1表示内部刷新信号发生电路，参考标号2表示内部命令信号发生电路，参考标号3表示字线改变请求信号发生电路，参考标号4表示时钟触发信号发生电路，参考标号5表示读/写触发信号发生电路，参考标号6表示读/写信号发生电路。 
如图3所示，在该实施例的半导体存储器器件中，来自外部的时钟信号(CLK)被输入到时钟触发信号发生电路4中，并且例如在与四个“CLK”脉冲相对应的周期，生成时钟触发信号(CLK-trig：脉冲信号)。内部刷新信号发生电路1被用来通过在内部刷新例如被用作伪SRAM的DRAM核心，来维持存储在DRAM核心中的信息。来自内部刷新信号发生电路1的信号连同来自字线改变请求信号发生电路的字线改变请求信号(wlchp)被输入到时钟触发信号发生电路4。 
外部控制信号(CNTL)被输入到内部命令信号发生电路2，以生成当输入命令时根据读/写(READ/WRITE)的内部命令信号(CMD：脉冲信号)和状态信号(wrt、write)。状态信号“wrt”在芯片使能信号(/CE1)关闭时的定时处改变，状态信号“write”在字线选择信号(WL-Line)关闭时的定时处改变(参考图6)。 
字线改变请求信号发生电路3不仅生成上述的“wlchp”，还生成代表字线改变的状态信号“WL-change”，该状态信号“WL-change”被输入到读/写触发信号发生电路5。来自时钟触发信号发生电路4的CLK-trig和来自读/写触发信号发生电路5的读/写触发信号(CL-trig)被输入到读/写信号发生电路6中。在半导体存储器器件启动时执行复位处理的开始信号“stt”、行地址选通信号“ras”、状态信号“wrt”和“write”被输入到读/写信号发生电路6中，以输出读/写信号(CL)。“CL”被反馈到字线改变请求信号发生电路3和读/写触发信号发生电路5。如果在刷新操作(REF)期间输入CNTL并且根据READ/WRITE生成“CMD”，则来自内部命令信号发生电路2的“CMD”的生成被保持等待，直至REF完成。后文将参考图6进行详细描述。 
接着，例如，在其中突发操作可能具有无限制突发长度的半导体存储器器件中，如果对字线(例如，WL-0)执行写操作并且列地址在顶部，则此时字线改变请求信号发生电路3从“CL”生成“wlchp”和WL-change。如果生成“wlchp”，则切换字线(例如，从WL-0切换到WL-1)，并且从内部命令信号发生电路再次输出“CMD”。从“CMD”输出用于字线改变的第一“CL-trig”。读/写信号发生电路6从“CLK-trig”和 “CL-trig”生成“CL”。后文将参考图7进行详细描述。 
图4是示出了图3所示的半导体存储器器件中的读/写触发信号发生电路的示例的电路图。 
如图4所示，读/写触发信号发生电路5被构建为例如具有延迟电路51、52，反相器53、54和NOR门55、56。 
当输入命令时，通过采用利用延迟电路52的定时从“CMD”生成CL-trig。一旦生成“CL”，则通过采用利用延迟电路51的定时继续生成“CL-trig”。延迟电路52决定从字线的选择(启动)到读出放大器的激活及数据输出准备完成的时间，延迟电路51决定在第一CL输出被操作后保持CL输出等待直至核心电路完成随后的CL输出准备的时间(对应于图6中的延时D1)。当字线被改变时，“WL-change”在从CL输出直到字线改变完成期间处于高电平“H”，此时停止从“CL”的“CL-trig”的输出。 
图5示出了图3所示的半导体存储器器件中的读/写信号发生电路的示例的电路图。 
如图5所示，读/写信号发生电路6例如包括延迟电路61、反相器621至623、NOR门631、632和NAND门641至648。NAND门642和643组成第一触发器FF1，NAND门646和647组成第二触发器FF2。 
第一触发器FF1由“CLK-trig”置位，第二触发器FF2由“CL-trig”置位。当触发器FF1和FF2都被置位时，输出由延迟电路61决定宽度的脉冲作为CL。在写状态中信号“wrt”和“write”都变为高电平“H”，“wrt”与CLK(/CE1)同步，“write”与“CL”(WL-Line)同步。但是，它们并不总是相同的，因此“wrt”和“write”是不同的。此外，当字线的脉冲上升时“ras”处于高电平，当字线的脉冲被输出时必然复位第二触发器FF2。只有当加电时“stt”才处于高电平“H”，而通常处于低电平“L”。 
图6示出了当本发明被应用到上述图1B所示的操作时，在本发明的半导体存储器器件中，在突发操作期间执行刷新操作时的写操作中的信号波形的示例。 
首先，芯片使能信号/CE1被改变为低电平“L”并被激活，时钟信号 
(CLK)被输入到时钟触发信号发生电路4中，并且，例如在与四个CLK脉冲相对应的周期处输出时钟触发信号(CLK-trig：脉冲P11、P12)。例如，在图4所示的读/写触发信号发生电路5中，在初始状态中读/写信号(CL)被设置为低电平“L”，并经由反相器53和延迟电路51向NOR门55的一个输入端提供高电平“H”信号，因此NOR门55输出低电平“L”，而与代表字线改变的状态信号(WL-change)的电平无关。因此，读/写触发信号发生电路5根据被延迟电路52中的延时D2延迟的来自内部命令信号发生电路2的内部命令信号(CMD：脉冲P22)，生成读/写触发信号(CL-trig：脉冲P31)。 
此后，例如，图5所示的读/写信号发生电路6接收来自时钟触发信号发生电路4的“CLK-trig”以及上述来自读/写触发信号发生电路5的“CL-trig”，并输出“CL”。即，如上所述，在图5所示的读/写信号发生电路6中，第一触发器FF1由“CLK-trig”置位，第二触发器FF2由“CL-trig”置位。当触发器FF1和FF2都被置位时，从NAND门644的输出从高电平“H”变为低电平“L”，脉冲宽度被确定通过延迟电路61被延迟了延时D3，此后，电平从高“H”变为低“L”。从NAND门644的输出在反相器622中被反相，并被输出作为第一信号“CL”(脉冲P41)。 
如上所述，根据本发明的半导体存储器器件，即使在例如在REF后字线(WL-1)的脉冲上升之前生成“CL-CLK”的情形中，“CL”也可以被保持等待，直至输出“CL-trig”。结果，信号/CE1比前述在图1A和图1B中所示的操作更早地处于低电平，由此可以减少恢复时间。 
因此，如果生成了一次“CL”(脉冲P41)，则从上一“CL”生成随后的脉冲(脉冲P42)。即，例如，在读/写触发信号发生电路5中，向反相器53提供具有脉冲P41的“CL”。但是，“CMD”已经处在低电平“L”，通过将“CL”(脉冲P41)延迟了时间D1而产生的信号(脉冲P32)作为随后的信号CL-trig被输入到例如图5所示的读/写信号发生电路6中。在来自时钟触发信号发生电路4的“CLK-trig”(脉冲P12)输入 后，读/写信号发生电路6生成随后的“CL”(脉冲P42)。 
例如，在突发写操作中(WRITE)，根据如上生成的“CL”，例如，数据的每四个字被写入存储器核心中，或者例如，由于来自外部的突发写操作完成命令的输入，结束WRITE。 
图7示出了当本发明被应用到上述图2所示的操作中时，在本发明的半导体存储器器件的实施例中，如果在突发操作期间执行字线改变时的写操作信号波形的示例。即，在图7中，示出了这样的波形：其中在突发操作可能具有无限制的突发长度(BL)的半导体存储器器件中，在从对一个字线(例如，WL-0)的写操作到对下一字线(例如，WL-1)的写操作期间，突发写操作被执行完毕。在突发操作中，在内部生成列地址和行地址，并且当列地址在顶部时，在行侧中执行复位操作(预充电操作)，此后紧接着激活下一行地址的字线，使得突发操作能继续。 
首先，当从其中在与四个CLK脉冲相对应的周期处从“CLK”生成CL请求的“CL-CLK”输出“CLK-trig”(脉冲P13)，并且“WL-change”从低电平“L”变为高电平“H”时，据此输出信号CL(脉冲P43)。如果从字线改变请求信号发生电路3向内部命令信号发生电路2输入字线改变请求信号(wlchp：脉冲P51)，并且指示字线改变的状态信号从低电平“L”改变为高电平“H”，则图4所示的读/写触发信号发生电路5的NOR门55是低电平“L”，并且经由NOR门56和反相器54输出的读/写触发信号(CL-trig：脉冲P33)对应于通过将“CMD”(脉冲P23)延迟了延时D2而产生的信号。 
与上面参考图6的描述一样，在图5所示的读/写信号发生电路6中，第一触发器FF1由“CLK-trig”(脉冲P14)置位，第二触发器FF2由“CL-trig”(脉冲P33)置位，并且当触发器FF1和FF2都被置位时，从NAND门644的输出从高电平“H”变为低电平“L”，并且脉冲宽度被确定为被延迟电路61延迟了延时D3，此后，读/写信号发生电路6从高电平“H”变为低电平“L”。从NAND门644的输出在反相器622中被反相，并被输出作为“CL”(脉冲P44)。如果生成了“CL”(脉冲P44)，则与上面参考图6描述的一样，使用从最近的“CL”生成的“CL- trig”(脉冲P34：对应于图6中的P32)生成下一“CL”。 
如上所述，根据本发明的半导体存储器器件，例如，如果在改变字线期间生成“CL-CLK”，可以将“CL”的生成保持为等待“CL-trig”的输出。结果，CLK周期可以短于图2中描述的操作。如果恰好在字线改变前输出“CL-trig”，则在字线改变期间在“CLK-trig”生成后紧接着输出“CL”，因此，当字线被改变时不生成“CL-trig”。 
上面的说明不仅可以被应用于半导体存储器器件的突发写操作，也可以被应用于突发读操作，并且在相同电路中生成的“CL”可以被用于处理。另外，上述实施例的电路结构可以通过保持CL输出等待，在从输入外部控制信号到开始内部CLK操作的时间中被隐藏。 
根据本发明，如果在突发操作期间可能发生刷新操作和字线改变操作，可以阻止半导体存储器器件的性能下降。 
本发明可以被广泛应用于其中执行突发操作的半导体存储器器件，例如，本发明可以被应用于：可以与使用DRAM核心存储器的SRAM一样使用的伪SRAM、其中存储器核心要求刷行操作并执行突发操作的各种半导体存储器器件，或者其中在多个字线上执行突发操作的各种半导体存储器器件。 
可以不脱离本发明的范围而构建本发明的许多不同实施例，应该理解，除了被所附权利要求所限定外，本发明并不限于本说明书中所描述的具体实施例。 
本申请基于2004年5月25日递交的在先日本专利申请No.2004-154561，并要求享受其优先权，其全部内容通过引用被结合于此。 

Claims (17)

1.一种半导体存储器器件，在所述半导体存储器器件中使用存储器核心执行突发操作，所述半导体存储器件包括：
读/写触发信号发生电路，所述读/写触发信号发生电路在所述突发操作期间从预定的定时信号生成读/写触发信号；
读/写信号发生电路，所述读/写信号发生电路从所述读/写触发信号发生电路接收输出信号，并且恰好在所述输出信号的接收之前的核心操作完成且所述核心操作之后的行地址的字线激活完成之后输出读/写信号；和
时钟触发信号发生电路，用于从时钟信号生成时钟触发信号，所述时钟触发信号在与所述时钟信号的多个脉冲相对应的周期处被输出，
其中，当所述时钟触发信号发生电路的输出信号和所述读/写触发信号发生电路的输出信号都被所述读/写信号发生电路接收时，所述读/写信号发生电路生成所述读/写信号。
2.根据权利要求1所述的半导体存储器器件，其中，所述半导体存储器器件是动态随机访问存储器。
3.根据权利要求1所述的半导体存储器器件，其中，所述半导体存储器器件被构建为伪静态随机访问存储器。
4.一种半导体存储器器件，在所述半导体存储器器件中使用存储器核心执行突发操作，所述半导体存储器器件包括：
读/写触发信号发生电路，所述读/写触发信号发生电路在所述突发操作期间从预定的定时信号生成读/写触发信号；
生成读/写信号的读/写信号发生电路；以及
从时钟信号生成时钟触发信号的时钟触发信号发生电路，
其中，直到恰好在所述读/写触发信号的生成之前的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，
其中，在所述突发操作期间，在内部生成列地址和行地址，并且当所述列地址在顶部时，执行行侧的复位操作，此后紧接着激活下一行地址的字线，使得所述突发操作被顺序地继续，并且
其中，所述读/写信号是当所述时钟触发信号和从命令信号生成的所述读/写触发信号被收到时生成的。
5.根据权利要求4所述的半导体存储器器件，其中，所述预定的定时信号是时钟信号或内部定时信号。
6.根据权利要求4所述的半导体存储器器件，其中，在读取和写入操作两者中，所述读/写信号的生成被保持等待。
7.根据权利要求4所述的半导体存储器器件，其中，所述半导体存储器器件是动态随机访问存储器。
8.根据权利要求4所述的半导体存储器器件，其中，所述半导体存储器器件被构建为伪静态随机访问存储器。
9.一种半导体存储器器件，在所述半导体存储器器件中使用存储器核心执行突发操作，所述半导体存储器器件包括：
读/写触发信号发生电路，所述读/写触发信号发生电路在所述突发操作期间从预定的定时信号生成读/写触发信号；
生成读/写信号的读/写信号发生电路；以及
从时钟信号生成时钟触发信号的时钟触发信号发生电路，
其中，直到恰好在所述读/写触发信号的生成之前的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，
其中，如果第一读/写信号被输出，则生成第二读/写触发信号，所述第二读/写触发信号等同于由从所述第一读/写信号取得定时的命令信号生成的第一读/写触发信号，并且当所述第二读/写触发信号和在下一时钟定时处生成的时钟触发信号都被接收时，生成随后的读/写信号，其中所述时钟触发信号在与所述时钟信号的多个脉冲相对应的周期处被输出。
10.一种半导体存储器器件，在所述半导体存储器器件中使用存储器核心执行突发操作，所述半导体存储器器件包括：
读/写触发信号发生电路，所述读/写触发信号发生电路在所述突发操作期间从预定的定时信号生成读/写触发信号；
生成读/写信号的读/写信号发生电路；以及
从时钟信号生成时钟触发信号的时钟触发信号发生电路，
其中，直到恰好在所述读/写触发信号的生成之前的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，
其中，当在所述突发操作期间在内部生成列地址和行地址，并且在列地址处于顶部的时刻执行行侧的复位操作，并且此后紧接着激活下一行地址的字线以继续所述突发操作时，
通过从字线启动信号取得定时而生成所述读/写触发信号，并且当所述读/写触发信号和在下一时钟定时中生成的时钟触发信号被接收时，生成随后的读/写信号。
11.一种控制半导体存储器器件的方法，在所述半导体存储器器件中使用要求刷新操作的存储器核心执行突发操作，其中：
在所述突发操作期间从预定的定时信号生成读/写触发信号，但是直到最近的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，
在所述突发操作期间，在内部生成列地址和行地址，并且当所述列地址处于顶部时，执行行侧的复位操作，此后紧接着激活下一行地址的字线，使得所述突发操作被顺序地继续；并且
其中，所述读/写信号是当从命令信号生成的读/写触发信号和从时钟信号生成的时钟触发信号被收到时生成的。
12.根据权利要求11所述的控制半导体存储器器件的方法，其中，所述预定的定时信号是时钟信号或内部定时信号。
13.根据权利要求11所述的控制半导体存储器器件的方法，其中，在读取和写入操作两者中，所述读/写信号的生成被保持等待。
14.根据权利要求13所述的控制半导体存储器器件的方法，其中，所述半导体存储器器件是动态随机访问存储器。
15.根据权利要求11所述的控制半导体存储器器件的方法，其中，所述半导体存储器器件被构建为伪静态随机访问存储器。
16.一种控制半导体存储器器件的方法，在所述半导体存储器器件中使用要求刷新操作的存储器核心执行突发操作，
其中，在所述突发操作期间从预定的定时信号生成读/写触发信号，但是直到最近的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，并且
其中，如果第一读/写信号被输出，则生成第二读/写触发信号，所述第二读/写触发信号等同于由从所述第一读/写信号取得定时的命令信号生成的第一读/写触发信号，并且当所述第二读/写触发信号和在下一时钟定时处生成的时钟触发信号被接收时，生成随后的读/写信号，其中所述时钟触发信号在与所述时钟信号的多个脉冲相对应的周期处被输出。
17.一种控制半导体存储器器件的方法，在所述半导体存储器器件中使用要求刷新操作的存储器核心执行突发操作，
其中，在所述突发操作期间从预定的定时信号生成读/写触发信号，但是直到最近的核心操作完成且所述核心操作之后的行地址的字线激活完成，才生成读/写信号，并且
其中，当在所述突发操作期间在内部生成列地址和行地址，并且在列地址处于顶部的时刻执行行侧的复位操作，并且下一行地址的字线被激活以继续所述突发操作时，
通过从字线启动信号取得定时而生成所述读/写触发信号，并且当所述读/写触发信号和在下一时钟定时中生成的时钟触发信号被接收时，生成随后的读/写信号。
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