KR100651064B1 - 반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법 - Google Patents

반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법 Download PDF

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Abstract

종래, 버스트 동작 중에 리프레시 동작이나 워드선의 전환 동작의 발생은 반도체 기억 장치의 성능 저하를 초래하였다.
메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치로서, 상기 버스트 동작 중에, 소정의 타이밍 신호(CMD, wrt, write)로부터 판독/기록 신호 요구(CL-trig)를 발생하는 판독/기록 트리거 신호 발생 회로(5)와, 그 판독/기록 트리거 신호 발생 회로의 출력 신호를 수신하고, 판독/기록 신호(CL)를 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지 대기하여 출력하는 판독/기록 신호 발생 회로(6)를 구비하도록 구성한다.

Description

반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법{SEMICONDUCTOR MEMORY DEVICE WITHOUT DECREASING PERFORMANCE THEREOF EVEN IF REFRESH OPERATION OR WORD LINE CHANGING OPERATION OCCUR DURING BURST OPERATION}
도 1은 종래의 반도체 기억 장치의 버스트 동작 중에 리프레시를 행한 경우의 기록 동작 파형의 일례를 도시한 도면.
도 2는 종래의 반도체 기억 장치의 버스트 동작 중에 워드선 전환을 행한 경우의 기록 동작 파형의 일례를 도시한 도면.
도 3은 본 발명에 관한 반도체 기억 장치의 일실시예를 개략적으로 도시한 블록도.
도 4는 도 3의 반도체 기억 장치의 판독/기록 트리거 신호 발생 회로의 일례를 도시한 회로도.
도 5는 도 3의 반도체 기억 장치의 판독/기록 신호 발생 회로의 일례를 도시한 회로도.
도 6은 본 발명에 관한 반도체 기억 장치의 버스트 동작 중에 리프레시를 행한 경우의 기록 동작 파형의 일례를 도시한 도면.
도 7은 본 발명에 관한 반도체 기억 장치의 일실시예에 있어서 버스트 동작 중에 워드선 전환을 행한 경우의 기록 동작 파형의 일례를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 내부 리프레시 신호 발생 회로
2 : 내부 커맨드 신호 발생 회로
3 : 워드선 전환 요구 신호 발생 회로
4 : 클록 트리거 신호 발생 회로
5 : 판독/기록 트리거 신호 발생 회로
6 : 판독/기록 신호 발생 회로
/CE1 : 칩 인에이블 신호
CL : 판독/기록 신호
CL-trig : 판독/기록 트리거 신호(판독/기록 신호 요구)
CLK : 클록 신호
CLK-trig : 클록 트리거 신호
CMD : 내부 커맨드 신호
CNTL : 외부 제어 신호
READ : 판독 동작
REF : 리프레시 동작
WL-0, WL-1 : 워드선
wlchp : 워드선 전환 요구 신호
WL-Line : 워드선 선택 신호
WRITE : 기록 동작
wrt, write; WL-change : 상태 신호
본 발명은 반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법에 관한 것으로, 특히 고속 동작을 필요로 하는 DRAM 메모리 코어를 사용하는 반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법에 관한 것이다.
최근, 반도체 기억 장치(메모리)의 고속 액세스가 필요한 경우, 버스트 동작을 행하는 경우가 많다. 이 경우의 버스트 동작이란, 외부로부터 판독 또는 기록 커맨드가 투입될 때에 부여되는 어드레스를 초기값으로 하여, 그 이후의 필요한 어드레스를 내부 발생시키고, 외부 신호(클록 신호: CLK)에 동기하여 외부와의 데이터의 입출력을 고속으로 행하는 것으로, 예컨대 동기식 DRAM(SDRAM) 등에 그 기능이 있다. 이 경우, 종래의 반도체 기억 장치는 센스 증폭기 증폭 후에 메모리 코어로부터 데이터를 출력하는 판독/기록 신호(CL)를 CLK로부터 발생시킨다. 여기서, CL은 판독 동작(READ)의 경우, 센스 증폭기를 활성화하여 메모리 코어로부터 데이터를 판독하기 위해서 사용되며, 반대로, 기록 동작(WRITE)의 경우, 메모리 코어에 데이터를 기록하기 위해서 사용되는 신호이다.
또한, 예컨대 의사 스태틱 RAM(SRAM) 인터페이스의 경우, 리프레시 동작(REF)은 READ 혹은 WRITE 사이에 행해진다. 또한, 버스트 길이(BL)가 무제한인 버스트 동작이 가능한 반도체 기억 장치는 버스트 동작 중에 로우 어드레스가 변화되 는 경우가 있어, 워드선을 전환하는 동작이 필요하게 된다.
이들 REF나 워드선 전환 동작은 CLK로부터의 정기적인 판독/기록 신호 요구(CL 요구)와 충돌하는 경우가 있고, REF나 워드선 전환 동작을 우선하면, 충돌을 회피하기 위해서 리커버리 타임이나 CLK의 사이클 성능을 희생하게 되어 반도체 기억 장치의 성능 저하를 초래한다.
그런데, 종래 버스트 모드를 갖는 메모리에 있어서, 소정 기록의 금지를 요구하는 마스크 신호에 응답해서, 처리하는 데이터 버스의 마스크 제어를 행하고, 고속 판독을 가능하게 하는 메모리 장치가 제안되어 있다[예컨대, 일본 특허 공개 평성 제11-283385호 공보(특허문헌 1) 참조].
또한, 종래, DDR(더블 데이터 레이트)형 SDRAM의 기록 인터럽트 판독 동작을 정상적으로 행하기 위해서, 기록 증폭기 제어 회로가 기록 커맨드에 의한 기록시 기록 증폭기를 활성화하고, 기록 상태라도 데이터 마스크 신호에 응답하여 기록 증폭기를 비활성화하며, 또한, 칼럼 디코더 제어 회로가 칼럼 디코더의 활성화를 제어하고, 데이터 마스크 신호에 응답하여 칼럼 디코더의 활성화를 행하지 않도록 한 메모리 디바이스가 제안되어 있다[예컨대, 일본 특허 공개 제2000-113671호 공보(특허문헌 2) 참조].
추가로, 종래, 고속 동작 및 소비 전력의 저감을 가능하게 하기 위해서, 내부 회로가 커맨드 신호를 취입하기 전에 어드레스 신호를 받아 동작을 시작하고, 또한, 어드레스 스위치 회로가 내부 커맨드 신호 또는 클록 신호를 받아 어드레스 신호의 내부 회로에의 전달을 금지하도록 한 반도체 집적 회로가 제안되어 있다[예 컨대, 일본 특허 공개 제2001-167576호 공보(특허문헌 3) 참조].
도 1은 종래의 반도체 기억 장치의 버스트 동작 중에 리프레시를 행한 경우의 기록 동작 파형의 일례를 도시한 도면으로서, 도 1의 (a)는 클록 신호(CLK)와 칩 인에이블 신호(/CE1)와의 전체적인 관계를 나타내고, 도 1의 (b)는 워드선 0(WL-0)의 버스트 동작(WRITE)과 워드선 1(WL-1)의 버스트 동작(WRITE) 사이에 리프레시 동작(REF)을 행한 경우의 기록 동작(WRITE)시의 파형을 나타내고 있다. 여기서, 도 1의 (b)는 CLK의 4회에 한 번의 사이클로 CLK로부터 CL 요구가 발생하는 경우를 나타내고, CL 요구가 발생하는 CLK를 CL-CLK라 기재하고 있다.
도 1의 (b)에 도시된 바와 같이, 종래의 반도체 기억 장치는 전 WRITE(워드선 WL-0에 대한 기록 동작)와 다음 WRITE(워드선 WL-1에 대한 기록 동작) 사이에 REF(리프레시 동작)를 실행하고 있기 때문에, 최초의 CL 신호(CL1)는 리프레시 동작이 종료한 REF 후 버스트 어드레스의 워드선(WL-1)을 상승시킨 타이밍(T-1) 후에 발생시켜야 한다.
따라서, CL-CLK(로부터의 CL 요구: CL-1)는 타이밍 T-1 이후에 발생시켜야만 하고, 그 결과, REF가 실행되는 리커버리 타임을 길게 하거나, 다음 커맨드 투입을 늦추거나, 또한, 반도체 기억 장치의 레이턴시수를 증대시키거나, 또는, 외부 제어 신호 투입으로부터 내부 CLK 동작 개시까지의 시간을 지연시키는 등의 반도체 기억 장치의 성능 저하를 초래하게 된다. 또, 도 1의 (b)는 레이턴시=3이고, /CE1=저레벨 『L』이 된 후, 3CLK째부터 외부 데이터 취입을 시작하고, 또한, REF 요구는 /CE1이 고레벨 『H』에서 저레벨 『L』로 천이하는 시점보다 전에 발생하면 실행된 다. 그것보다 후에 REF 요구가 발생한 경우, REF는 버스트 동작 종료 후에 실행된다.
도 2는 종래의 반도체 기억 장치에 있어서 버스트 동작 중에 워드선 전환을 행한 경우의 기록 동작 파형의 일례를 도시한 도면이다. 여기서, 도 2는 CLK의 4회에 한 번의 사이클로 CLK로부터 CL 요구가 발생하는 경우를 나타내고, CL 요구가 발생하는 CLK를 CL-CLK라 기재하고 있다.
도 2에 도시된 바와 같이, 버스트 길이(BL)가 무제한인 버스트 동작이 가능한 반도체 기억 장치에 있어서는, 예컨대 워드선 전환 동작이 4CLK에서 종료하지 않으면, 워드선 전환을 걸치는 CL-CL 간격=4CLK가 되도록, 즉 CLK 사이클을 길게 설정해야만 하여, 반도체 기억 장치의 성능 저하를 초래하게 된다.
본 발명은 전술한 종래의 반도체 기억 장치가 갖는 과제를 감안하여 버스트 동작 중에 리프레시 동작이나 워드선 전환 동작이 발생하여도, 반도체 기억 장치의 성능을 저하시키지 않도록 하는 것을 목적으로 한다. 즉, 본 발명은, 예컨대 버스트 동작 중에 리프레시 동작이나 워드선의 전환 동작이 발생하여도, REF가 실행되는 리커버리 타임을 길게 하거나, 다음 커맨드 투입을 늦추거나, 반도체 기억 장치의 레이턴시수를 증대시키거나, 외부 제어 신호 투입에서 내부 CLK 동작 개시까지의 시간을 늦추거나, 혹은, 클록 신호의 사이클을 길게 하는 등의 성능 저하를 일으키지 않는 반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 형태에 따르면, 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치로서, 상기 버스트 동작 중에, 소정의 타이밍 신호로부터 판독/기록 신호 요구를 발생하는 판독/기록 트리거 신호 발생 회로와, 이 판독/기록 트리거 신호 발생 회로의 출력 신호를 수신하고, 판독/기록 신호를 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지 대기하여 출력하는 판독/기록 신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 제2 형태에 따르면, 리프레시 동작이 필요한 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치로서, 상기 버스트 동작 중에, 소정의 타이밍 신호로부터 판독/기록 신호 요구를 발생하고, 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지, 판독/기록 신호의 발생을 대기시키는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 제3 형태에 따르면, 리프레시 동작이 필요한 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치의 제어 방법으로서, 상기 버스트 동작 중에, 소정의 타이밍 신호로부터 판독/기록 신호 요구를 발생하고, 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지, 판독/기록 신호의 발생을 대기시키는 것을 특징으로 하는 반도체 기억 장치의 제어 방법이 제공된다.
본 발명에 따르면, 판독/기록 신호(CL)를 출력할 수 있는 준비가 완료된 것을 나타내는 판독/기록 신호 요구(CL-trig: 판독/기록 트리거 신호)를 출력하고, 이 CL과 소정의 타이밍 신호(예컨대, 클록 신호: CLK)로부터의 클록 트리거 신호(CLK-trig)의 2개가 갖추어진 시점에서 CL을 출력함으로써, 자동적으로 필요한 시 간만큼 CL의 출력을 홀드하고, 필요한 타이밍에 CL을 출력하는 것이 가능해진다. 따라서, CL-CL 간격이 CLK 사이클에 의존하지 않고 가변으로 되기 때문에, 쓸데없는 리커버리 타임이나 사이클 성능의 증가를 흡수할 수 있다.
이와 같이, 본 발명에 따르면, 예컨대, 버스트 동작 중에 리프레시 동작(REF)이나 워드선의 전환 동작이 발생하여도, REF가 실행되는 리커버리 타임을 길게 하거나, 다음 커맨드 투입을 늦추거나, 반도체 기억 장치의 레이턴시수를 증대시키거나, 외부 제어 신호 투입으로부터 내부 CLK 동작 개시까지의 시간을 늦추거나, 혹은, 클록 신호의 사이클을 길게 하는 것들을 행할 필요가 없다.
이하, 본 발명에 관한 반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법의 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 관한 반도체 기억 장치의 일 실시예를 개략적으로 도시한 블록도이다. 도 3에 있어서, 참조부호 1은 내부 리프레시 신호 발생 회로, 2는 내부 커맨드 신호 발생 회로, 3은 워드선 전환 요구 신호 발생 회로, 4는 클록 트리거 신호 발생 회로, 5는 판독/기록 트리거 신호 발생 회로, 그리고, 6은 판독/기록 신호 발생 회로를 나타내고 있다.
도 3에 도시되는 바와 같이, 본 실시예의 반도체 기억 장치에 있어서, 외부로부터의 클록 신호(CLK)는 클록 트리거 신호 발생 회로(4)에 입력되고, 예컨대 CLK의 4회에 한 번의 사이클로 클록 트리거 신호(CLK-trig: 펄스 신호)를 발생한다. 내부 리프레시 신호 발생 회로(1)는, 예컨대 유사 SRAM으로서 사용하는 DRAM 코어에 저장된 정보를 내부적으로 리프레시하여 유지하기 위한 것으로, 이 내부 리프레시 신호 발생 회로(1)로부터의 신호는 워드선 전환 요구 신호 발생 회로(3)로부터의 워드선 전환 요구 신호(wlchp)와 함께 내부 커맨드 신호 발생 회로(2)에 입력된다.
외부로부터의 제어 신호(CNTL)는 내부 커맨드 신호 발생 회로(2)에 입력되고, 커맨드 투입시에 판독/기록(READ/WRITE)에 따른 내부 커맨드 신호(CMD: 펄스 신호) 및 상태 신호(wrt, write)를 발생한다. 여기서, 상태 신호(wrt)는 칩 인에이블 신호(/CE1)가 하강하는 타이밍으로 변하는 신호이고, 또한, 상태 신호(write)는 워드선 선택 신호(WL-Line)가 하강하는 타이밍으로 변하는 신호이다(도 6 참조).
워드선 전환 요구 신호 발생 회로(3)는 전술한 wlchp뿐만 아니라, 워드선의 전환을 나타내는 상태 신호 WL-change를 발생하여 판독/기록 트리거 신호 발생 회로(5)에 입력한다. 클록 트리거 신호 발생 회로(4)로부터의 CLK-trig 및 판독/기록 트리거 신호 발생 회로(5)로부터의 판독/기록 트리거 신호(CL-trig)는 판독/기록 신호 발생 회로(6)에 입력된다. 판독/기록 신호 발생 회로(6)에는 반도체 기억 장치의 기동시에 리셋 처리하기 위한 스타트 신호(stt), 로우 어드레스 스트로브 신호(ras) 및 상태 신호(wrt, write)도 입력되며, 판독/기록 신호(CL)를 출력한다. 또, CL은 워드선 전환 요구 신호 발생 회로(3) 및 판독/기록 트리거 신호 발생 회로(5)에 피드백된다. 또, 리프레시 동작(REF) 중에 CNTL이 입력되어 READ/WRITE에 따른 CMD가 발생하는 경우, 내부 커맨드 신호 발생 회로(2)로부터의 CMD 발생은 REF 종료까지 대기된다. 상세한 것은 도 6을 참조하여 후술한다.
다음에, 예컨대 버스트 길이(BL)가 무제한인 버스트 동작이 가능한 반도체 기억 장치에 있어서, 어떤 워드선(예컨대, WL-0)에 대한 기록 동작(WRITE)을 행하고 있어 칼럼 어드레스가 최상위가 되면, 워드선 전환 요구 신호 발생 회로(3)는 그 때의 CL로부터 wlchp 및 WL-change를 발생한다. wlchp가 발생하면, 워드선이 전환되고(예컨대, WL-0에서 WL-1로 전환되고), 내부 커맨드 신호 발생 회로로부터 다시 CMD가 출력된다. 이 CMD로부터, 워드선 전환시의 최초의 CL-trig가 출력된다. 그리고, 판독/기록 신호 발생 회로(6)는 CLK-trig 및 CL-trig로부터 CL을 발생한다. 상세한 것은 도 7을 참조하여 후술한다.
도 4는 도 3의 반도체 기억 장치에서의 판독/기록 트리거 신호 발생 회로의 일례를 도시한 회로도이다.
도 4에 도시된 바와 같이, 판독/기록 트리거 신호 발생 회로(5)는, 예컨대 지연 회로(51, 52), 인버터(53, 54) 및 NOR 게이트(55, 56)를 구비하도록 구성된다.
우선, 커맨드 투입시에는 CMD로부터 지연 회로(52)에 의해 타이밍을 취하여 CL-trig를 발생하고, 일단 CL이 발생하면, 지연 회로(51)에 의해 타이밍을 취하여 순차 CL-trig를 발생한다. 여기서, 지연 회로(52)는 워드선의 선택(상승)으로부터 센스 증폭기의 활성화 및 데이터 출력 준비 완료까지의 타이밍을 결정하는 것이며, 또한, 지연 회로(51)는 최초의 CL의 출력 동작이 행해진 후에, 코어 회로가 다음 CL 출력 준비를 완료할 때까지 CL 출력을 대기시키는 타이밍을 결정하는(도 6의 지연 시간 D1에 해당) 것이다. 또한, 워드선 전환시에는 CL 출력으로부터 워드선 전 환 종료까지 WL-change는 고레벨 『H』가 되고, 그 때의 CL로부터의 CL-trig 출력을 멈추도록 되어 있다.
도 5는 도 3의 반도체 기억 장치에서의 판독/기록 신호 발생 회로의 일례를 도시한 회로도이다.
도 5에 도시한 바와 같이, 판독/기록 신호 발생 회로(6)는, 예컨대 지연 회로(61), 인버터(621∼623), NOR 게이트(631, 632) 및 NAND 게이트(641∼648)를 구비하도록 구성된다. 여기서, NAND 게이트(642, 643)는 제1 플립플롭(FF1)을 구성하고, 또한, NAND 게이트(646, 647)는 제2 플립플롭(FF2)을 구성하고 있다.
제1 플립플롭(FF1)은 CLK-trig에 의해 세트되고, 제2 플립플롭(FF2)은 CL-trig에 의해 세트되며, 양방의 플립플롭(FF1, FF2)이 세트된 시점에서 지연 회로(61)에 의해 폭이 결정되는 펄스를 CL로서 출력한다. wrt 및 write는 모두 기록 상태시에 고레벨 『H』가 되는 신호로서, wrt는 CLK(/CE1)에 동기하고, write는 CL(WL-Line)에 동기하고 있지만, 양자가 항상 일치하는 것은 아니기 때문에 wrt 및 write로 나누고 있다. 또한, ras는 워드선이 상승하고 있을 때에 고레벨 『H』가 되고, 워드선이 내려가고 있는 경우는 제2 플립플롭(FF2)을 확실하게 리셋해 두기 위한 것이며, 또한, stt는 전원 기동시만 고레벨 『H』가 되고, 통상 사용시는 저레벨 『L』이 되고 있다.
도 6은 본 발명에 관한 반도체 기억 장치의 버스트 동작 중에 리프레시를 행한 경우의 기록 동작 파형의 일례를 도시한 도면이며, 전술한 도 1의 (b)에 도시된 동작에 대하여 본 발명을 적용한 경우의 동작 파형을 나타내는 것이다.
우선, 칩 인에이블 신호(/CE1)가 저레벨 『L』로 변화되어 활성화하고, 클록 신호(CLK)가 클록 트리거 신호 발생 회로(4)에 입력되며, 예컨대 CLK의 4회에 한 번의 사이클로 클록 트리거 신호(CLK-trig: 펄스 P11, P12)가 출력된다. 예컨대 도 4에 도시한 판독/기록 트리거 신호 발생 회로(5)에 있어서, 판독/기록 신호(CL)는 초기 상태에서 저레벨 『L』로 되어 있고, 인버터(53) 및 지연 회로(51)를 통해 NOR 게이트(55)의 한쪽 입력에는 고레벨 『H』의 신호가 공급되기 때문에, 워드선의 전환을 나타내는 상태 신호(WL-change)의 레벨에 상관없이 NOR 게이트(55)는 저레벨 『L』을 출력한다. 따라서, 판독/기록 트리거 신호 발생 회로(5)는 내부 커맨드 신호 발생 회로(2)로부터의 내부 커맨드 신호(CMD: 펄스 P22)를 지연 회로(52)에 의해 시간 D2만큼 지연시킨 신호에 의해 판독/기록 트리거 신호(CL-trig: 펄스 P31)를 발생한다.
다음에, 예컨대 도 5에 도시된 판독/기록 신호 발생 회로(6)는 클록 트리거 신호 발생 회로(4)로부터의 CLK-trig 및 전술한 판독/기록 트리거 신호 발생 회로(5)로부터의 CL-trig를 수신하여 CL을 출력하게 된다. 즉, 전술한 바와 같이, 도 5에 도시된 판독/기록 신호 발생 회로(6)에 있어서, 제1 플립플롭(FF1)은 CLK-trig에 의해 세트되고, 제2 플립플롭(FF2)은 CL-trig에 의해 세트되며, 양방의 플립플롭(FFl, FF2)이 세트된 시점에서 NAND 게이트(644)의 출력이 고레벨 『H』에서 저레벨 『L』로 변화되고, 지연 회로(61)에 의해 시간 D3만큼 지연되어 펄스폭이 결정된 후, 고레벨 『H』에서 저레벨 『L』로 변화된다. 이 NAND 게이트(644)의 출력은 인버터(622)로 반전되고, 최초의 CL(펄스 P41)로서 출력된다.
이와 같이, 본 실시예의 반도체 기억 장치에 따르면, 예컨대 REF 후의 워드선(WL-1) 상승 전에 CL-CLK가 발생하여도, CL-trig가 출력될 때까지 CL 발생을 대기시킬 수 있다. 그 결과, 전술한 도 1의 동작보다도 빠르게, /CE1을 저레벨 『L』로 하여 리커버리 타임을 단축할 수 있다.
이와 같이 하여, 일단 CL(펄스 P41)이 발생하면, 다음 CL(펄스 P42)은 직전의 CL로부터 생성된다. 즉, 예컨대 도 4에 도시된 판독/기록 트리거 신호 발생 회로(5)에 있어서, 펄스 P41을 갖는 CL은 인버터(53)에 공급되지만, CMD는 이미 저레벨 『L』로 되어 있기 때문에, CL(펄스 P41)을 지연 회로(51)에 의해 시간 D1만큼 지연시킨 신호(펄스 P32)가 다음 CL-trig로서, 예컨대 도 5에 도시된 판독/기록 신호 발생 회로(6)에 입력되게 된다. 판독/기록 신호 발생 회로(6)는 클록 트리거 신호 발생 회로(4)로부터의 CLK-trig(펄스 P12)의 입력을 대기하여 다음 CL(펄스 42)을 발생한다.
여기서, 예컨대 버스트 기록 동작(WRITE)에서는, 이와 같이 하여 발생된 CL에 따라, 예컨대 4워드마다 데이터를 메모리 코어에 기록하고, 또한, 예컨대, 외부로부터의 버스트 기록 동작 종료 커맨드의 투입에 의해 WRITE를 종료하게 된다.
도 7은 본 발명에 관한 반도체 기억 장치의 일 실시예에 있어서 버스트 동작 중에 워드선 전환을 행한 경우의 기록 동작 파형의 일례를 도시한 도면으로서, 전술한 도 2에 도시된 동작에 대하여 본 발명을 적용한 경우의 동작 파형을 도시하는 것이다. 즉, 도 7은 예컨대, 버스트 길이(BL)가 무제한인 버스트 동작이 가능한 반도체 기억 장치에 있어서, 어떤 워드선(예컨대, WL-0)에 대한 기록 동작(WRITE)으 로 다음 워드선(예컨대, WL-1)에 걸쳐 버스트 기록 동작을 행하는 경우의 동작 파형을 도시하는 것이다. 또, 버스트 동작 중에는 칼럼 어드레스 및 로우 어드레스는 내부 발생되지만, 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작(프리차지 동작)을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워드선을 활성화하여 버스트 동작을 연속으로 행하도록 되어 있다.
우선, CLK의 4회에 한 번의 사이클로 CLK로부터 CL 요구가 발생하는 CL-CLK에 의해 CLK-trig(펄스 P13)가 출력되고, 또한, WL-change가 저레벨 『L』에서 고레벨 『H』로 변화되면, 그것에 따라 CL(펄스 P43)이 출력된다. 여기서, 내부 커맨드 신호 발생 회로(2)에 대하여, 워드선 전환 요구 신호 발생 회로(3)로부터의 워드선 전환 요구 신호(w1chp: 펄스 P51)가 입력되고, 워드선의 전환을 나타내는 상태 신호(WL-change)가 저레벨 『L』에서 고레벨 『H』로 변화되면, 도 4에 도시된 판독/기록 트리거 신호 발생 회로(5)의 NOR 게이트(55)는 저레벨 『L』이 되고, NOR 게이트(56) 및 인버터(54)를 통해 출력되는 판독/기록 트리거 신호(CL-trig: 펄스 P33)는 CMD(펄스 P23)를 지연 회로(52)로 지연 시간 D2만큼 지연시킨 신호에 해당한다.
도 6을 참조하여 설명한 것과 마찬가지로, 도 5에 도시된 판독/기록 신호 발생 회로(6)에 있어서, 제1 플립플롭(FF1)은 CLK-trig(펄스 P14)에 의해 세트되고, 제2 플립플롭(FF2)은 CL-trig(펄스 P33)에 의해 세트되며, 양방의 플립플롭(FF1, FF2)이 세트된 시점에서 NAND 게이트(644)의 출력이 고레벨 『H』에서 저레벨 『L』로 변화되고, 지연 회로(61)에 의해 시간 D3만큼 지연되어 펄스폭이 결정된 후, 고레벨 『H』에서 저레벨 『L』로 변화된다. 이 NAND 게이트(644)의 출력은 인버터(622)로 반전되고, CL(펄스 P44)로서 출력된다. 또, CL(펄스 P44)이 발생되면, 그 다음 CL은 도 6을 참조하여 설명한 것과 마찬가지로, 직전의 CL로부터 생성되는 CL-trig(펄스 P34: 도 6의 P32에 대응)를 사용하여 생성된다.
이와 같이, 본 실시예의 반도체 기억 장치에 따르면, 예컨대, 워드선 전환 중에 CL-CLK가 발생하여도, CL-trig가 출력될 때까지 CL 발생을 대기시킬 수 있다. 그 결과, 전술한 도 2의 동작보다도 CLK 사이클을 단축할 수 있다. 여기서, 워드선 전환 직전에 CL-trig가 출력되면, 워드선 전환중 CLK-trig가 발생하여 즉시 CL을 출력하기 때문에, 워드선 전환시에는 CL-trig를 출력하지 않게 된다.
이상의 설명은 반도체 기억 장치의 버스트 기록 동작뿐만 아니라, 버스트 판독 동작에 관해서도 동일하며, 같은 회로에서 발생된 CL을 사용하여 처리하는 것이 가능하다. 또한, 전술한 실시예의 회로 구성은 외부 제어 신호의 투입으로부터 내부 CLK 동작 개시까지의 시간을 CL 출력을 대기시킴으로써 숨기는 것이 가능하다.
(부기 1)
메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치로서,
상기 버스트 동작 중에, 소정의 타이밍 신호로부터 판독/기록 신호 요구를 발생하는 판독/기록 트리거 신호 발생 회로와,
이 판독/기록 트리거 신호 발생 회로의 출력 신호를 수신하고, 판독/기록 신호를 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지 대기하여 출력하는 판독/기록 신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 2)
부기 1에 기재한 반도체 기억 장치에 있어서, 클록 신호로부터 클록 트리거 신호를 발생하는 클록 트리거 신호 발생 회로를 더 구비하고, 이 클록 트리거 신호 발생 회로의 출력 신호와 상기 판독/기록 트리거 신호 발생 회로의 출력 신호가 갖추어진 시점에서, 상기 판독/기록 신호 발생 회로가 상기 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
(부기 3)
리프레시 동작이 필요한 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치로서,
상기 버스트 동작 중에, 소정의 타이밍 신호로부터 판독/기록 신호 요구를 발생하고, 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지, 판독/기록 신호의 발생을 대기시키는 것을 특징으로 하는 반도체 기억 장치.
(부기 4)
부기 3에 기재한 반도체 기억 장치에 있어서, 상기 소정의 타이밍 신호는 클록 신호 또는 내부 타이밍 신호인 것을 특징으로 하는 반도체 기억 장치.
(부기 5)
부기 3에 기재한 반도체 기억 장치에 있어서, 상기 버스트 동작 중에는 칼럼 어드레스 및 로우 어드레스를 내부 발생하고, 이 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워드선을 활성화하여 상기 버스트 동작을 연속하여 행하는 것을 특징으로 하는 반도 체 기억 장치.
(부기 6)
부기 3에 기재한 반도체 기억 장치에 있어서, 판독시 및 기록시의 양방에 있어서 상기 판독/기록 신호의 발생을 대기시키는 것을 특징으로 하는 반도체 기억 장치.
(부기 7)
부기 3에 기재한 반도체 기억 장치에 있어서, 커맨드 신호로부터 발생하는 판독/기록 트리거 신호와, 클록 신호로부터 발생하는 클록 트리거 신호가 갖추어진 시점에서 상기 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
(부기 8)
부기 3에 기재한 반도체 기억 장치에 있어서, 제1 판독/기록 신호를 출력하면, 이 제1 판독/기록 신호로부터 타이밍을 취하여 커맨드 신호로부터 발생하는 제1 판독/기록 트리거 신호와 동등한 제2 판독/기록 트리거 신호를 발생하고, 이 제2 판독/기록 트리거 신호와 다음 클록 타이밍에 발생하는 클록 트리거 신호가 갖추어진 시점에서 다음 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
(부기 9)
부기 3에 기재한 반도체 기억 장치에 있어서, 상기 버스트 동작 중에 칼럼 어드레스 및 로우 어드레스를 내부 발생하고, 이 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워 드선을 활성화하여 상기 버스트 동작을 연속하여 행할 때,
워드선 상승 신호로부터 타이밍을 취하여 제3 판독/기록 트리거 신호를 발생하고, 이 제3 판독/기록 트리거 신호와 다음 클록 타이밍에 발생하는 클록 트리거 신호가 갖추어진 시점에서 다음 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
(부기 10)
부기 1 또는 3에 기재한 반도체 기억 장치에 있어서, 이 반도체 기억 장치는 DRAM인 것을 특징으로 하는 반도체 기억 장치.
(부기 11)
부기 10에 기재한 반도체 기억 장치에 있어서, 상기 DRAM은 유사 SRAM으로서 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 12)
리프레시 동작이 필요한 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치의 제어 방법으로서,
상기 버스트 동작 중에, 소정의 타이밍 신호로부터 판독/기록 신호 요구를 발생하고, 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지, 판독/기록 신호의 발생을 대기시키는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 13)
부기 12에 기재한 반도체 기억 장치의 제어 방법에 있어서, 상기 소정의 타이밍 신호는 클록 신호 또는 내부 타이밍 신호인 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 14)
부기 12에 기재한 반도체 기억 장치의 제어 방법에 있어서, 상기 버스트 동작 중에는 칼럼 어드레스 및 로우 어드레스를 내부 발생하고, 이 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워드선을 활성화하여 상기 버스트 동작을 연속하여 행하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 15)
부기 12에 기재한 반도체 기억 장치의 제어 방법에 있어서, 판독시 및 기록시의 양방에 있어서 상기 판독/기록 신호의 발생을 대기시키는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 16)
부기 12에 기재의 반도체 기억 장치의 제어 방법에 있어서, 커맨드 신호로부터 발생하는 판독/기록 트리거 신호와, 클록 신호로부터 발생하는 클록 트리거 신호가 갖추어진 시점에서 상기 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 17)
부기 12에 기재한 반도체 기억 장치의 제어 방법에 있어서, 제1 판독/기록 신호를 출력하면, 이 제1 판독/기록 신호로부터 타이밍을 취하여 커맨드 신호로부터 발생하는 제1 판독/기록 트리거 신호와 동등한 제2 판독/기록 트리거 신호를 발 생하고, 이 제2 판독/기록 트리거 신호와 다음 클록 타이밍에 발생하는 클록 트리거 신호가 갖추어진 시점에서 다음 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 18)
부기 12에 기재한 반도체 기억 장치의 제어 방법에 있어서, 상기 버스트 동작 중에 칼럼 어드레스 및 로우 어드레스를 내부 발생하고, 이 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워드선을 활성화하여 상기 버스트 동작을 연속하여 행할 때,
워드선 상승 신호로부터 타이밍을 취하여 제3 판독/기록 트리거 신호를 발생하고, 이 제3 판독/기록 트리거 신호와 다음 클록 타이밍에 발생하는 클록 트리거 신호가 갖추어진 시점에서 다음 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 19)
부기 12에 기재한 반도체 기억 장치의 제어 방법에 있어서, 이 반도체 기억 장치는 DRAM인 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 20)
부기 19에 기재한 반도체 기억 장치의 제어 방법에 있어서, 상기 DRAM은 유사 SRAM으로서 구성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
본 발명은 버스트 동작을 행하는 반도체 기억 장치에 대하여 폭넓게 적용할 수 있고, 예컨대, DRAM 메모리 코어를 사용하여 SRAM과 같이 사용할 수 있는 유사 SRAM을 비롯하여 리프레시 동작이 필요한 메모리 코어를 이용한 버스트 동작을 행하는 여러 가지 반도체 기억 장치, 혹은, 복수의 워드선을 걸치는 버스트 동작을 행하는 여러 가지 반도체 기억 장치에 대하여 폭넓게 적용할 수 있다.
본 발명에 따르면, 버스트 동작 중에 리프레시 동작이나 워드선의 전환 동작이 발생하여도, 반도체 기억 장치의 성능을 저하시키지 않도록 할 수 있다.

Claims (10)

  1. 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치로서,
    상기 버스트 동작 중에, 클록 신호 또는 내부 타이밍 신호로부터 판독/기록 신호 요구를 발생하는 판독/기록 트리거 신호 발생 회로와;
    이 판독/기록 트리거 신호 발생 회로의 출력 신호를 수신하고, 판독/기록 신호를 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지 대기하여 출력하는 판독/기록 신호 발생 회로와;
    클록 신호로부터 클록 트리거 신호를 발생하는 클록 트리거 신호 발생 회로
    를 포함하고,
    상기 클록 트리거 신호 발생 회로의 출력 신호와 상기 판독/기록 트리거 신호 발생 회로의 출력 신호가 갖추어진 시점에서, 상기 판독/기록 신호 발생 회로가 상기 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 리프레시 동작이 필요한 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치로서,
    상기 버스트 동작 중에, 클록 신호 또는 내부 타이밍 신호로부터 판독/기록 신호 요구를 발생하는 판독/기록 트리거 신호 발생 회로와;
    직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지, 판독/기록 신호의 발생을 대기시키고, 또한 상기 버스트 동작 중에, 칼럼 어드레스 및 로우 어드레스를 내부 발생하고, 이 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워드선을 활성화하여 상기 버스트 동작을 연속으로 행하는 판독/기록 신호 발생 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 리프레시 동작이 필요한 메모리 코어를 이용한 버스트 동작을 행하는 반도체 기억 장치의 제어 방법으로서,
    상기 버스트 동작 중에, 클록 신호 또는 내부 타이밍 신호로부터 판독/기록 신호 요구를 발생하고, 직전의 코어 동작 종료 및 그 후의 로우측 활성화 완료시까지, 판독/기록 신호의 발생을 대기시키고,
    상기 버스트 동작 중에는 칼럼 어드레스 및 로우 어드레스를 내부 발생하고, 이 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워드선을 활성화하여 상기 버스트 동작을 연속으로 행하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서, 판독시 및 기록시 양쪽의 경우에, 상기 판독/기록 신호의 발생을 대기시키는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  8. 제4항에 있어서, 커맨드 신호로부터 발생하는 판독/기록 트리거 신호와, 클록 신호로부터 발생하는 클록 트리거 신호가 갖추어진 시점에서 상기 판독/기록 신 호를 발생하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  9. 제4항에 있어서, 제1 판독/기록 신호를 출력하면, 이 제1 판독/기록 신호로부터 타이밍을 취하여 커맨드 신호로부터 발생하는 제1 판독/기록 트리거 신호와 동등한 제2 판독/기록 트리거 신호를 발생하고, 이 제2 판독/기록 트리거 신호와 다음 클록 타이밍에서 발생하는 클록 트리거 신호가 갖추어진 시점에서 다음 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  10. 제8항에 있어서, 상기 버스트 동작 중에 칼럼 어드레스 및 로우 어드레스를 내부 발생하고, 이 칼럼 어드레스가 최상위가 된 시점에서 로우측의 리셋 동작을 행하는 동시에, 그 직후에 다음 로우 어드레스의 워드선을 활성화하여 상기 버스트 동작을 연속하여 행할 때,
    워드선 상승 신호로부터 타이밍을 취하여 제3 판독/기록 트리거 신호를 발생하고, 이 제3 판독/기록 트리거 신호와 다음 클록 타이밍에서 발생하는 클록 트리거 신호가 갖추어진 시점에서 다음 판독/기록 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
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