KR100648546B1 - 반도체 기억 장치 및 정보 처리 시스템 - Google Patents

반도체 기억 장치 및 정보 처리 시스템 Download PDF

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KR100648546B1
KR100648546B1 KR1020050101943A KR20050101943A KR100648546B1 KR 100648546 B1 KR100648546 B1 KR 100648546B1 KR 1020050101943 A KR1020050101943 A KR 1020050101943A KR 20050101943 A KR20050101943 A KR 20050101943A KR 100648546 B1 KR100648546 B1 KR 100648546B1
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신야 후지오카
야스유키 에구치
아쯔시 스케노
코우토쿠 사토
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 의사 SRAM의 액세스 동작을 고속화할 수 있도록 하는 것을 과제로 한다.
메모리 셀에 기억되어 있는 데이터를 유지하기 위한 메모리 셀 어레이(8)에서의 리프레시 동작을, 외부로부터의 리프레시 요구 또는 내부에서 생성하는 내부의 리프레시 요구 중 어느 것에 기초하여 실행할 것인지를 리프레시 제어부(11)에 의해 전환할 수 있게 함으로써, 외부로부터의 리프레시 요구에 기초하여 리프레시 동작을 실행하도록 한 경우에는, 리프레시 동작의 실행에 필요한 시간을 포함하지 않고 액세스 요구에 따른 동작의 실행에 필요한 시간만으로, 외부로부터의 액세스 요구에 따른 메모리 셀 어레이에 대한 액세스 동작을 실행할 수 있도록 한다.
리프레시, 액세스 요구, 고속화, 의사 SRAM

Description

반도체 기억 장치 및 정보 처리 시스템{SEMICONDUCTOR MEMORY DEVICE AND INFORMATION PROCESSING SYSTEM}
도 1은 본 발명의 일 실시형태에 의한 반도체 기억 장치의 구성예를 도시하는 블록도이다.
도 2는 본 실시형태에 의한 반도체 기억 장치의 상태 제어를 설명하기 위한 도면이다.
도 3은 리프레시 제어부의 구성예를 도시하는 도면이다.
도 4는 레이턴시 카운터의 구성예를 도시하는 도면이다.
도 5는 어레이 제어 회로의 구성예를 도시하는 도면이다.
도 6은 메모리 셀 어레이에서 메모리 셀과 그 주변 회로의 구성예 및 메모리 셀에 관한 데이터 독출 시퀀스를 도시한 도면이다.
도 7은 본 실시형태에 의한 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.
도 8은 본 실시형태에 의한 반도체 기억 장치의 커맨드의 예를 도시하는 도면이다.
도 9는 본 실시형태에 의한 반도체 기억 장치를 적용한 정보 처리 시스템을 설명하기 위한 도면이다.
도 10은 본 실시형태에 의한 반도체 기억 장치의 상태 제어의 다른 예를 설명하기 위한 도면이다.
도 11은 종래의 의사 SRAM의 구성을 도시하는 블록도이다.
도 12는 종래의 의사 SRAM의 동작을 도시하는 타이밍 차트이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기억 장치 2 : 컨피그레이션 레지스터
3 : 리프레시 타이머 4 : 칩 제어 회로
5 : 어드레스 디코더 6 : 데이터 신호 제어 회로
7 : 어레이 제어 회로 8 : 메모리 셀 어레이
9 : 인터페이스 회로 11 : 리프레시 제어부
12 : 액세스 제어부 13 : 커맨드 레지스터
14 : 어드레스 레지스터 CLK : 클록 신호
CMD : 커맨드 신호 ADD : 어드레스 신호
DQ : 데이터 신호
본 발명은 반도체 기억 장치 및 정보 처리 시스템에 관한 것으로, 특히, 의사 SRAM(Static Random Access Memory)에 이용하기 적합한 것이다.
반도체 기억 장치의 하나인 의사 SRAM은, 데이터를 기억하기 위한 메모리 셀 이 DRAM(Dynamic Random Access Memory)와 같은 셀로 구성되고, 또한 외부 인터페이스가 SRAM과 호환성을 갖는 메모리이다. 의사 SRAM은 SRAM에 비해서 대용량이며 비트 비용이 낮다고 하는 DRAM의 특징 및 SRAM과 동등한 사용 용이성을 갖고 있으며, 대용량화 및 시스템 설계의 용이화를 실현하고 있다. 예컨대, 로우 파워(저소비 전력) 의사 SRAM은 예컨대 휴대 전화나 PDA(Personal Digital Assistants)의 메모리(RAM)로서 이용되고 있다.
도 11은 종래의 의사 SRAM(111)의 구성을 도시하는 블럭도이다. 의사 SRAM(111)은 메모리 셀 어레이(112), 어레이 제어 회로(113), 리프레시 제어 회로(114), 칩 제어 회로(115), 어드레스 디코더(116), 데이터 신호 제어 회로(117) 및 인터페이스 회로(118)를 갖는다.
메모리 셀 어레이(112)는 로우 방향 및 칼럼 방향의 어레이형으로 배치된 복수의 메모리 셀로 구성된다. 각 메모리 셀은, 상술한 바와 같이 DRAM과 같은 1T-1C형(1 트랜지스터 1 커패시터형) 메모리 셀이다. 어레이 제어 회로(113)는 메모리 셀 어레이(112) 내의 메모리 셀에 대하여 데이터 독출(리드) 동작, 데이터 기록(라이트) 동작 및 리프레시 동작을 실행한다.
리프레시 제어 회로(114)는 내부에 구비하는 타이머의 값에 따라, 메모리 셀에 기억되어 있는 데이터를 유지하기 위해 필요한 리프레시 동작의 요구를 출력한다.
칩 제어 회로(115)는 인터페이스 회로(118)를 통해 공급되는 외부로부터의 커맨드 신호(외부 커맨드)(CMD)를 디코드하여, 그 디코드 결과나 리프레시 제어 회 로(114)로부터의 리프레시 요구에 기초한 제어 신호를 어레이 제어 회로(113)에 출력한다. 커맨드 신호(CMD)는 후술하는 바와 같이 칩 인에이블 신호(/CE), 어드레스 밸리드 신호(/ADV), 출력 인에이블 신호(/OE) 및 라이트 인에이블 신호(/WE)로 이루어진다(각 신호의 부호에 붙인 “/”는 그 신호가 부논리임을 나타냄).
또한, 칩 제어 회로(115)는 커맨드 신호(CMD)에 의한 액세스 요구(데이터 독출?기록)와 리프레시 요구 사이에서 아비트레이션(조정 처리)을 실행한다. 이 아비트레이션에서는 먼저 발생한 요구가 우선적으로 처리된다.
어드레스 디코더(116)는 인터페이스 회로(118)를 통해 공급되는 외부로부터의 어드레스 신호(ADD)를 디코드하여, 그 디코드 결과를 어레이 제어 회로(113)에 출력한다.
데이터 신호 제어 회로(117)는 커맨드 신호(CMD)에 따라 이루어지는 리드 동작 및 라이트 동작시 메모리 내부와 외부 사이에서의 데이터 신호의 교환을 제어한다.
한편, 인터페이스 회로(118)에는 커맨드 신호(CMD) 및 데이터 신호(DQ)의 입출력 타이밍을 동기시키는 클록 신호(CLK)가 외부로부터 입력되어, 의사 SRAM(111) 내의 각 기능부에 공급되고 있다.
종래의 의사 SRAM에서의 동작에 관해서, 도 12(a), 도 12(b)를 참조하여 설명한다. 도 12의 (a), (b)에서, 코어 동작이란, 메모리 셀 어레이(112)의 선택 동작, 바꿔 말하면 어레이 제어 회로(113)가 메모리 셀 어레이(112)에 대하여 실행하는 동작이다. 또한, Peri 동작이란, 칩 제어 회로(115)나 데이터 신호 제어 회로 (117) 등의 메모리 셀 어레이(112)(어레이 제어 회로(113))에 관련한 주변 회로의 동작이다.
도 12(a)는 종래의 의사 SRAM에서의 데이터 독출 동작을 설명하는 타이밍 차트이다. 우선, 시각 T31에서, 디바이스(의사 SRAM)를 동작 상태로 하는 칩 인에이블 신호(/CE), 어드레스 신호(ADD)가 유효함을 나타내는 어드레스 밸리드 신호(/ADV) 및 출력 인에이블 신호(/OE)가 “L”로 변화된다. 칩 제어 회로(115)는 이들 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요구가 데이터 독출 동작(RD(A))이라고 판단한다. 또한, 어드레스 디코더(116)는 어드레스 신호(ADD)를 받아들여 디코드한다.
그러나, 외부로부터의 액세스 요구를 받는 시각 T31 이전에 리프레시 제어 회로(114)로부터의 리프레시 요구가 발생하고 있으면, 메모리 셀 어레이(112)에서는 리프레시 동작(REF)이 실행된다(시각 T32). 그리고, 리프레시 동작(REF)이 종료되는 시각 T33에서부터 메모리 셀 어레이(112)에서 데이터 독출 동작(RD(A))이 실행되어, 어드레스 디코더(116)에서의 디코드 결과에 대응하는 메모리 셀의 데이터(1A, 2A, 3A)를 순차 독출하여 데이터 신호(DQ)로서 출력한다.
시각 T34에서, 칩 인에이블 신호(/CE)가“H”로 변화되면, 칩 제어 회로(115)는 데이터 독출 동작(RD(A))의 종료를 어레이 제어 회로(113)에 지시한다. 이에 따라, 메모리 셀 어레이(112)에서 실행하고 있는 데이터 독출 동작(RD(A))이 종료된다(시각 T35).
또한, 시각 T35에서, 칩 인에이블 신호(/CE), 어드레스 밸리드 신호(/ADV)가 “L”로 변화되면, 칩 제어 회로(115)는 이 때의 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요구가 데이터 독출 동작(RD(B))이라고 판단한다. 또한, 어드레스 디코더(116)는 어드레스 신호(ADD)를 받아들여 디코드한다.
그리고, 시각 T35에서부터 리프레시 엔트리 기간(TREN)이 경과한 시각 T36에서, 메모리 셀 어레이(112)에서 데이터 독출 동작(RD(B))이 실행되어, 데이터(1B, 2B, 3B, 4B, 5B)를 데이터 신호(DQ)로서 출력한다. 한편, 리프레시 엔트리 기간(TREN)은 리프레시 요구가 발생했을 때에 메모리 셀 어레이(112)에서 리프레시 동작을 실행할 수 있도록 외부로부터의 액세스 요구에 의한 데이터 독출/기록 동작 사이에 항상 마련되어 있다.
그 후, 데이터 독출 동작(RD(A))과 마찬가지로, 시각 T37에서, 칩 인에이블 신호(/CE)가“H”로 변화함으로써, 메모리 셀 어레이(112)에서 실행하고 있는 데이터 독출 동작(RD(B))을 종료한다(시각 T58).
도 12(b)는 종래의 의사 SRAM에서의 데이터 기록 동작을 설명하는 타이밍 차트이다. 도 12(b)에 도시하는 데이터 기록 동작은, 라이트 인에이블 신호(/WE)를 “L”로 하고 출력 인에이블 신호(/OE)를“H”로 유지하는 점과, 데이터 신호(DQ)로서 공급된 데이터(1A～3A, 1B～5B)를 메모리 셀에 기록하는 점이 다를 뿐이며, 도 12(a)에 도시한 데이터 독출 동작과 같은 식이기(시각 T41～T48이 시각 T31～T38에 각각 대응함) 때문에 설명은 생략한다.
도 12의 (a), (b)에 도시한 바와 같이 하여, 종래의 의사 SRAM에서는 데이터 독출 동작 및 데이터 기록 동작 등이 이루어지고 있었다.
또한, 최근, 동화상 데이터 등에 관련한 대용량이며 또 실시간의 데이터 통신이 이루어지게 되어, 휴대 전화 등을 포함하는 데이터 통신 장치의 메모리로서 이용되는 의사 SRAM에 대하여도, 보다 고속의 동작이 요구되고 있다.
특허문헌 1 : 일본 특허 공개 평11-16346호 공보
특허문헌 2 : 국제 공개 제98/56004호 팜플렛
그러나, 종래의 의사 SRAM에서는, 도 12의 (a), (b)에 도시한 바와 같이 리프레시 엔트리 기간(TREN)을 항상 두고 있기 때문에, 레이턴시는 최악의 케이스인 리프레시 요구가 먼저 발생한 경우를 상정하여, 이것을 포함하도록 외부로부터의 액세스 요구에 관한 액세스 시간이 규정되어 있다.
의사 SRAM에서 동작(액세스)을 고속화하는 방법으로서는, 우선 레이턴시를 짧게 함으로써 액세스 시간을 단축하는 방법을 생각할 수 있다. 그러나, 레이턴시를 짧게 하면, 외부로부터의 액세스 요구에 의한 데이터 독출/기록 동작 사이의 시간 간격이 줄어들어, 리프레시 엔트리 기간(TREN)에 상당하는 기간을 확보할 수 없을 우려가 있다. 즉, 레이턴시를 짧게 한 경우에는, 리프레시 요구가 발생했다고 해도, 외부로부터의 액세스 요구에 관련한 동작 사이에 리프레시 동작을 실행할 수 없어, 메모리 셀에 기억하고 있는 데이터가 소실되어 버릴 우려가 있다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 의사 SRAM의 액세스 동작을 고속화할 수 있도록 하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는, 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 셀 어레이와, 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작의 실행을 리프레시 요구에 따라 지시하는 리프레시 제어부와, 리프레시 제어부로부터의 지시에 기초하여 메모리 셀 어레이에서의 리프레시 동작을 실행하는 어레이 제어부를 구비한다. 외부로부터의 리프레시 요구가 입력되고 나서 셀프 리프레시 허가 요구가 입력될 때까지의 기간에는 외부로부터의 리프레시 요구를 선택하고, 이 기간 이외에는 내부에서 자체 생성하는 내부의 리프레시 요구를 선택하는 리프레시 요구 셀렉터를 리프레시 제어부에 설치하여, 리프레시 제어부가, 외부로부터의 리프레시 요구 또는 내부의 리프레시 요구 중 어느 것에 기초하여 메모리 어레이에서의 리프레시 동작을 실행할것인지를 전환할 수 있게 한다.
상기 구성에 따르면, 메모리 셀 어레이에서의 리프레시 동작을 외부로부터의 리프레시 요구에 기초하여 실행하도록 한 경우에는, 메모리 셀 어레이에의 외부로부터의 액세스 요구에 따른 동작을 행할 때에, 그 액세스 시간에 리프레시 동작의 실행에 필요한 시간을 확보할 필요가 없어진다.
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
도 1은 본 발명의 일 실시형태에 의한 반도체 기억 장치(1)의 구성예를 도시하는 블럭도이다. 반도체 기억 장치(1)는 의사 SRAM이며, 컨피그레이션 레지스터(2), 리프레시 타이머(3), 칩 제어 회로(4), 어드레스 디코더(5), 데이터 신호 제어 회로(6), 어레이 제어 회로(7), 메모리 셀 어레이(8) 및 인터페이스 회로(9)를 갖는다.
컨피그레이션 레지스터(2)는 반도체 기억 장치(1)의 동작 모드(동작 상태)를 설정하는 레지스터이다. 이 컨피그레이션 레지스터(2)의 설정을 기초로, 비동기 모드와 동기 모드의 전환이나, 파워다운 모드에서의 동작이 제어된다.
여기서, 비동기 모드는, 반도체 기억 장치(1)(칩) 안에 입력되는 클록 신호(시스템 클록 신호)에 대하여 비동기로 동작하는 동작 모드이며, 동기 모드는, 클록 신호에 동기하여 동작하는 동작 모드로, 예컨대 비동기 모드와 동기 모드에서는 커맨드 신호(CMD)의 트리거가 다르다. 비동기 모드에서는, 액세스 시간(레이턴시) 등의 동작 기간은 클록수 등이 아니라 절대적인 시간에 의해 규정되며, 반도체 기억 장치(1)는 신호(커맨드 신호 등)가 니게이트(negate)나 어서트(assert)되는 타이밍에 기초하여 동작한다. 한편, 동기 모드에서는, 액세스 시간(레이턴시) 등의 동작 기간은 클록을 이용하여 규정된다.
리프레시 타이머(3)는 카운터 등의 계측 수단을 이용하여 시간을 계측하여, 소정 기간이 경과할 때마다 셀프 리프레시(내부 리프레시) 신호(SREF)를 칩 제어 회로(4)에 출력한다. 셀프 리프레시 신호(SREF)는 메모리 셀 어레이(8) 내의 각 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작을 요구하는 신호이다. 리프레시 타이머(3)는 본 발명에서의 리프레시 요구부에 상당하며, 셀프 리프레시 신호(SREF)는 본 발명에서의 내부의 리프레시 요구에 상당한다.
칩 제어 회로(4)는 리프레시 제어부(11), 액세스 제어부(12) 및 커맨드 레지스터(13)를 지니며, 반도체 기억 장치(1) 내의 각 회로의 동작을 통괄적으로 제어한다. 구체적으로는, 칩 제어 회로(4)는 도시하지 않는 디코더를 갖고 있으며, 인 터페이스 회로(9)를 통해 외부로부터의 커맨드 신호(외부 커맨드)(CMD)가 공급되어, 그것을 디코드한다. 그리고, 칩 제어 회로(4)는 커맨드 신호(CMD)의 디코드 결과 및 리프레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)에 기초하여, 어레이 제어 회로(7)에 제어 신호를 출력한다. 또한, 칩 제어 회로(4)는 반도체 기억 장치(1)의 동작 상태가 셀프 리프레시를 실행하는 셀프 리프레시 모드인 경우에는 외부 커맨드(CMD)에 의한 데이터 독출ㆍ기록에 관한 액세스 요구와, 셀프 리프레시 신호(SREF)에 의한 리프레시 요구와의 아비트레이션(조정 처리)을 실행한다.
리프레시 제어부(11)는 기억한 데이터를 유지하기 위해서 메모리 셀 어레이(8)에서 실행되는 리프레시 동작에 관한 제어를 실행한다. 리프레시 제어부(11)는 인터페이스 회로(9)를 통해 입력되는 외부로부터의 커맨드 신호(CMD)(보다 상세하게는, 외부 리프레시 신호(커맨드)(ExREF CMD)) 및 리프레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)에 기초하여, 리프레시 동작에 관한 제어 신호를 어레이 제어 회로(7)에 출력한다. 여기서, 외부 리프레시 커맨드(ExREF CMD)는 본 발명에서의 외부로부터의 리프레시 요구에 상당한다.
액세스 제어부(12)는 인터페이스 회로(9)를 통해 공급되는 외부로부터의 커맨드 신호(CMD)에 기초하여, 메모리 셀 어레이(8)에 대한 데이터 독출(리드) 동작 및 데이터 기록(라이트) 동작에 관련한 제어를 실행하기 위한 것이다. 커맨드 레지스터(13)는 공급되는 외부로부터의 커맨드 신호(CMD)를 디코드하여 얻어진 디코드 결과를 유지하는 레지스터이다.
어드레스 디코더(5)는 인터페이스 회로(9)를 통해 공급되는 외부로부터의 어 드레스 신호(ADD)를 디코드하여, 그 디코드 결과에 기초한 선택 어드레스 신호를 어레이 제어 회로(7)에 출력한다. 또한, 어드레스 디코더(5)는 어드레스 신호(ADD)를 디코드하여 얻어진 디코드 결과를 유지하는 어드레스 레지스터(14)를 갖는다. 이 어드레스 레지스터(14)에 유지되는 디코드 결과와 커맨드 레지스터(13)에 유지되는 디코드 결과는 동일한 요구에 관한 것으로, 커맨드 레지스터(13) 및 어드레스 레지스터(14)에 유지된 디코드 결과는 트리거 신호(Trig)에 기초하여 동기 출력된다.
데이터 신호 제어 회로(6)는 외부로부터의 커맨드 신호(CMD)에 따라 이루어지는 메모리 셀 어레이(8)에 대한 리드 동작 및 라이트 동작에서, 인터페이스 회로(9)를 통한 반도체 기억 장치(1) 내부와 외부의 사이에서 데이터 신호(DQ)의 교환을 제어한다.
어레이 제어 회로(7)는 칩 제어 회로(4)로부터 공급되는 제어 신호 및 어드레스 디코더(5)로부터 공급되는 선택 어드레스 신호에 기초하여, 메모리 셀 어레이(8) 내의 메모리 셀에 대한 리드 동작, 라이트 동작 및 리프레시 동작을 실행한다.
메모리 셀 어레이(8)는 로우(행) 방향 및 칼럼(열) 방향의 어레이형으로 배치된 복수의 메모리 셀을 갖는다. 구체적으로는, 메모리 셀 어레이(8)는 복수의 비트선과, 그것에 교차하도록 마련된 복수의 워드선을 지니고, 비트선과 워드선과의 교차부에 메모리 셀이 배치되어 있다. 각 메모리 셀은 DRAM과 같은 1T-1C형(1 트랜지스터 1 커패시터형) 메모리 셀로 구성되어, 각각 1 비트의 데이터를 기억한다. 또한, 메모리 셀 어레이(8)는 비트선에 대응하여 설치된 센스 앰프를 갖는다.
인터페이스 회로(9)는 반도체 기억 장치(1) 내부와 외부 사이에서 각 신호를 교환하기 위한 것이다. 인터페이스 회로(9)는 외부로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)가 입력되는 동시에, 외부와의 사이에서 데이터 신호(DQ)가 입출력된다. 또한, 커맨드 신호(CMD)나 데이터 신호(DQ)의 입출력 타이밍을 동기시키기 위한 클록 신호(CLK)가 외부로부터 입력되어, 반도체 기억 장치(1) 내의 각 회로에 공급된다.
본 실시형태에 의한 반도체 기억 장치(1)의 동작 모드(동작 상태)에 관해서 설명한다. 도 2는 반도체 기억 장치(1)의 상태 제어를 설명하기 위한 도면이다. 한편, 이하의 설명에서, 반도체 기억 장치(1)(메모리 셀 어레이(8))에 대한 리드 동작, 라이트 동작을 요구하는 외부로부터의 커맨드 신호(CMD)를 각각 리드 커맨드, 라이트 커맨드라 부른다. 또한, 반도체 기억 장치(1)를 저소비 전력 동작시키기(동작 모드를 통상보다도 소비 전력이 적은 전력 절약 모드로 함) 위한 외부로부터의 커맨드 신호(CMD)를 파워다운 커맨드라 부르며, 통상의 동작 상태로 되돌리기 위한 외부로부터의 커맨드 신호(CMD)를 파워다운 해제 커맨드라 부른다.
전원의 공급 개시(Power ON)후, 즉 기동시에, 반도체 기억 장치(1)는 비동기 모드의 스탠바이 상태(Async. Standby w/ Self-Refresh)(21A)가 된다. 이 비동기 모드에서는, 메모리 셀 어레이(8)에서의 리프레시 동작을 반도체 기억 장치(1) 내부의 리프레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)에 기초하여 실행하는, 소위 셀프 리프레시 동작이 이루어진다.
반도체 기억 장치(1)는, 이 상태(21A)에서 리드 커맨드 또는 라이트 커맨드 를 받으면, 대응하는 리드 동작 또는 라이트 동작(Read/Write)(21B)을 하고서, 동작이 종료된 후, 스탠바이 상태(21A)로 되돌아간다. 반도체 기억 장치(1)는, 스탠바이 상태(21A)에서 파워다운 커맨드(PD Entry)를 받으면, 저소비 전력 동작을 실행하는 파워다운 모드(Power Down, 전력 절약 모드)(21C)로 이행한다. 이 파워다운 모드(21C)에서, 파워다운 해제 커맨드(PD Exit)를 받으면, 비동기 모드의 스탠바이 상태(21A)로 이행한다.
또한, 비동기 모드의 스탠바이 상태(21A)에서 컨피그레이션 레지스터 설정(CR-set) 커맨드(22)와 함께 소정의 설정 코드가 입력되어, 컨피그레이션 레지스터(2)의 설정이 소정의 설정으로 변경되면, 반도체 기억 장치(1)는 셀프 리프레시를 갖는 동기 모드(이하, 「셀프 리프레시 모드」라고도 부름)의 스탠바이 상태(Sync. Standby w/ Self-Refresh)(23A)로 이행한다. 여기서, 셀프 리프레시 모드는 동기 모드이며, 또한 메모리 셀 어레이(8)에서의 리프레시 동작을, 반도체 기억 장치(1) 내부의 리프레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)에 기초하여 실행하는 동작 모드이다. 한편, 같은 식으로 하여, 셀프 리프레시 모드의 스탠바이 상태(23A)에서, 컨피그레이션 레지스터 설정 커맨드(22)를 이용하여 컨피그레이션 레지스터(2)의 설정을 소정의 설정으로 변경함으로써, 반도체 기억 장치(1)의 동작 모드를 비동기 모드의 스탠바이 상태(21A)로 이행하는 것도 가능하다.
반도체 기억 장치(1)는 셀프 리프레시 모드의 스탠바이 상태(23A)에서 리드 커맨드 또는 라이트 커맨드를 받으면, 대응하는 리드 동작 또는 라이트 동작(Read/Write)(23B)을 하고서, 동작이 종료된 후에 스탠바이 상태(23A)로 되돌아간 다. 또한, 스탠바이 상태(23A)에서 파워다운 커맨드(PD Entry)를 받으면 파워다운 모드(Power Down)(23C)로 이행하고, 이 파워다운 모드(23C)에서 파워다운 해제 커맨드(PD Exit)를 받으면, 셀프 리프레시 모드의 스탠바이 상태(23A)로 이행한다.
또한, 셀프 리프레시 모드의 스탠바이 상태(23A)에서 외부 리프레시 커맨드(ExREF CMD)를 받으면, 반도체 기억 장치(1)는, 메모리 셀 어레이(8)에서의 리프레시 동작(Refresh)(24C)을 실행하고, 그 후 자동적으로 셀프 리프레시 없음의 동기 모드(이하, 「외부 리프레시 모드」라고도 부름)의 스탠바이 상태(Sync. Standby w/o Self-Refresh)(24A)로 이행한다. 여기서, 외부 리프레시 커맨드(ExREF CMD)는 반도체 기억 장치(1)(메모리 셀 어레이(8))에서의 리프레시 동작을 요구하는 외부로부터의 커맨드 신호(CMD)이다. 또한, 외부 리프레시 모드는 동기 모드이며, 또한 메모리 셀 어레이(8)에서의 리프레시 동작을 반도체 기억 장치(1) 외부로부터의 외부 리프레시 커맨드(ExREF CMD)에 기초하여 실행하는 동작 모드이다. 이 외부 리프레시 모드에서는, 외부 리프레시 커맨드에 의해서만 메모리 셀 어레이(8)에서의 리프레시 동작이 이루어지고, 외부 리프레시 커맨드 이외의 요구에 의한 리프레시 동작, 예컨대 셀프 리프레시 동작이 이루어지는 일은 없다.
반도체 기억 장치(1)는 외부 리프레시 모드의 스탠바이 상태(24A)에서 리드 커맨드 또는 라이트 커맨드를 받으면, 대응하는 리드 동작 또는 라이트 동작(Read/Write)(24B)을 하고서, 동작이 종료된 후에 스탠바이 상태(24A)로 되돌아간다. 또한, 스탠바이 상태(24A)에서 외부 리프레시 커맨드(ExREF CMD)를 받으면, 메모리 셀 어레이(8)에서의 리프레시 동작(24C)을 실행하여 스탠바이 상태(24A)로 되 돌아간다.
외부 리프레시 모드의 스탠바이 상태(24A)에서 파워다운 커맨드(PD Entry)를 받으면, 반도체 기억 장치(1)는 셀프 리프레시 모드에서 파워다운 커맨드를 받은 경우와 동일한 파워다운 모드(23C)로 이행한다. 즉, 반도체 기억 장치(1)는 외부 리프레시 모드의 스탠바이 상태(24A)에서 파워다운 커맨드를 받은 경우에는, 셀프 리프레시 있음의 파워다운 모드(23C)로 이행한다. 따라서, 그 후에 파워다운 해제 커맨드(PD Exit)를 받으면, 셀프 리프레시 모드의 스탠바이 상태(23A)로 이행한다.
또한, 외부 리프레시 모드의 스탠바이 상태(24A)에서, 셀프 리프레시 동작을 실행시키기 위한 셀프 리프레시 인에이블 커맨드(SREFEN CMD)를 받으면, 반도체 기억 장치(1)는 셀프 리프레시 모드의 스탠바이 상태(23A)로 이행한다.
또한, 셀프 리프레시 모드 및 외부 리프레시 모드에서 반도체 기억 장치(1)가 초기화됨(컨피그레이션 레지스터가 초기화됨)으로써, 반도체 기억 장치(1)는 비동기 모드로 이행한다(도면에서의 Reset to Async). 즉, 반도체 기억 장치(1)는 동기 모드에서 시스템이 초기화되는 경우에는, 셀프 리프레시를 갖는지의 여부에 관계없이 비동기 모드로 이행한다.
여기서, 본 실시형태의 반도체 기억 장치(1)에서의 파워다운 모드(21C, 23C)는 컨피그레이션 레지스터(2)에 설정된 용량에 대해서만 데이터를 유지하기 위한 셀프 리프레시를 실행하는 동작 모드이며, “Partial Refresh Power Down”과 “Deep Power Down”의 2종류의 파워다운 모드가 있다. “Partial Refresh Power Down”이란, 컨피그레이션 레지스터(2)의 설정에 따라, 예컨대 메모리 셀 어레이 (8)에서의 전체 비트 용량의 1/4 또는 1/8의 용량분의 소정 영역의 메모리 셀에 대하여 리프레시 동작을 실행하고, “Deep Power Down”이란 일체 리프레시 동작을 실행하지 않는다.
도 3(a)는 도 1에 도시한 리프레시 제어부(11)의 구성을 도시하는 블럭도이다. 리프레시 제어부(11)는 RS 플립플롭(31), 리프레시 컨트롤러(32) 및 스위치(SWA0, SWA1)를 갖는다.
외부 리프레시 커맨드(ExREF CMD)가 RS 플립플롭(31)의 셋트 입력(S)에 입력되고, 셀프 리프레시 인에이블 커맨드(SREFEN CMD) 및 파워다운 커맨드(PD Entry)가 RS 플립플롭(31)의 리셋 입력(R)에 입력된다. RS 플립플롭(31)의 출력이 스위치(SWA0 및 SWA1)에 공급된다.
또한, 외부 리프레시 커맨드(ExREF CMD)가 스위치(SWA0)를 통해 리프레시 컨트롤러(32)에 입력 가능하게 됨과 동시에, 리프레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)가 스위치(SWA1)를 통해 리프레시 컨트롤러(32)에 입력 가능하게 된다. 리프레시 컨트롤러(32)의 출력이 메모리 셀 어레이(8)에서의 리프레시 동작을 실행시키기 위한 리프레시 실행 신호(REFE)로서 어레이 제어 회로(7)에 출력된다.
스위치(SWA0, SWA1)는 RS 플립플롭(31)의 출력에 의해 개폐 제어(온/오프 제어)된다. 스위치(SWA0, SWA1)는 RS 플립플롭(31)의 출력에 따라 어느 한 쪽만이 온으로 되도록, 바꿔 말하면 배타적으로 온으로 되도록 구성되어 있다. 여기서, RS 플립플롭(31)과 스위치(SWA0, SWA1)는 본 발명에서의 리프레시 요구 셀렉터를 구성 한다.
도 3(b)는 리프레시 컨트롤러(32)의 구성을 도시한 도면이다. 리프레시 컨트롤러(32)는 NOR(부정 논리합 연산) 회로(33, 34) 및 펄스폭 확장 회로(35)를 갖는다.
외부 리프레시 커맨드(ExREF CMD) 및 셀프 리프레시 신호(SREF)가, 스위치(SWA0, SWA1)를 통해 NOR 회로(33)에 입력 가능하게 되고 있다. 또한, NOR 회로(33)에는 NOR 회로(34)의 출력이 입력된다. 메모리 셀 어레이(8)에 대한 동작이 종료되었음을 나타내는 메모리 코어 동작 종료 신호(CTER) 및 NOR 회로(33)의 출력이 NOR 회로(34)에 입력된다. 즉, NOR 회로(33, 34)는 RS 플립플롭을 구성하고 있으며, 그 셋트 입력으로서 외부 리프레시 커맨드(ExREF CMD) 및 셀프 리프레시 신호(SREF)가 입력되고, 리셋 입력으로서 메모리 코어 동작 종료 신호(CTER)가 입력되고 있다.
또한, NOR 회로33(NOR 회로(33, 34)에 의해 구성되는 RS 플립플롭)의 출력은 펄스폭 확장 회로(35)를 통해 리프레시 실행 신호(REFE)로서 출력된다. 여기서, 펄스폭 확장 회로(35)는 입력 신호가 수염 형태로 된 경우에 그것이 그대로 통과하여 출력되는 것을 방지하기 위한 것으로, 입력 신호의 펄스 폭을 크게 하여 출력한다. 한편, 펄스폭 확장 회로(35)에 한하지 않고, 수염 형태의 입력 신호가 그대로 출력되는 것을 방지할 수 있으면 되며, 수염 형태의 펄스를 제거하는 펄스 필터를 이용하더라도 좋다.
여기서, 반도체 기억 장치(1)(메모리 셀 어레이(8))에서의 리프레시 동작은, 외부로부터 투입되는 외부 리프레시 커맨드(ExREF CMD) 또는 반도체 기억 장치(1) 내부의 리프레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)의 어느 것인가가 트리거로 되어 실행된다. 도 3에 도시한 리프레시 제어부(11)에서는, 외부 리프레시 커맨드(ExREF CMD)와 셀프 리프레시 신호(SREF)의 선택, 즉 리프레시 동작의 트리거가 되는 커맨드(신호)의 전환을 실행한다.
우선, 스위치(SWA0)가 오프, 스위치(SWA1)가 온으로 되고, 셀프 리프레시 신호(SREF)가 리프레시 동작의 트리거가 되도록 RS 플립플롭(31)은 초기화되고 있다. 외부 리프레시 커맨드(ExREF CMD)를 받을 때까지는 이 상태가 유지된다. 따라서, 반도체 기억 장치(1)에서 외부로부터 외부 리프레시 커맨드(ExREF CMD)가 입력될 때까지는 셀프 리프레시 신호(SREF)가 선택되어 리프레시 컨트롤러(32)에 입력된다.
외부 리프레시 커맨드(ExREF CMD)가 입력되면, RS 플립플롭(31)이 셋트되어, 그 출력에 의해 스위치(SWA0)가 온, 스위치(SWA1)가 오프로 된다. 이로써, 외부 리프레시 커맨드(ExREF CMD)가 리프레시 동작의 트리거로서 유효하게 되어 리프레시 컨트롤러(32)에 입력된다.
그 후, 셀프 리프레시 인에이블 커맨드(SREFEN CMD)가 입력되면, RS 플립플롭(31)이 리셋되어, 그 출력에 의해 스위치(SWA0)가 오프, 스위치(SWA1)가 온으로 된다. 이에 따라, 셀프 리프레시 신호(SREF)가 리프레시 동작의 트리거로서 유효하게 되어 리프레시 컨트롤러(32)에 입력된다. 한편, 셀프 리프레시 인에이블 커맨드(SREFEN CMD) 대신에, 파워다운 커맨드(PD Entry)가 입력된 경우도 마찬가지이다.
이상과 같이 하여 외부 리프레시 커맨드(ExREF CMD) 또는 셀프 리프레시 신호(SREF)가 선택되어 리프레시 컨트롤러(32)에 입력되면, NOR 회로(33, 34)로 이루어지는 RS 플립플롭에 래치된다. 이에 따라서, NOR 회로(33, 34)로 이루어지는 RS 플립플롭으로부터, 펄스폭 확장 회로(35)를 통해 리프레시 실행 신호(REFE)가 출력된다. 그 후, 리프레시 실행 신호(REFE)에 따른 메모리 셀 어레이(8)에서의 리프레시 동작이 종료되면, 메모리 코어 동작 종료 신호(CTER)가 입력되어, NOR 회로(33, 34)로 이루어지는 RS 플립플롭이 리셋된다.
여기서, 셀프 리프레시 모드에서 외부 리프레시 커맨드(ExREF CMD)가 입력됨으로써, 반도체 기억 장치(1)의 동작 모드가 셀프 리프레시 모드에서 외부 리프레시 모드로 천이할 때, 외부 리프레시 커맨드(ExREF CMD)와 셀프 리프레시 신호(SREF)가 경합하는 경우를 생각할 수 있다. 만일, 각각에 따른 리프레시 동작을 하도록 한 경우에는, 리프레시에 요하는 시간이 통상의 2배의 시간으로 되어, 그 기간은 외부로부터의 커맨드 신호(CMD)에 의한 액세스 요구를 기다리게 할 필요가 있다고 하는 폐해가 있다. 그래서 본 실시형태에서는, 리프레시 제어부(11)에 의해, 선행한 커맨드(신호)를 유효하게 하고, 이것에 중복된 커맨드(선행한 커맨드에 이어지는 커맨드)는 무시하도록 하고 있다.
구체적으로는, 외부 리프레시 커맨드(ExREF CMD)와 셀프 리프레시 신호(SREF)가 경합한 경우, 각각의 커맨드(신호)가, 리프레시 컨트롤러(32) 내의 NOR 회로(33, 34)로 이루어지는 RS 플립플롭의 셋트 입력에 입력된다. 외부 리프레시 커맨드(ExREF CMD)에 의해 NOR 회로(33, 34)로 이루어지는 RS 플립플롭의 상태를 확정시키는 데 충분한 기간이 경과한 후, 스위치(SWA0, SWA1)를 제어하기 위한 RS 플립플롭(31) 출력이 활성화된다. 리프레시 컨트롤러(32) 내의 RS 플립플롭에 래치된 커맨드는, 대응하는 코어 동작이 종료된 후에 리셋되는데, 리셋된 후에는 스위치(SWA0)가 온, 스위치(SWA1)가 오프로 전환되고 있기 때문에, 리프레시 컨트롤러(32)에 셀프 리프레시 신호(SREF)가 입력되는 일은 없다.
한편, 셀프 리프레시 인에이블 커맨드(SREFEN CMD) 또는 파워다운 커맨드(PD Entry)가 입력된 경우, 셀프 리프레시 신호(SREF)의 활성 중에 스위치(SWA0, SWA1)의 온/오프가 전환되는 경우가 있다. 그러나, 그 경우, 컨트롤러(32) 내의 NOR 회로(33, 34)로 이루어지는 RS 플립플롭이 반응할 수 있는 펄스 폭이 확보된다는 보장은 없고, 수염 형태의 입력 신호가 이 RS 플립플롭을 통과하여 버릴 우려가 있기 때문에, 펄스폭 확장 회로(35)를 설치하여 후단에 접속되는 회로 등에서 문제점이 생기는 것을 방지하고 있다.
상술한 바와 같이, 셀프 리프레시 모드에서는, 반도체 기억 장치(1) 내부의 리프레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)에 기초하여 리프레시 동작이 실행된다. 즉, 반도체 기억 장치(1) 내에서 리프레시 타이밍을 생성하여 리프레시 동작이 실행된다. 따라서, 반도체 기억 장치(1)의 외부로부터는 리프레시 타이밍이 불분명하기 때문에, 외부로부터 커맨드 신호(CMD)가 입력되어 리드 동작 또는 라이트 동작의 액세스 요구가 있었던 경우, 리프레시 요구가 먼저 발생하는 것을 가정하여 리프레시 실행에 필요한 시간을 확보한 레이턴시(액세스 시간)가 필요하게 된다. 그 때문에, 액세스 시간은 리드 동작 또는 라이트 동작에 관한 외부로부 터의 커맨드 신호(CMD)가 입력되고 나서, 리프레시에 대응하는 코어 동작 시간과, 데이터의 독출 또는 기록에 필요한 시간과의 합으로 된다.
이에 대하여, 외부 리프레시 모드에서는, 반도체 기억 장치(1)의 외부로부터 입력되는 외부 리프레시 커맨드(ExREF CMD)에 기초하여 리프레시 동작이 실행되기 때문에, 외부로부터의 커맨드 신호(CMD)에 의한 리드 동작 또는 라이트 동작의 액세스 시간에, 리프레시 실행에 요하는 시간을 포함할 필요가 없다. 따라서, 외부 리프레시 모드에서의 액세스 시간은 외부로부터의 커맨드 신호(CMD)에 의해 요구된 데이터의 독출 또는 기록에 필요한 시간만으로 되어, 셀프 리프레시 모드에 비해 리프레시에 대응하는 코어 동작 시간만큼 레이턴시를 단축할 수 있어, 반도체 기억 장치(1)에서의 액세스 동작의 고속화를 실현할 수 있다.
이 동기 모드(셀프 리프레시 모드, 외부 리프레시 모드)에서의 레이턴시 제어는 도 4에 도시하는 레이턴시 카운터를 이용하여 이루어진다.
도 4는 레이턴시 카운터의 구성을 도시하는 블럭도이며, 예컨대 도 1에 도시한 액세스 제어부(12) 내에 마련된다. 레이턴시 카운터는 RS 플립플롭(41), 레이턴시 카운터(A42), 레이턴시 카운터(R43) 및 스위치(SWB0, SWB1)를 갖는다.
외부 리프레시 커맨드(ExREF CMD)가 RS 플립플롭(41)의 셋트 입력(S)에 입력되고, 셀프 리프레시 인에이블 커맨드(SREFEN CMD) 및 파워다운 커맨드(PD Entry)가 RS 플립플롭(41)의 리셋 입력(R)에 입력된다. RS 플립플롭(41)의 출력이 스위치(SWB0 및 SWB1)에 공급된다.
레이턴시 카운터(A42)는 외부로부터의 커맨드 신호(CMD)에 의한 액세스 동작 의 실행에 필요한 시간을 카운트하기 위한 카운터이며, 반도체 기억 장치(1) 내부에서 이용되는 시스템 클록 신호(INT-CLK)가 입력된다. 레이턴시 카운터(A42)의 출력이 스위치(SWB0)를 통해 레이턴시 카운터(R43)에 입력 가능하게 되고 있는 동시에, 스위치(SWB1)를 통해 데이터 클록(DQ-CLK)으로서 출력 가능하게 되고 있다.
또한, 레이턴시 카운터(R43)는 리프레시 동작의 실행에 필요한 시간을 카운트하기 위한 카운터이며, 그 출력이 데이터 클록(DQ-CLK)으로서 출력 가능하게 되고 있다. 한편, 데이터 클록(DQ-CLK)은 리드 동작 또는 라이트 동작에서 데이터 신호(DQ)가 유효하게 되는 시간을 나타내는 신호이다.
스위치(SWB0, SWB1)는 RS 플립플롭(41)의 출력에 의해 개폐 제어(온/오프 제어)되어, RS 플립플롭(41)의 출력에 따라 어느 한 쪽만이 온으로 되도록, 바꿔 말하면 배타적으로 온으로 되도록 구성되어 있다.
초기 상태에서, 스위치(SWB0)가 온, 스위치(SWB1)가 오프가 되도록 RS 플립플롭(41)은 초기화되어 있다. 외부 리프레시 커맨드(ExREF CMD)를 받을 때까지는 이 상태가 유지되어, 도 4에 도시하는 레이턴시 카운터에서는, 레이턴시 카운터(A42)와 레이턴시 카운터(R43)에 의한 카운트가 이루어진다. 따라서, 반도체 기억 장치(1)에서 외부 리프레시 커맨드(ExREF CMD)가 외부로부터 입력될 때까지는 액세스 동작의 실행에 필요한 만큼과 리프레시 동작의 실행에 필요한 만큼의 레이턴시를 카운트한다.
외부 리프레시 커맨드(ExREF CMD)가 입력되면, RS 플립플롭(41)이 셋트되어, 그 출력에 의해 스위치(SWB0)가 오프, 스위치(SWB1)가 온으로 된다. 이로써, 리프 레시 동작의 실행에 필요한 시간을 카운트하는 레이턴시 카운터(R43)에 의한 카운트가 불필요하게 되어, 도 4에 도시하는 레이턴시 카운터에서는 레이턴시 카운터(A42)에만 의한 카운트가 이루어진다. 즉, 액세스 동작의 실행에 필요한 만큼의 레이턴시를 카운트한다.
또한, 셀프 리프레시 인에이블 커맨드(SREFEN CMD) 또는 파워다운 커맨드(PD Entry)가 입력되면, RS 플립플롭(41)이 리셋되어, 그 출력에 의해 스위치(SWB0)가 온, 스위치(SWB1)가 오프로 된다. 따라서, 도 4에 도시하는 레이턴시 카운터에서는, 레이턴시 카운터(A42)와 레이턴시 카운터(R43)에 의한 카운트를 하여, 액세스 동작의 실행에 필요한 만큼과 리프레시 동작의 실행에 필요한 만큼의 레이턴시를 카운트한다.
이상과 같이, 외부 리프레시 모드에서는, 외부로부터의 커맨드 신호(CMD)에 의해 요구되는 액세스 동작의 실행에 필요한 만큼만 레이턴시를 카운트하고, 외부 리프레시 모드 이외의 동작 모드에서는, 요구되는 액세스 동작의 실행에 필요한 만큼에 덧붙여 리프레시 동작의 실행에 필요한 만큼의 레이턴시를 카운트한다. 즉, 외부 리프레시 모드 이외의 동작 모드(구체적으로는 셀프 리프레시 모드)에서는 액세스 패스(access pass)에 리프레시 시퀀스를 포함하고, 외부 리프레시 모드에서는 액세스 패스에 리프레시 시퀀스가 포함되지 않기 때문에, 외부 리프레시 모드에서는 그 이외의 동작 모드보다도 고속의 액세스 동작을 실현할 수 있다.
도 5는 도 1에 도시한 어레이 제어 회로(7)의 구성예를 도시하는 블럭도이며, 어레이 제어 회로(7)는 도 5에 도시한 메모리 셀 어레이(8)를 제외한 각 회로 (51～61)를 갖는다.
도 5에서, 블록 선택 지시 회로(51), 워드선(WL) 선택 지시 회로(52), 센스 앰프(SA) 선택 지시 회로(53), 칼럼선(CL) 선택 지시 회로(54) 및 앰프(AMP) 활성 지시 회로(55)는 각각 대응하는 블록 선택 회로(56), 워드선 선택 회로(57), 센스 앰프 활성화 회로(58), 칼럼선 선택 회로(59) 및 앰프 활성 제어 회로(60)의 동작 타이밍을 제어한다.
블록 선택 회로(56)는 어드레스 디코더(5)로부터 공급되는 블록 선택 어드레스 신호(BLSA)에 따라, 비트선 트랜스퍼 신호선(BT)을 선택적으로 활성화하는 동시에, 프리차지 신호선(BRS)을 비활성화한다. 워드선 선택 회로(57)는 어드레스 디코더(5)로부터 공급되는 워드선 선택 어드레스 신호(WLSA)에 따라 워드선(WL)을 선택적으로 활성화한다. 센스 앰프 활성화 회로(58)는 센스 앰프 구동 신호선(LE)을 활성화한다.
칼럼선 선택 회로(59)는 어드레스 디코더(5)로부터 공급되는 칼럼선 선택 어드레스 신호(CLSA)에 따라 칼럼선(CL)을 선택적으로 활성화한다. 앰프 활성 제어 회로(60)는 앰프(61)를 구동하기 위한 앰프 구동 신호선(AEN)을 활성화한다. 앰프(61)는 메모리 셀(8)로부터 독출된 데이터를 데이터 신호 제어 회로(6)에 증폭하여 출력한다.
여기서, 상술한 각 회로(56～60)가 신호선을 활성화하는 동작(선택하는 동작도 포함함)은 각각 대응하는 지시 회로(51～55)로부터의 지시에 기초하여 순차적으로 이루어진다.
구체적으로는, 칩 제어 회로(4)로부터 공급되는 제어 신호 및 어드레스 디코더(5)로부터 공급되는 어레이 선택 어드레스 신호(ARSA)에 기초하여, 우선 블록 선택 지시 회로(51)로부터 블록 선택 회로(56)로 지시가 나온다. 계속해서, 블록 선택 지시 회로(51)부터의 지시가 나온 것을 조건으로 하여, 워드선 선택 지시 회로(52)로부터 워드선 선택 회로(57)로 지시가 나오게 된다.
그 후, 같은 식으로 하여, 센스 앰프 선택 지시 회로(53)로부터 센스 앰프 활성화 회로(58)로, 칼럼선 선택 지시 회로(54)로부터 칼럼선 선택 회로(59)로, 앰프 활성 지시 회로(55)로부터 앰프 활성 제어 회로(60)로 순차적으로 지시가 나온다. 다만, 앰프 활성 지시 회로(55)로부터 앰프 활성 제어 회로(60)로의 지시는 센스 앰프 선택 지시 회로(53) 및 칼럼선 선택 지시 회로(54)의 쌍방으로부터 지시가 나옴을 조건으로 하여 나오게 된다.
도 6(a)는 도 1에 도시한 메모리 셀 어레이(8)의 구성을 도시하는 회로도로, 복수의 메모리 셀로 구성되는 메모리 셀 어레이(8)에서, 하나의 메모리 셀과 그 주변 회로를 도시하고 있다. 도 6(b)는 도 6(a)에 도시한 회로에서의 데이터 독출 동작을 설명하는 타이밍 차트이다.
도 6(a)에서, C1은 용량, NT1～NT17은 N 채널형 트랜지스터, PT1～PT3은 P 채널형 트랜지스터이다. 용량(C1)과 트랜지스터(NT1)는 메모리 셀(1T1C형 메모리 셀)을 구성한다. 트랜지스터(NT3～NT5)의 그룹 및 트랜지스터(NT13～NT15)의 그룹은 각각 프리차지 회로(72, 75)를 구성한다. 트랜지스터(NT11, NT12, PT2, PT3)는 센스 앰프(73)를 구성한다. 74는 인버터이다.
메모리 셀(71)의 용량(C1)에는 1 비트의 정보가 기억된다. 이 메모리 셀(71)(용량(C1))에 기억된 데이터를 독출할 때의 동작을 도 6(b)를 참조하여 설명한다.
한편, 데이터 독출(리드) 동작, 데이터 기록(라이트) 동작 및 리프레시 동작의 어느 쪽도 실행되고 있지 않은 경우에는, 비트선 트랜스퍼 신호선(BT0, BT1) 및 프리차지 신호선(BRS0, BRS1)은 활성화되어 있고,“H”이다. 따라서, 프리차지 회로(72, 75) 내의 트랜지스터(NT3～NT5, NT13～NT15) 및 트랜지스터(NT6, NT7, NT16, NT17)가 도통하여, 비트선(BL, /BL)의 전위는 같은 전위로 되고 있다.
데이터를 독출할 때는 우선, 메모리 셀(71)에 대응하는 비트선 트랜스퍼 신호선(BT0)을 제외한 비트선 트랜스퍼 신호선(도 6(a)에 도시하는 회로에서는 비트선 트랜스퍼 신호선(BT1))과 프리차지 신호선(BRS0)이 비활성화되어“L”이 된다. 따라서, 프리차지 회로(72)가 비동작 상태로 되는 동시에, 트랜지스터(NT16, NT17)가 비도통 상태가 된다(센스 앰프(73)의 리셋 상태 해제). 비트선 트랜스퍼 신호선(BT0)은“H”를 유지한다.
이어서, 워드선(WL)이 선택적으로 활성화되어“H”가 되면, 트랜지스터(NT1)가 도통하여, 용량(C1)에 기억되어 있는 데이터가 비트선(BL)에 독출된다. 이에 따라, 용량(C1)에 기억되어 있는 데이터에 따라, 비트선(BL)의 전위가 변화된다(SQ1). 여기서, 트랜지스터(NT6, NT7)는 도통 상태이며, 트랜지스터(NT16, NT17)는 비도통 상태이기 때문에, 트랜지스터(NT6, NT7)를 통해 비트선(BL, /BL)의 데이터(전위)가 센스 앰프(73)에 공급된다.
이어서, 센스 앰프 구동 신호선(LE)이 활성화되어“H”로 되면, 트랜지스터(NT8, PT1)가 도통하여 전원 공급이 이루어짐으로써 센스 앰프(73)가 동작하여, 비트선(BL, /BL)의 데이터가 증폭된다(SQ2). 이어서, 칼럼선(CL)이 선택적으로 활성화되어“H”가 되면, 칼럼 게이트로서의 트랜지스터(NT9, NT10)가 도통하여, 증폭된 비트선(BL, /BL)의 데이터가 데이터 버스(DB, /DB)에 출력된다(SQ3).
그 후, 칼럼선(CL)을 비활성화하여 “L”로 하여, 독출한 데이터의 메모리 셀(71)(용량(C1))에의 재기록을 한(SQ4) 후, 워드선(WL)을 비활성화하여 “L”로 한다. 또한, 센스 앰프 구동 신호선(LE)을 비활성화하여 “L”로 함으로써, 센스 앰프(73)를 비동작 상태로 한 후, 모든 비트선 트랜스퍼 신호선(BT0, BT1) 및 프리차지 신호선(BRS0, BRS1)을 활성화하여 데이터 독출 동작을 종료한다.
한편, 메모리 셀(71)에의 데이터 기록 동작은 종래와 마찬가지이므로, 그 설명은 생략한다.
도 7(a), 도 7(b)는 본 실시형태에 의한 반도체 기억 장치(1)의 동작예를 도시하는 타이밍 차트이다. 도 7의 (a), (b)에서는 외부로부터의 커맨드 신호(CMD)에 따라 리드 동작을 실행하는 경우를 일례로서 나타내고 있다.
도 7(a)는 셀프 리프레시 모드에서의 리드 동작을 도시하는 타이밍 차트이다.
반도체 기억 장치(1)는, 시각 T10에서 외부로부터의 커맨드 신호(CMD)에 의해 리드 동작의 액세스 요구를 받으면, 요구된 리드 동작을 실행한다. 여기서, 반도체 기억 장치(1)는 커맨드 신호(CMD)에 의한 액세스 요구를 받은 시점에서, 리프 레시 타이머(3)로부터의 셀프 리프레시 신호(SREF)에 기초하여 메모리 셀 어레이(8)에서의 리프레시 동작이 요구 또는 실행되고 있는 경우에는, 그 리프레시 동작이 완료된 후에 요구된 리드 동작을 실행한다.
따라서, 셀프 리프레시 모드에서의 리드 동작의 레이턴시 시간(LTS)은 도 7(a)에 도시한 바와 같이 리프레시 동작을 실행하기 위한 리프레시 동작 기간(도시한 예에서는 4주기)과 외부로부터의 커맨드 신호(CMD)에 따른 리드 동작을 실행하는 기간(도시한 예에서는 3주기)으로 이루어진다. 그 때문에, 커맨드 신호(CMD)에 의한 액세스 요구를 받은 시각 T10로부터 레이턴시 시간(LTS)이 경과한 시각 T17에 이르러서야, 리드 동작으로 독출한 데이터(1A, 2A, 3A)가 반도체 기억 장치(1)로부터 데이터 신호(DQ)로서 출력된다.
도 7(b)는 외부 리프레시 모드에서의 리드 동작을 도시하는 타이밍 차트이다.
반도체 기억 장치(1)는, 시각 T20에서 외부로부터의 커맨드 신호(CMD)에 의해 리드 동작의 액세스 요구를 받으면, 즉시 요구된 리드 동작을 실행한다. 외부 리프레시 모드에서는, 메모리 셀 어레이(8)에서의 리프레시 동작은 외부로부터의 외부 리프레시 커맨드에 기초하여 실행된다. 그 때문에, 커맨드 신호(CMD)에 의한 리드 동작에 대해서, 리프레시 동작을 고려할 필요가 없고, 리프레시 동작을 실행 가능하게 하기 위한 기간도 불필요하다.
따라서, 외부 리프레시 모드에서의 리드 동작의 레이턴시 시간(LTE)은 도 7(b)에 도시한 바와 같이 외부로부터의 커맨드 신호(CMD)에 따른 리드 동작을 실행 하는 기간(도시한 예에서는 3주기)만으로 이루어진다. 그 때문에, 커맨드 신호(CMD)에 의한 액세스 요구를 받은 시각 T20으로부터 레이턴시 시간(LTE)이 경과한 시각 T23에 이르러서야, 리드 동작으로 독출한 데이터(1A, 2A, 3A)가 반도체 기억 장치(1)로부터 데이터 신호(DQ)로서 출력된다.
도 8은 본 실시형태에 의한 반도체 기억 장치(1)의 커맨드의 예를 도시하는 도면이다.
도 8에서, CLK는 시스템 클록 신호, CE2는 제2의 칩 인에이블 신호, /CE1은 제1의 칩 인에이블 신호, /RF는 리프레시 신호, /ADV는 어드레스 밸리드 신호, /OE는 출력 인에이블 신호, /WE는 라이트 인에이블 신호, /UB는 상위 바이트 인에이블 신호, /LB는 하위 바이트 인에이블 신호이다. 이들 각 신호를 입력하기 위한 입력 단자는 반도체 기억 장치(1)에 설치되어 있다. 한편, 신호의 부호에 붙인 “/”는 그 신호가 부논리임을 나타낸다.
여기서, 제1의 칩 인에이블 신호(/CE1)는 종래 공지의 SRAM 또는 의사 SRAM에서의 칩 인에이블 신호(/CE)에 상당하는 것이며, 제2의 칩 인에이블 신호(CE2)는 파워다운 모드를 유효하게 할지의 여부를 제어하기 위한 것으로, 신호 ZZ라고 불리는 경우도 있다.
본 실시형태에서는, 외부 리프레시 커맨드(ExREF CMD) 및 셀프 리프레시 인에이블 커맨드(SREFEN CMD)가 새롭게 마련된다. 이들 커맨드는 리프레시 신호(/RF)의 입력 단자를 새롭게 추가하여, 그 리프레시 신호(/RF)의 극성과, 기존의 리드, 라이트 등의 커맨드(리갈 커맨드)와의 조합에 의하여 실현한다. 이로써, 외부 리프 레시가 없는 경우의 기존의 커맨드와 동등한 커맨드 체계를 유지하여, 기존의 디코드 회로(디코드 논리) 등을 이용하는 것이 가능해진다. 따라서, 기존의 것에 대하여 적은 변경량으로, 즉 근소한 설계량으로 외부 리프레시 커맨드(ExREF CMD) 및 셀프 리프레시 인에이블 커맨드(SREFEN CMD)를 추가할 수 있다.
도 9(a)는 본 실시형태에 의한 반도체 기억 장치(1)를 내장한 정보 처리 시스템(91)의 구성예를 도시하는 블럭도이다. 정보 처리 시스템(91)은 도 1에 도시한 반도체 기억 장치(메모리)(1), 메모리 컨트롤러(92) 및 프로세서(CPU)(93)를 구비하여 구성된다.
메모리 컨트롤러(92)는 프로세서(CPU)(93) 등으로부터의 요구에 기초하여 반도체 기억 장치(1)를 제어한다. 예컨대, 메모리 컨트롤러(92)는 프로세서(93)로부터의 반도체 기억 장치(1)에의 액세스 요구(데이터의 독출 또는 기록)를 수신하면, 그 액세스 요구에 따른 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 반도체 기억 장치(1)에 출력한다.
프로세서(93)는 정보 처리 시스템(91)을 통괄적으로 제어하는 것으로, 반도체 기억 장치(1)에의 액세스 요구를 메모리 컨트롤러(92)에 대하여 실행하거나 한다. 또한, 정보 처리 시스템(91)에는 적용되는 휴대 전화 시스템 등의 용도 등에 따라 그 밖의 주변 회로(94)가 설치되어 있고, 프로세서(93)는 그 주변 회로(94)의 제어 등도 실행한다. 주변 회로(94)에는 예컨대 베이스 밴드 처리 회로, 그래픽 처리 회로 등이 있다.
도 9(b)에 도시한 바와 같이, 도 9(a)에 도시한 정보 처리 시스템(91)에서, 그 시스템 레벨에서의 동작 상태가 액티브 상태에서 대기 상태(스탠바이 상태)로 되는 경우에는, 프로세서(93)는 반도체 기억 장치(1)에 대하여 셀프 리프레시 인에이블 커맨드(SREFEN CMD)를 엔트리하여(98), 반도체 기억 장치(1)의 동작 모드를 셀프 리프레시 모드(96)로 하도록 제어한다. 또한, 시스템 레벨에서의 동작 상태가 대기 상태에서 액티브 상태로 되는 경우에는, 프로세서(93)는 반도체 기억 장치(1)에 대하여 외부 리프레시 커맨드(ExREF CMD)를 엔트리하여(99), 반도체 기억 장치(1)의 동작 모드를 외부 리프레시 모드(97)로 하도록 제어한다.
이와 같이 정보 처리 시스템(91)의 시스템 레벨에서의 동작 상태에 맞추어 반도체 기억 장치(1)의 동작 모드를 제어함으로써, 시스템 레벨에서의 동작 상태가 대기 상태일 때는 셀프 리프레시 동작시키고, 시스템 레벨에서의 동작 상태가 액티브 상태일 때는 외부 리프레시 동작시켜 레이턴시를 단축하여 액세스 동작의 고속화를 도모할 수 있다.
한편, 상술한 설명에서는, 본 실시형태에 의한 반도체 기억 장치(1)는 외부 리프레시 모드(24A)에서 파워다운 커맨드(PD Entry)를 받으면, 셀프 리프레시 모드에서 파워다운 커맨드를 받은 경우와 동일한 셀프 리프레시 있음의 파워다운 모드(23C)로 이행하고, 그 후에 파워다운 해제 커맨드(PD Exit)를 받으면, 셀프 리프레시 모드(23A)로 이행한다. 즉, 본 실시형태에 의한 반도체 기억 장치(1)는 파워다운 모드에서 파워다운 해제 커맨드(PD Exit)를 받으면, 파워다운 모드로 이행하기 전의 상태에는 관계없이, 셀프 리프레시 모드(23A)로 이행하도록 제어하고 있다.
따라서, 외부 리프레시 모드에서 파워다운 모드로 이행한 후, 외부 리프레시 모드로 재차 이행시키도록 제어하기 위해서는, 파워다운 해제 커맨드(PD Exit)와 외부 리프레시 커맨드(ExREF CMD)와의 2개의 커맨드를 투입할 필요가 있다.
그래서, 도 10에 도시한 바와 같이 외부 리프레시 모드에 대응하는 파워다운 모드(24D)를 더 설치하여, 파워다운 모드(24D)에서 파워다운 해제 커맨드(PD Exit)를 받은 경우에는, 외부 리프레시 모드(24A)로 이행할 수 있도록 구성하더라도 좋다. 즉, 파워다운 모드에서 파워다운 해제 커맨드(PD Exit)를 받은 경우에는 파워다운 모드로 이행하기 전의 동작 모드로 이행하도록 구성하더라도 좋다.
도 10은 본 실시형태에 의한 반도체 기억 장치(1)의 상태 제어의 다른 예를 설명하기 위한 도면이다. 도 10에서, 도 2에 도시한 것에 대응하는 부분에는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
도 10에 도시한 것은 외부 리프레시 모드의 스탠바이 상태(24A)에서 파워다운 커맨드(PD Entry)를 받으면 파워다운 모드(Power Down)(24D)로 이행하고, 이 파워다운 모드(24D)에서 파워다운 해제 커맨드(PD Exit)를 받으면, 외부 리프레시 모드의 스탠바이 상태(24A)로 이행하는 점이, 도 2에 도시한 것과 다르다. 한편, 이 파워다운 모드(24D)에서는, 반도체 기억 장치(1) 내부에서 셀프 리프레시 동작이 실행된다.
이와 같이 외부 리프레시 모드에 대응하는 파워다운 모드(24D)를 설치함으로써, 외부 리프레시 모드에서 파워다운 모드로 이행한 후, 파워다운 해제 커맨드(PD Exit)만의 하나의 커맨드를 투입하는 것만으로 외부 리프레시 모드로 재차 이행시키 도록 제어할 수 있다.
한편, 반도체 기억 장치(1)의 상태 제어를 도 10에 도시한 바와 같이 하는 경우에는, 도 3(a)에 도시한 리프레시 제어부(11) 및 도 4에 도시한 레이턴시 카운터에서의 각각의 RS 플립플롭(31, 41)의 리셋 입력(R)에는 파워다운 커맨드(PD Entry)는 입력하지 않고, 셀프 리프레시 인에이블 커맨드(SREFEN CMD)만을 입력한다. 이에 따라, RS 플립플롭(31, 41)의 출력은 파워다운 커맨드(PD Entry)에 의해서는 리셋되지 않고, 파워다운 커맨드(PD Entry)가 투입되더라도 파워다운 모드 이행하기 전의 상태를 유지하는 것이 가능하게 된다.
또한, 일반적으로 고속 액세스가 요구되는 것은 동기 모드이기 때문에, 상술한 설명에서는, 동기 모드에서만 셀프 리프레시 모드와 외부 리프레시 모드와의 전환, 바꿔 말하면 리프레시 동작을 셀프 리프레시 신호(SREF)에 기초하여 실행할 것인지 외부 리프레시 커맨드(ExREF CMD)에 기초하여 실행하는지를, 전환가능하게 하고 있는데, 비동기 모드에서도 전환가능하게 하더라도 좋다.
구체적으로는, 비동기 모드에서도, 셀프 리프레시 신호(SREF)에 기초하여 리프레시 동작을 실행하는 셀프 리프레시 모드 외에도, 외부 리프레시 커맨드(ExREF CMD)에 기초하여 리프레시 동작을 실행하는 외부 리프레시 모드를 새롭게 마련하여, 동기 모드와 마찬가지로 상태 제어를 하도록 하면 좋다. 이 경우에는, 비동기 모드에서도, 액세스 시간을 단축하여, 액세스 동작의 고속화를 실현할 수 있다.
또한, 도 3(a)에 도시한 리프레시 제어부(11) 및 도 4에 도시한 레이턴시 카운터에서의 각 스위치(SWA0, SWA1, SWB0, SWB1)는 예컨대 트랜스퍼 게이트에 의해 구성할 수 있다. 또한, 각 스위치(SWA0, SWA1, SWB0, SWB1)는 선택 조작을 실현하 는 것이며, 이것에 한하지 않고, 셀렉터나 논리 회로에 의해 선택 조작을 실현하도록 하더라도 좋다.
한편, 상기 실시형태는, 모두 본 발명을 실시함에 있어서의 구체화의 일례를 나타낸 것에 지나지 않으며, 이들에 의해서 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 되는 것이다. 즉, 본 발명은 그 기술 사상 또는 그 주요한 특징에서 일탈하지 않고서 여러 가지 형태로 실시할 수 있다.
본 발명의 여러 가지 형태를 부기로서 이하에 나타낸다.
(부기 1) 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 셀 어레이와,
상기 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작을, 외부로부터 입력되는 외부 리프레시 요구 또는 내부에서 자체 생성하는 내부 리프레시 요구 중 어느 것에 기초하여 실행할 것인지를 전환할 수 있는 동시에, 상기 리프레시 요구에 따라 리프레시 동작의 실행을 지시하는 리프레시 제어부와,
상기 리프레시 제어부로부터의 지시에 기초하여, 상기 메모리 셀 어레이에서의 리프레시 동작을 실행하는 어레이 제어부를 구비하고,
상기 리프레시 제어부는, 상기 반도체 기억 장치의 동작 상태에 따라, 상기 외부 리프레시 요구 또는 상기 내부 리프레시 요구를 선택하는 리프레시 요구 셀렉터를 지니고,
상기 리프레시 요구 셀렉터는, 상기 외부로부터의 리프레시 요구가 입력되고 나서, 셀프 리프레시 동작을 허가하는 셀프 리프레시 허가 요구가 입력될 때까지의 기간에는 상기 외부 리프레시 요구를 선택하고, 이 기간 이외에는 상기 내부 리프레시 요구를 선택하는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 상기 리프레시 제어부는, 상기 외부 리프레시 요구와 상기 내부 리프레시 요구가 경합하는 경우에는, 이전의 리프레시 요구에 기초하여 상기 리프레시 동작의 실행을 지시하고, 나중의 리프레시 요구는 무시하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 3) 타이머 기능을 지니어, 일정 기간이 경과할 때마다 상기 내부 리프레시 요구를 생성하여 출력하는 내부 리프레시 요구부를 더 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 4) 상기 리프레시 동작이 상기 외부로부터의 리프레시 요구 또는 상기 내부의 리프레시 요구 중 어느 것에 기초하여 이루어지고 있는지에 따라, 상기 메모리 셀 어레이에 대한 외부로부터의 액세스 요구에 관한 레이턴시를 제어하는 레이턴시 제어부를 더 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 5) 상기 레이턴시 제어부는, 상기 외부로부터의 액세스 요구에 관한 처리에만 요하는 시간을 계측하는 제1 카운터와, 상기 리프레시 동작의 처리에만 요하는 시간을 계측하는 제2 카운터를 지니고, 상기 리프레시 동작을 하게 하는 리프레시 요구에 따라, 상기 제1 카운터에 더하여, 상기 제2 카운터를 이용하는지의 여부를 전환하는 것을 특징으로 하는 부기 4에 기재한 반도체 기억 장치.
(부기 6) 상기 메모리 셀 어레이 내의 미리 설정한 일부 영역의 메모리 셀에 대해서만 리프레시 동작을 실행하는 전력 절약 모드를 동작 상태로서 설정할 수 있는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 7) 상기 전력 절약 모드에서 통상의 동작 모드로 동작 상태를 이행한 경우에, 상기 리프레시 제어부는, 상기 전력 절약 모드로 이행하기 전의 동작 상태에 관계없이, 상기 내부 리프레시 요구에 기초하여 리프레시 동작의 실행을 지시하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 8) 상기 전력 절약 모드에서 통상의 동작 모드로 동작 상태를 이행한 경우에, 상기 리프레시 제어부는, 상기 전력 절약 모드로 이행하기 전의 동작 상태에서 선택하고 있었던 리프레시 요구와 동일한 리프레시 요구에 기초하여 리프레시 동작의 실행을 지시하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 9) 새롭게 설치한 하나의 신호와 기존의 커맨드 신호를 조합하여 상기 외부로부터의 리프레시 요구가 이루어질 수 있는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 10) 상기 메모리 셀 어레이에 대한 외부로부터의 액세스 동작이, 입력되는 클록 신호에 대하여 비동기로 실행되는 비동기 동작 모드와, 상기 클록 신호에 동기하여 실행되는 동기 동작 모드를 동작 상태로서 설정할 수 있고 또한 전환할 수 있으며,
상기 리프레시 제어부는, 상기 동기 동작 모드에서만, 상기 리프레시 동작을 상기 외부 리프레시 요구 또는 상기 내부 리프레시 요구 중 어느 것에 기초하여 실행할 것인지를 전환할 수 있는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 11) 임의로 상기 동기 동작 모드에서 상기 비동기 동작 모드로 동작 상태를 전환할 수 있는 동시에, 상기 비동기 동작 모드에서는, 상기 내부 리프레시 요구에 기초하여 상기 리프레시 동작이 이루어지는 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치.
(부기 12) 상기 리프레시 제어부는, 또한 상기 비동기 동작 모드에서도, 상기 리프레시 동작을 상기 외부 리프레시 요구 또는 상기 내부 리프레시 요구 중 어느 것에 기초하여 실행할 것인지를 전환할 수 있는 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치.
(부기 13) 부기 6에 기재한 반도체 기억 장치와,
상기 반도체 기억 장치의 동작 상태를 제어 관리하는 동시에, 상기 외부 리프레시 요구를 상기 반도체 기억 장치에 출력할 수 있는 제어 장치를 구비한 것을 특징으로 하는 정보 처리 시스템.
(부기 14) 정보 처리 시스템의 동작 상태에 맞추어 상기 반도체 기억 장치의 동작 상태를 제어하도록 한 것을 특징으로 하는 부기 13에 기재한 정보 처리 시스템.
본 발명에 따르면, 외부로부터의 리프레시 요구에 기초하여 리프레시 동작을 실행하도록 한 경우에는, 리프레시 동작의 실행에 필요한 시간을 포함하지 않고서 액세스 요구에 따른 동작의 실행에 필요한 시간만으로, 외부로부터의 액세스 요구 에 따른 메모리 셀 어레이에 대한 액세스 동작을 실행할 수 있다. 따라서, 리프레시 동작을 외부로부터의 리프레시 요구에 기초하여 실행하도록 한 경우에는, 내부의 리프레시 요구에 기초하여 실행하는 경우와 비교하여, 리프레시 동작의 실행에 필요한 시간만큼만 외부로부터의 메모리 셀 어레이에의 액세스 요구에 관한 레이턴시를 단축할 수 있어, 반도체 기억 장치의 액세스 동작의 고속화를 실현할 수 있다.

Claims (9)

  1. 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 셀 어레이와;
    상기 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작을, 외부로부터 입력되는 외부 리프레시 요구 또는 내부에서 자체 생성하는 내부 리프레시 요구 중 어느 것에 기초하여 실행할 것인지를 전환할 수 있는 동시에, 상기 리프레시 요구에 따라 리프레시 동작의 실행을 지시하는 리프레시 제어부와;
    상기 리프레시 제어부로부터의 지시에 기초하여 상기 메모리 셀 어레이에서의 리프레시 동작을 실행하는 어레이 제어부
    를 구비하고,
    상기 리프레시 제어부는, 상기 반도체 기억 장치의 동작 상태에 따라 상기 외부 리프레시 요구 또는 상기 내부 리프레시 요구를 선택하는 리프레시 요구 셀렉터를 포함하며,
    상기 리프레시 요구 셀렉터는, 상기 외부 리프레시 요구가 입력되고 나서 셀프 리프레시 동작을 허가하는 셀프 리프레시 허가 요구가 입력될 때까지의 기간에는 상기 외부 리프레시 요구를 선택하고, 이 기간 이외에는 상기 내부 리프레시 요구를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 리프레시 제어부는, 상기 외부 리프레시 요구와 상기 내부 리프레시 요구가 경합하는 경우에는, 이전의 리프레시 요구에 기초하여 상기 리프레시 동작의 실행을 지시하고, 나중의 리프레시 요구는 무시하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 리프레시 동작이 상기 외부 리프레시 요구 또는 상기 내부 리프레시 요구 중 어느 것에 기초하여 이루어지고 있는지에 따라, 상기 메모리 셀 어레이에 대한 외부로부터의 액세스 요구에 관한 레이턴시를 제어하는 레이턴시 제어부를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 메모리 셀 어레이 내의 미리 설정한 일부 영역의 메모리 셀에 대해서만 리프레시 동작을 실행하는 전력 절약 모드를 동작 상태로서 설정할 수 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 전력 절약 모드에서 통상의 동작 모드로 동작 상태를 이행한 경우에, 상기 리프레시 제어부는, 상기 전력 절약 모드로 이행하기 전의 동작 상태에 관계없이, 상기 내부 리프레시 요구에 기초하여 리프레시 동작의 실행을 지시하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 전력 절약 모드에서 통상의 동작 모드로 동작 상태를 이행한 경우에, 상기 리프레시 제어부는, 상기 전력 절약 모드로 이행하기 전의 동작 상태에서 선택하고 있었던 리프레시 요구와 동일한 리프레시 요구에 기초하여 리프레시 동작의 실행을 지시하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 새로운 제어 신호를 마련하여, 그 제어 신호의 논리와 커맨드 신호의 조합으로, 상기 리프레시 동작을 상기 외부 리프레시 요구 또는 상기 내부 리프레시 요구 중 어느 것에 기초하여 실행할 것인지를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제4항에 기재한 반도체 기억 장치와,
    상기 반도체 기억 장치의 동작 상태를 제어 관리하는 동시에, 외부로부터의 리프레시 요구를 상기 반도체 기억 장치에 출력할 수 있는 제어 장치
    를 구비한 것을 특징으로 하는 정보 처리 시스템.
  9. 제8항에 있어서, 정보 처리 시스템의 동작 상태에 맞추어 상기 반도체 기억 장치의 동작 상태를 제어하도록 한 것을 특징으로 하는 정보 처리 시스템.
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