CN1953097A - 半导体存储器器件 - Google Patents

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Abstract

本发明公开了一种具有突发读操作功能的半导体存储器器件，包括内部地址生成电路、存储器核心和存储器核心控制电路，其中在突发读操作中，内部地址生成电路将外部地址设置为初始值，从而顺序产生内部地址。存储器核心具有多个存储单元并且响应于列选择信号的激活在突发读操作中顺序输出数据，所述数据是从对应于内部地址的存储单元读取的。在突发读操作中，存储器核心控制电路中的列控制电路在外部控制信号的激活时段期间在某个时间段内重复激活列选择信号，并且与外部控制信号的去活同步地强制去活列选择信号。在突发读操作中，在从外部控制信号的去活开始经过了预定时间之后，存储器核心控制电路中的操作状态控制电路去活操作状态控制信号。

Description

半导体存储器器件
技术领域
本发明涉及具有突发(burst)操作功能的半导体存储器器件。
背景技术
随着近来诸如蜂窝电话的便携式电子设备已经得到很大进步，其中处理的数据量也在上升。因此，需要安装在便携式电子设备中的工作存储器具有较大容量。常规上，由于SRAM(静态随机存取存储器)在系统可配置性方面的便利性，便携式电子设备使用其作为工作存储器。然而，与DRAM(动态随机存取存储器)相比，SRAM具有一个缺点，即它需要非常大量元件来构成一个存储单元(memory cell)。因此，SRAM不适于在需要较大容量的设备中使用。考虑到这一点，已经开发了被称为伪SRAM的半导体存储器件，该伪SRAM具备DRAM的较大容量并具备SRAM的可用性。
通常，具有DRAM存储器核心的半导体存储器件(例如伪SRAM)具有用于实现高速存取操作的突发操作功能。例如，在突发读操作中，当输入一个读命令时，通过将与读命令一道输入的外部地址设置为初始值，顺序产生内部地址，并且读自与内部地址相对应的存储单元的数据被同步于外部时钟信号而顺序输出。
例如，日本未经审查专利申请公开No.2004-259400和日本未经审查专利申请公开No.2000-207882公开了与半导体存储器器件的突发操作功能有关的技术。具体而言，日本未经审查专利申请公开No.2004-259400公开了一种用于实现突发长度没有限制的突发操作的技术。日本未经审查专利申请公开No.2000-207882公开了一种在使用突发操作功能时通过缩短存储器周期来改进控制多个SDRAM(同步DRAM)的系统中的存储器存取效率的技术。
在诸如伪SRAM的半导体存储器器件中，需要保证从去活(deactivation)外部控制信号以强制终止突发读操作到再激活外部控制信号以开始随后的存取操作这一期间的一定时间长度。注意，外部控制信号是用于指示突发读操作开始/结束的信号(例如，芯片使能信号)。因此，被称为恢复时间的最小标准值被设置用于当突发读操作被强制终止时的外部控制信号的去活时段。恢复时间如果过长，则对高速存取操作造成不良影响。
在诸如伪SRAM的半导体存储器器件中，当在被提供到存储器核心的列选择信号的激活时段期间外部控制信号被去活以便强制终止突发读操作时，列选择信号在一定长度的时间内被保持激活，尽管这不是必须的。此外，在诸如伪SRAM的半导体存储器器件中，在保证了用于确保存储器核心的操作的时间之后，操作状态控制信号响应于列选择信号的去活而被去活。注意，操作状态控制信号是用于指示存储器核心的激活/去活的信号(例如，行地址选通信号)。列选择信号的激活时段继续，甚至延续到外部控制信号的去活之后，因而不必要地延迟了操作状态控制信号的去活定时并且过多延长了外部控制信号去活之后的存储器核心的激活时段。结果，突发读操作的强制终止的恢复时间被延长。
发明内容
本发明的目的是缩短突发读操作被强制终止时的恢复时间。
根据本发明的一个方案，一种半导体存储器器件具有突发读操作功能，并且它包括内部地址生成电路、存储器核心和存储器核心控制电路。内部地址生成电路通过将外部地址设置为初始值，在突发读操作中顺序产生内部地址。存储器核心具有多个存储单元，并且响应于列选择信号的激活在突发读操作中顺序输出数据，所述数据是从对应于内部地址的存储单元读取的。在突发读操作中，存储器核心控制电路中的列控制电路在外部控制信号的激活时段期间在某个时间段内重复激活列选择信号的操作，并且与外部控制信号的去活同步地强制去活列选择信号。外部控制信号是用于指示突发读操作的开始/结束的信号。在突发读操作中，在从外部控制信号的去活开始经过了预定时间后，存储器核心控制电路中的操作状态控制电路去活操作状态控制信号。操作状态控制信号是用于指示存储器核心的激活/去活的信号。此外，所述预定时间例如是确保列选择信号去活之后的存储器核心的操作所需的时间。
根据本发明的前述方案的优选示例，在复位信号的激活时段期间，存储器核心中的复位电路将分别连接到多个存储单元的多个位线复位到预定电势。存储器核心控制电路中的复位控制电路响应于操作状态控制信号的去活而激活复位信号。
根据本发明的前述方案的优选示例，列控制电路包括参考信号生成电路和第一输出电路。在突发读操作中，参考信号生成电路在某个时间段内重复激活参考列选择信号的操作。在突发读操作中，第一输出电路在外部控制信号的激活时段期间输出参考列选择信号作为列选择信号，并且与外部控制信号的去活同步地强制终止输出参考列选择信号作为列选择信号的操作。
附图说明
根据下面详细的说明并结合附图，本发明的特性、原理和实用性将变得明显，附图中相似的部件用相同的参考标号来指示，其中：
图1是示出了本发明的一个实施例的框图；
图2是示出了图1中的存储器核心控制电路的框图；
图3是示出了图2中的操作状态控制电路和列控制电路的框图；
图4是根据本发明的实施例当突发读操作被强制终止时的主要信号的时序图；以及
图5是根据本发明的比较性示例当突发读操作被强制终止时的主要信号的时序图。
具体实施方式
下文中，将参考附图描述本发明的实施例。注意，在下面的描述中，端子和经由该端子提供的信号用相同的参考标号来表示。此外，没有斜线“/”的信号是正逻辑信号，带有斜线“/”的信号是负逻辑信号。图1示出了本发明的一个实施例。半导体存储器器件10例如被构造为具有突发操作功能的伪SRAM，并且具有命令译码器11、地址控制电路12(内部地址生成电路)、模式设置电路13、突发控制电路14、存储器核心控制电路15、存储器核心16和数据控制电路17。
当对经由命令端子CMD提供的命令信号CMD译码并检测出读命令时，命令译码器11激活读信号RD。当对命令信号CMD译码并检测出写命令时，命令译码器11激活写信号WR。当对命令信号CMD译码并检测出操作结束命令时，命令译码器11去活读信号RD和写信号WR。例如，命令信号CMD包括外部时钟信号CLK、外部地址信号AD、芯片使能信号/CE、地址状态信号/ADS、输出使能信号/OE、写使能信号/WE等。
地址控制电路12具有地址寄存器AREG和地址计数器ACNT。地址寄存器AREG与经由地址状态端子/ADS提供的地址状态信号/ADS的去活(上升沿)同步地锁存经由地址端子AD提供的外部地址信号AD。此外，当模式信号MD所指示的操作模式是突发模式时，地址寄存器AREG顺序锁存从地址计数器ACNT输出的计数器值信号。地址寄存器AREG输出锁存信号作为行地址信号RAD和列地址信号CAD。当模式信号MD所指示的操作模式是突发模式时，地址计数器ACNT执行计数操作，确定在外部地址信号AD被锁存为初始值时的地址寄存器AREG的寄存器值。
模式设置电路13具有可经由命令信号CMD设置的模式寄存器。模式寄存器设置操作模式、突发长度、等待时间等。模式设置电路13输出模式寄存器的寄存器值作为模式信号MD。当模式信号MD所指示的操作模式是突发模式时，突发控制电路14输出读信号RD作为突发读信号BRD。当模式信号MD所指示的操作模式不是突发模式时，突发控制电路14输出指示“0”的信号作为突发读信号BRD。也就是说，突发读信号BRD在突发读操作中被激活。当模式信号MD所指示的操作模式是突发模式时，在读信号RD或写信号WR的激活时段期间，突发控制电路14根据模式信号MD所指示的突发长度、等待时间等与外部时钟信号CLK同步地输出突发时钟信号BCLK。
存储器核心控制电路15基于读信号RD、写信号WR、命令信号CMD、模式信号MD和突发读信号BRD，产生字选择信号WLP、读出放大器(sense amplifier)使能信号SAE、预充电使能信号PCE、读放大器使能信号RAE、写放大器使能信号WAE和列选择信号CLP。稍后将参考图2详细描述存储器核心控制电路15。
存储器核心16具有字译码器单元WDEC、读出放大器单元SA、预充电单元PC(复位电路)、存储单元阵列单元MCA、列译码器单元CDEC和放大器单元AMP。存储单元阵列单元MCA具有在多个字线WL和多个位线BL、/BL的交叉点处以矩阵形式排列的多个易失性存储单元MC。每个存储单元MC与典型DRAM的存储单元相同，并且具有用于将数据作为电荷保持的电容器和连接在该电容器和对应位线BL(或位线/BL)之间的传输晶体管。每个存储单元MC中的传输晶体管的栅极连接到对应的字线WL。
在字选择信号WLP的激活时段内，字译码器单元WDEC激活与行地址信号RAD相对应的字线WL。读出放大器单元SA由所提供的分别与多个位线对BL、/BL相对应的多个读出放大器构成。在读出放大器使能信号SA的激活时段内，每个读出放大器放大对应位线对BL、/BL中的电压差。预充电单元PC由所提供的分别与多个位线对BL、/BL相对应的多个预充电电路构成。在预充电使能信号PCE的激活时段内，每个预充电电路将对应的位线对BL、/BL连接到预充电电压线。因此，在预充电使能信号PCE的激活时段期间，每个位线对BL、/BL被初始化为预充电电压。
在列选择信号CLP的激活时段内，列译码器单元CDEC激活多个列选择线中与列地址信号CAD相对应的列选择线。列译码器单元CDEC具有所提供的分别与多个位线BL、/BL相对应的多个列开关。每个列开关响应于对应列选择线的激活而将对应的位线BL(或位线/BL)连接到内部数据总线。在读放大器使能信号RAE的激活时段内，放大器单元AMP放大内部数据总线上的数据的信号量，以将其输出到数据总线DB。在写放大器使能信号WAE的激活时段内，放大器单元AMP放大数据总线DB上的数据的信号量，以将其输出到内部数据总线。
在读信号RD的激活时段内，数据控制电路17将并行读数据转换为串行数据，并将串行数据与突发时钟信号BCLK同步地顺序输出到数据端子DQ，其中并行读数据是从存储器核心16输出到数据总线DB的。在写信号WR的激活时段内，数据控制电路17与突发时钟信号BCLK同步地顺序接受经由数据端子DQ提供的串行写数据，并且将所接受的串行数据转换为并行数据以将该并行数据输出到数据总线DB。
图2示出了图1中的存储器核心控制电路15。存储器核心控制电路15具有操作状态控制电路OSC、字控制电路WC、读出放大器控制电路SAC、预充电控制电路PCC(复位控制电路)、列控制电路CC、读放大器控制电路RAC、和写放大器控制电路WAC。操作状态控制电路OSC基于读信号RD、写信号WR、芯片使能信号/CE、突发读信号BRD和参考列选择信号CLPR，产生行地址选通信号RAS。稍后将参考图3详细描述操作状态控制电路OSC。
字控制电路WC响应于行地址选通信号RAS的激活而激活字选择信号WLP。字控制电路WC响应于行地址选通信号RAS的去活而去活字选择信号WLP。读出放大器控制电路SAC响应于字选择信号WLP的激活而激活读出放大器使能信号SAE。读出放大器控制电路SAC响应于字选择信号WLP的去活而去活读出放大器使能信号SAE。
预充电控制电路PCC响应于读出放大器使能信号SAE的去活而激活预充电使能信号PCE。预充电控制电路PCC响应于行地址选通信号RAS的激活而去活预充电使能信号PCE。列控制电路CC基于读信号RD、写信号WR、芯片使能信号/CE、突发读信号BRD、模式信号MD和外部时钟信号CLK，产生列选择信号CLP和参考列选择信号CLPR。稍后将参考图3与操作状态控制电路OSC一道详细描述列控制电路CC。读放大器控制电路RAC在读信号RD的激活时段内响应于列选择信号CLP的激活而暂时激活读放大器使能信号RAE。写放大器控制电路WAC在写信号WR的激活时段内响应于列选择信号CLP的激活而暂时激活写放大器使能信号WAE。
图3示出了图2中的操作状态控制电路OSC和列控制电路CC。列控制电路CC具有参考信号生成电路RSG和输出电路OC1(第一输出电路)。当模式信号MD所指示的操作模式是突发模式时，参考信号生成电路RSG在读信号RD或写信号WR的激活时段期间，每四个周期的外部时钟，响应于外部时钟信号CLK的上升沿将参考列选择信号CLPR激活一段时间。注意，参考信号生成电路RSG激活参考列选择信号CLPR的次数是根据模式信号MD所指示的突发长度确定的。
输出电路OC1具有NAND门G10、反相器G11、G12和或非(NOR)门G13。当突发读信号BRD指示“1”时，与非(NAND)门G10将芯片使能信号/CE反相以进行输出。当突发读信号BRD指示“0”时，与非门G10输出指示“1”的信号。反相器G11将与非门G10的输出信号反相以进行输出。反相器G12将参考列选择信号CLPR反相以进行输出。当反相器G11的输出信号指示“0”时，或非门G13将反相器G12的输出信号反相以进行输出。当反相器G11的输出信号指示“1”时，或非门G13输出指示“0”的信号。利用这样的配置，在突发读操作中，在芯片使能信号/CE的激活时段内，输出电路OC1输出参考列选择信号CLPR作为列选择信号CLP。此外，在突发读操作中，输出电路OC1与芯片使能信号/CE的去活(上升沿)同步地输出指示“0”的信号作为列选择信号CLP。
操作状态控制电路OSC具有设置电路SC、复位电路RC和输出电路OC(第二输出电路)。设置电路SC响应于读信号RD的激活或写信号WR的激活而激活设置信号/RASS。设置电路SC响应于读信号RD的去活或写信号WR的去活而去活设置信号/RASS。
复位电路RC具有边沿检测电路ED1(第一检测电路)、边沿检测电路ED2(第二检测电路)、选择器SEL(选择电路)、延迟电路DLY和标志电路FLG。当检测到芯片使能信号/CE的去活(上升沿)时，边沿检测电路ED1暂时将输出信号激活为“1”。当检测到参考列选择信号CLPR的去活(下降沿)时，边沿检测电路ED2暂时将输出信号激活为“1”。
选择器SEL具有反相器G20、G24和与非门G21-G23。反相器G20将突发读信号BRD反相以进行输出。当突发读信号BRD指示“1”时，与非门G21将边沿检测电路ED1的输出信号反相以进行输出。当突发读信号BRD指示“0”时，与非门G21输出指示“1”的信号。当反相器G20的输出信号指示“1”时(即，当突发读信号BRD指示“0”时)，与非门G22将边沿检测电路ED2的输出信号反相以进行输出。当反相器G20的输出信号指示“0”时(即，当突发读信号BRD指示“1”时)，与非门G22输出指示“1”的信号。与非门G23对与非门G21的输出信号和与非门G22的输出信号执行与非操作以输出结果。反相器G24将与非门G23的输出信号反相以进行输出。利用这样的配置，在突发读操作中，选择器SEL选择并输出边沿检测电路ED1的输出信号。另一方面，在除突发读操作的存取操作中(例如，突发写操作)，选择器SEL选择并输出边沿检测电路ED2的输出信号。
延迟电路DLY输出一个信号，该信号是通过将选择器SEL的输出信号(反相器G24的输出信号)延迟预定时间而得到的。所述预定时间是在列选择信号CLP去活之后确保存储器核心16的操作的时间(具体而言，是存储单元MC的恢复时间)。标志电路FLG响应于延迟电路DLY的输出信号的激活(下降沿)而从复位状态转移到设置状态。标志电路FLG响应于参考列选择信号CLPR的激活(上升沿)而从设置状态转移到复位状态。在芯片使能信号/CE的去活时段内，处于设置状态的标志电路FLG激活复位信号/RASR，而处于复位状态的标志电路FLG去活复位信号/RASR。输出电路OC2响应于设置信号/RASS的激活(下降沿)而激活行地址选通信号RAS。输出电路OC2响应于复位信号/RASR的激活(下降沿)而去活行地址选通信号RAS。
图4示出了根据本发明的一个实施例当突发读操作被强制终止时的主要信号。当芯片使能信号/CE在与读取四字数据D31-D34相对应的列选择信号CLP的激活时段期间被去活以便强制终止突发读操作时(图4(a))，列选择信号CLP与芯片使能信号/CE的去活同步地被强制去活(图4(b))。然后，在从芯片使能信号/CE去活开始经过时间tA(延迟电路DLY的延迟时间)后，行地址选通信号RAS被去活(图4(c))。在这种情况下，如果芯片使能信号/CE在被去活后经过外部时钟信号CLK的两个周期之后(在经过时间tC之后)被激活(图4(d))，则行地址选通信号RAS的去活时段可以满足规定时间tB。注意，时间tB是存储器核心16执行复位操作(预充电操作)所需的时间，或者是存储器核心16插入用于执行的刷新操作所需的时间。因此，在突发读操作被迫终止处的恢复时间tTRB被确定为tC。
图5示出了根据本发明的比较性示例当突发读操作被强制终止时的主要信号。注意，本发明比较性示例中的半导体存储器器件与本发明实施例的半导体存储器器件10相同，除了它们具有不同的存储器核心控制电路的列控制电路和操作状态控制电路。比较性示例中的操作状态控制电路被配置为不具有本发明实施例中的操作状态控制电路OSC的复位电路RC中的边沿检测电路ED1和选择器SEL，并且，边沿检测电路ED2的输出信号被直接输入到延迟电路DLY。比较性示例中的列控制电路被配置为不具有本发明实施例中的列控制电路CC中的输出电路OC1，并且从参考信号生成电路RSG输出的参考列选择信号CLPR被列选择信号CLP替代。
在如上配置的半导体存储器器件中，当在与读取四字数据D31-D34相对应的列选择信号激活时段期间芯片使能信号/CE被去活以便强制终止突发读操作时(图5(a))，列选择信号CLP在被保持激活某个时间段之后被去活(图5(b))。然后，在从列选择信号CLP去活开始经过了时间tA之后，行地址选通信号RAS被去活(图5(c))。在这种情形中，如果芯片使能信号/CE在被去活后经过外部时钟信号CLK的3个周期之后(在经过时间tC′之后)被激活(图5(d))，则行地址选通信号RAS的去活时段可以满足规定时间tB。然而，如果如本发明实施例那样，芯片使能信号/CE在被去活后经过外部时钟信号CLK的两个周期之后(在经过时间tC之后)被激活，则行地址选通信号的去活时段不能满足规定时间tB。因此，突发读操作的被迫终止处的恢复时间tTRB被确定为时间tC′，因而其比本发明实施例中的(时间tC)长。
如至此所述的那样，根据本发明的实施例，当芯片使能信号/CE在列选择信号CLP激活时段期间被去活以便强制终止突发读操作时，列选择信号CLP与芯片使能信号/CE的去活同步地被强制去活。这可以减少芯片使能信号/CE去活之后列选择信号CLP的不必要的激活时段。此外，在从芯片使能信号/CE的去活开始经过预定时间(延迟电路DLY的延迟时间)之后，行地址选通信号RAS被去活。这可以避免不必要地延迟行地址选通信号RAS的去活计时，从而实现在芯片使能信号/CE去活之后减少存储器核心16的非必要激活时段。结果，可以缩短突发读操作被迫终止处的恢复时间tTRB，这可以实现更高速的存储器存取操作。

Claims (5)

1.一种具有突发读操作功能的半导体存储器器件，包括：
内部地址生成电路，所述内部地址生成电路通过将外部地址设置为初始值，在突发读操作中顺序产生内部地址；
存储器核心，所述存储器核心具有多个存储单元，并且响应于列选择信号的激活在突发读操作中顺序输出数据，所述数据是从对应于所述内部地址的存储单元读取的；和
存储器核心控制电路，所述存储器核心控制电路具有：
列控制电路，所述列控制电路在突发读操作中在外部控制信号的激活时段期间在某个时间段内重复激活所述列选择信号的操作，并且与所述外部控制信号的去活同步地强制去活所述列选择信号，外部控制信号用于指示突发读操作的开始/结束；和
操作状态控制电路，所述操作状态控制电路在突发读操作中在从所述外部控制信号的去活开始经过了预定时间后，去活操作状态控制信号，所述操作状态控制信号用于指示所述存储器核心的激活/去活。
2.如权利要求1所述的半导体存储器器件，其中：
所述存储器核心包括复位电路，所述复位电路在复位信号的激活时段期间将多个位线复位到预定电势，所述多个位线分别连接到所述多个存储单元；以及
所述存储器核心控制电路包括复位控制电路，所述复位控制电路响应于所述操作状态控制信号的去活而激活所述复位信号。
3.如权利要求1所述的半导体存储器器件，其中所述列控制电路包括：
参考信号生成电路，所述参考信号生成电路在突发读操作中在某个时间段内重复激活参考列选择信号的操作；和
第一输出电路，所述第一输出电路在突发读操作中在所述外部控制信号的激活时段期间输出所述参考列选择信号作为所述列选择信号，并且与所述外部控制信号的去活同步地强制终止输出所述参考列选择信号作为所述列选择信号的操作。
4.如权利要求3所述的半导体存储器器件，其中所述操作状态控制电路包括：
第一检测电路，所述第一检测电路在检测到所述外部控制信号的去活时，激活输出信号；
第二检测电路，所述第二检测电路在检测到所述参考列选择信号的去活时激活输出信号；
选择电路，所述选择电路在突发读操作中选择所述第一检测电路的输出信号进行输出，而在除突发读操作之外的存取操作中选择所述第二检测电路的输出信号进行输出；
延迟电路，所述延迟电路输出延迟了所述预定时间的所述选择电路的输出信号；
标志电路，所述标志电路响应于所述延迟电路的输出信号的激活而从复位状态进入设置状态，并且在所述外部控制信号的去活时段期间根据设置状态/复位状态来激活输出信号；以及
第二输出电路，所述第二输出电路响应于所述标志电路的输出信号的激活而去活所述操作状态控制信号。
5.如权利要求1所述的半导体存储器器件，其中
所述预定时间是确保在所述列选择信号去活之后所述存储器核心的操作所需的时间。
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