KR102196677B1 - 의사 스태틱 랜덤 액세스 메모리의 제어 회로 및 제어 방법 - Google Patents

의사 스태틱 랜덤 액세스 메모리의 제어 회로 및 제어 방법 Download PDF

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Abstract

본 발명은, 의사(Pseudo) 스태틱 랜덤 액세스 메모리의 제어 회로 및 제어 방법을 제공한다. 제어 회로는, 외부 클록에 근거해 데이터의 래치 횟수를 카운트 하여 제1 카운트 값을 생성하고, 비동기 CAS 클록에 근거해 데이터의 기입 횟수를 카운트 하여 제2 카운트 값을 생성하고, 제1 카운트 값을 제2 카운트 값과 비교한다. 제어 회로는, 비동기 모드에서 비동기 CAS 클록에 근거해 CAS 클록을 제공한다. 최초로 제1 카운트 값이 제2 카운트 값과 동일해질 때, 제어 회로는, 기입(write) 동작의 비동기 모드에서 동기 모드로 이행하고, 비동기 CAS 클록의 주기를 외부 클록의 주기로 조정한다.

Description

의사 스태틱 랜덤 액세스 메모리의 제어 회로 및 제어 방법{CONTROL CIRCUIT AND CONTROL METHOD FOR PSEUDO STATIC RANDOM ACCESS MEMORY}
본 발명은, 메모리 장치의 제어 회로 및 제어 방법에 관한 것으로, 특히 의사(Pseudo) 스태틱 랜덤 액세스 메모리의 제어 회로 및 제어 방법에 관한 것이다.
근년, 반도체 메모리 디바이스의 고집적화가 진행되고, 고속화가 요구되고 있어, 고속 메모리로서 스태틱 랜덤 액세스 메모리(Static　Random　Access　Memory, SRAM)와 다이나믹 랜덤 액세스 메모리가 사용되고 있다. 다이나믹 랜덤 액세스 메모리(Dynamic　Random　Access　Memory, DRAM)의 이점을 가지는 의사 스태틱 랜덤 액세스 메모리(Pseudo　Static　Random　Access　Memory, pSRAM)에 대한 수요는, 특히 모바일 장치에의 운용에서 계속 증가하고 있다.
의사 스태틱 랜덤 액세스 메모리는, 다이나믹 랜덤 액세스 메모리의 셀 구조 및 스태틱 랜덤 액세스 메모리의 주변 회로를 가지는 메모리 디바이스이다. 의사 스태틱 랜덤 액세스 메모리는 대용량이고 저비용이라는 이점을 가지지만, 기존의 의사 스태틱 랜덤 액세스 메모리는, 기입(write) 동작의 클록 주기가 비교적 짧은 경우, 데이터의 기입이 동기 또는 비동기가 될 수 있다. 에러의 발생을 회피하기 위해, 기입 동작에서, 데이터의 기입이 비동기(즉, 기입 동작의 비동기 모드)의 경우에 대응하는 열(列) 어드레스 스트로브(Column　Address　Strobe, CAS, 이하 CAS로 약기한다) 클록을 제공하기 위한 제어 경로를 확립하고, 동기(즉, 기입 동작의 동기 모드)의 경우에 대응하는 또 하나의 CAS 클록을 제공하기 위한 제어 경로를 확립한다. 이와 같이, 의사 스태틱 랜덤 액세스 메모리는, 다른 제어 경로에 의해, 기입 동작의 동기 모드 또는 비동기 모드를 실행할 수 있다.
그러나, 상기 방법에서는, 클록 주기가 짧기 때문에, 의사 스태틱 랜덤 액세스 메모리를 비동기 모드에서 동기 모드로 절환할 때, 경로의 변경에 따라 제어 경로를 변경한 후, 경로 변경의 제1 클록으로 CAS 클록을 생성하는데 늦을 가능성이 있어, 그에 따라 기입 동작에서 에러를 발생한다.
본 발명은, 기입 동작에서, 복수의 제어 경로에 의한 기입 동작의 동기 모드와 비동기 모드를 실행할 수 있는 의사 스태틱 랜덤 액세스 메모리의 제어 회로 및 제어 방법을 제공한다.
본 발명의 제어 회로는, 의사 스태틱 랜덤 액세스 메모리에 적용된다. 제어 회로는, 제1 카운터, 제2 카운터, 컴퍼레이터, 비동기 컨트롤러, 및 클록 제너레이터를 포함한다. 제1 카운터는, 외부 클록에 근거해 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 래치 횟수를 카운트 하고 제1 카운트 값을 생성하는 것에 이용된다. 제2 카운터는, 비동기 CAS 클록에 근거해 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 기입 횟수를 카운트 하여 제2 카운트 값을 생성하는 것에 이용된다. 비동기 CAS 클록의 초기 주기는, 외부 클록의 주기 보다 짧다. 컴퍼레이터는, 제1 카운터 및 제2 카운터에 결합된다. 컴퍼레이터는, 제1 카운트 값과 제2 카운트 값을 비교하는 것에 이용된다. 제1 카운트 값이 제2 카운트 값과 동일할 때, 컴퍼레이터는, 제1 논리 레벨의 모드 신호를 제공한다. 비동기 컨트롤러는, 컴퍼레이터 및 제2 카운터에 결합된다. 비동기 컨트롤러는, 기입 동작에서 모드 신호와 CAS 클록을 수신하고, 비동기 모드에서, CAS 클록에 근거해 비동기 CAS 클록을 제공하는 것에 이용된다. 비동기 컨트롤러가 최초로 제1 논리 레벨의 모드 신호를 수신할 때, 비동기 컨트롤러는, 기입 동작을 비동기 모드에서 동기 모드로 이행시켜, 비동기 CAS 클록의 주기를 외부 클록의 주기로 조정한다. 클록 제너레이터는, 비동기 컨트롤러에 결합된다. 클록 제너레이터는, 비동기 CAS 클록에 근거해 CAS 클록을 제공하는 것에 이용된다.
본 발명의 제어 방법은, 의사 스태틱 랜덤 액세스 메모리에 적용된다. 제어 방법은, 외부 클록에 근거해 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 래치 횟수를 카운트 하고 제1 카운트 값을 생성하는 단계와, 비동기 모드에서, CAS 클록에 근거해, 비동기 CAS 클록을 제공하는 단계와, 비동기 CAS 클록에 근거해 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 기입 횟수를 카운트 하여 제2 카운트 값을 생성하고, 비동기 CAS 클록의 초기 주기는 외부 클록의 주기 보다 작은 단계와, 제1 카운트 값과 제2 카운트 값을 비교하고, 제1 카운트 값이 제2 카운트 값과 동일할 때, 제1 논리 레벨의 모드 신호를 제공하는 단계와, 최초로 제1 논리 레벨의 모드 신호를 수신할 때, 기입 동작을 비동기 모드에서 동기 모드로 이행시켜, 비동기 CAS 클록의 주기를 외부 클록의 주기로 조정하는 단계와, 비동기 CAS 클록에 근거해 CAS 클록을 제공하는 단계를 포함한다.
상기에 근거하여, 본 발명의 제어 회로는, 외부 클록에 근거해 데이터의 래치 횟수를 카운트 하여 제1 카운트 값을 생성하고, 비동기 CAS 클록에 근거해 데이터의 기입 횟수를 카운트 하여 제2 카운트 값을 생성하고, 제1 카운트 값과 제2 카운트 값을 비교한다. 제어 회로는, CAS 클록을 제공하기 위해 비동기 모드에서 CAS 클록에 근거해 비동기 CAS 클록을 제공한다. 최초로 제1 카운트 값이 제2 카운트 값과 동일해질 때, 제어 회로는, 기입 동작을 비동기 모드에서 동기 모드로 이행시켜, 비동기 CAS 클록의 주기를 외부 클록의 주기로 조정해 CAS 클록을 제공한다. 이와 같이, 본 발명은, 기입 동작에서, 복수의 제어 경로에 의해 기입 동작의 동기 모드 및 비동기 모드를 실행하는 것을 불필요하게 할 수 있다.
[도 1] 본 발명의 제1 실시예에 따른 의사 스태틱 랜덤 액세스 메모리의 회로 개략도이다.
[도 2] 제1 실시예에 따른 기입 동작의 타이밍도이다.
[도 3] 제1 실시예에 따른 비동기 컨트롤러의 회로 개략도이다.
[도 4] 제1 실시예에 따른 클록 제너레이터의 회로 개략도이다.
[도 5] 제1 실시예에 따른 제어 방법의 플로우 차트이다.
[도 6] 본 발명의 제2 실시예에 따른 제어 회로의 회로 개략도이다.
[도 7] 제2 실시예에 따른 기입 동작의 타이밍도이다.
[도 8] 제2 실시예에 따른 동기 컨트롤러의 회로 개략도이다.
[도 9] 제2 실시예에 따른 클록 제너레이터의 회로 개략도이다.
[도 10] 제2 실시예에 따른 제어 방법의 플로우 차트이다.
본 발명의 상기의 특징 및 이점을 보다 알기 쉽게 하기 위해, 실시예를 들어 도면을 따라 이하에 상세히 설명한다.
도 1을 참조하면, 도 1은, 본 발명의 제1 실시예에 의한 의사 스태틱 랜덤 액세스 메모리의 회로 개략도이다. 본 실시예에서는, 의사 스태틱 랜덤 액세스 메모리(100)는, 메모리 어레이(110) 및 제어 회로(120)를 포함한다. 제어 회로(120)는, 메모리 어레이(110)의 기입 동작을 제어하기 위해 열 어드레스 스트로브(Column　Address　Strobe, CAS, 이하 CAS로 약기한다) 클록 CASP를 제공하는 것에 이용된다. 제어 회로(120)는, 제1 카운터(121), 제2 카운터(122), 컴퍼레이터(123), 비동기 컨트롤러(124) 및 클록 제너레이터(125)를 포함한다. 예를 들면, 의사 스태틱 랜덤 액세스 메모리(100)는, 입출력 회로, 데이터 래치 등의 주변 회로를 더 포함한다. 제1 카운터(121)는, 외부 클록에 근거해 의사 스태틱 랜덤 액세스 메모리(100)에 기입된 데이터의 래치 횟수를 카운트 하는 것에 이용되고, 그에 따라 제1 카운트 값(N_DIN)을 생성한다. 제1 카운터(121)는, 외부 클록(CLK)에 근거해 데이터 래치의 데이터 래치 횟수를 카운트 하고, 그에 따라, 제1 카운트 값(N_DIN)을 생성할 수 있다. 데이터 래치가 데이터를 래치하면, 제1 카운터(121)는, 입력 표시 신호(EN_DIN)에 근거해 제1 카운트 값(N_DIN)을 증가시키고, 여기서, 입력 표시 신호(EN_DIN)는, 데이터가 입력된 것을 나타내기 위한 스테이터스 신호이다. 제2 카운터(122)는, 비동기 CAS 클록(CASP_A)에 근거해 의사 스태틱 랜덤 액세스 메모리(100)에 기입된 데이터의 기입 횟수를 카운트 하고, 제2 카운트 값(N_DWR)을 생성하는 것에 이용된다. 제2 카운터(122)는, 비동기 CAS 클록(CASP_A)에 근거해 데이터가 메모리 어레이(110)에 기입되는 횟수를 카운트 하고, 그에 따라 제2 카운트 값(N_DWR)을 생성할 수 있다. 데이터가 메모리 어레이(110)에 기입되면, 제2 카운터(122)는, 기입 표시 신호(EN_WR)에 근거해 제2 카운트 값(N_DWR)을 증가시키고, 여기서, 기입 표시 신호(EN_WR)는, 기입 동작을 실행하는 것을 나타내는 스테이터스 신호이다. 비동기 CAS 클록(CASP_A)의 초기 주기는, 외부 클록(CLK)의 주기 보다 작다. 즉, 기입 동작에서는, 데이터가 메모리 어레이(110)에 기입되는 속도는, 데이터의 래치 속도 보다 빠르다. 따라서, 제2 카운트 값(N_DWR)의 증가 속도는, 제1 카운트 값(N_DIN)의 증가 속도 보다 빠르다.
컴퍼레이터(123)는 제1 카운터(121) 및 제2 카운터(122)에 결합된다. 컴퍼레이터(123)는, 제1 카운트 값(N_DIN)과 제2 카운트 값(N_DWR)을 비교하여, 제1 카운트 값(N_DIN)이 제2 카운트 값(N_DWR)과 동일한지 여부를 판정한다. 컴퍼레이터(123)가, 제1 카운트 값(N_DIN)이 제2 카운트 값(N_DWR)과 동일하다고 판정하는 경우, 제1 논리 레벨의 모드 신호(ASYNC)가 제공된다. 한편, 컴퍼레이터(123)가, 제1 카운트 값(N_DIN)과 제2 카운트 값(N_DWR)이 동일하지 않다고 판정하는 경우, 제2 논리 레벨의 모드 신호(ASYNC)가 제공된다.
비동기 컨트롤러(124)는, 컴퍼레이터(123) 및 제2 카운터(122)에 결합하고 있다. 비동기 컨트롤러(124)는, 기입 동작 시에 제1 논리 레벨의 모드 신호(ASYNC) 및 CAS 클록(CASP)을 수신하고, 비동기 모드에서, CAS 클록(CASP)에 근거해 비동기 CAS 클록(CASP_A)을 제공하는 것에 이용된다. 비동기 컨트롤러(124)가 최초로 제1 논리 레벨의 모드 신호(ASYNC)를 수신할 때, 기입 동작을 비동기 모드에서 동기 모드로 이행시키고, 그에 따라, 비동기 CAS 클록(CASP_A)의 주기를 외부 클록의 주기로 조정한다. 클록 제너레이터(125)는, 비동기 컨트롤러(124)에 결합하고 있다. 클록 제너레이터(125)는, 비동기 CAS 클록(CASP_A)에 근거해 CAS 클록(CASP)을 제공하는 것에 이용된다.
구체적으로는, 도 1 및 도 2를 동시에 참조하고, 도 2는, 제1 실시예에 따른 기입 동작의 타이밍 차트이다. 본 실시예에서는, 시간(t1)에서, 데이터(DQ)가 입력되기 시작한다. 또한, 데이터(DQ)가 입력된 것을 나타내는 입력 표시 신호(EN_DIN)는, 논리 레벨 로우에서 논리 레벨 하이로 천이한다. 시간(t2)에서, 최초의 데이터(D00)가 래치되기 시작하고, 제1 카운터(121)가 외부 클록(CLK)에 근거해 데이터(DQ)가 래치된 횟수의 카운트를 개시하고, 「0」의 제1 카운트 값(N_DIN)을 생성한다. 이때, 제2 카운트 값(N_DWR)은 아직도 생성되어 있지 않기 때문에, 제1 카운트 값(N_DIN)과 제2 카운트 값(N_DWR)은 다르다. 따라서, 컴퍼레이터(123)는, 시간(t2)에서, 제2 논리 레벨(즉, 논리 레벨 하이)의 모드 신호를 제공하기 시작한다. 다음으로, 시간(t3)에서, 기입 동작이 개시된다. 기입 동작을 실행하는 것을 나타내는 기입 표시 신호(EN_WR)는, 논리 레벨 로우에서 논리 레벨 하이로 천이한다. 시간(t3)에서, 비동기 컨트롤러(124)가 기입 동작으로 이행할 때, 비동기 CAS 클록(CASP_A)의 제공을 개시한다. 비동기 CAS 클록(CASP_A)의 초기 주기는 외부 클록(CLK)의 주기 보다 작기 때문에, 제어 회로(120)는 비동기 동작 모드로 이행한다. 제2 카운터(122)는, 비동기 CAS 클록(CASP_A)에 근거해, 의사 스태틱 랜덤 액세스 메모리(100)로의 데이터의 기입 횟수의 카운트를 개시하고, 「0」의 제2 카운트 값(N_DWR)을 생성한다. 게다가, 클록 제너레이터(125)는, 비동기 CAS 클록(CASP_A)에 근거해 CAS 클록(CASP)을 제공한다. 다음으로, 제1 카운터(121) 및 제2 카운터(122)는, 카운트를 지속한다. 제2 카운트 값(N_DWR)의 증가 속도는, 제1 카운트 값(N_DIN)의 증가 속도 보다 빠르다. 따라서, 시간(t4)에서는, 제2 카운트 값(N_DWR)은, 제1 카운트 값(N_DIN)과 동일하다(N_DWR = N_DIN = 8). 이것은 시간(t4)에서, 이전에 래치된 데이터(D00∼D08)가 모두 기입되는 것을 의미한다. 컴퍼레이터(123)는, 제1 논리 레벨(즉, 논리 레벨 로우)의 모드 신호(ASYNC)를 제공한다. 주의해야 할 것으로서, 이는, 비동기 컨트롤러(124)가 기입 동작(기입 표시 신호(EN_WR)가 논리 레벨 하이인)에서, 제1 논리 레벨의 모드 신호(ASYNC)를 최초로 수취했을 때, 기입 동작을 비동기 모드에서 동기 모드로 이행시키는 것이다. 비동기 컨트롤러(124)는, 제1 논리 레벨의 모드 신호(ASYNC)에 근거해 비동기 CAS 클록(CASP_A)을 제공하지 않는다. 그 후, 제1 카운트 값(N_DIN)이 9와 동일하고, 제2 카운트 값(N_DWR)이 8과 동일해질 때, 모드 신호(ASYNC)는, 제1 논리 레벨에서 제2 논리 레벨로 천이된다. 이때, 비동기 컨트롤러(124)는, 비동기 CAS 클록(CASP_A)을 제공한다. 이와 같이, 비동기 CAS 클록(CASP_A)의 주기가 외부 클록(CLK)의 주기로 서서히 조정되고, 그에 따라, 비동기 CAS 클록(CASP_A)가 외부 클록(CLK)과 동기하는 효과를 달성한다. 시간(t4) 이후, 데이터(D09∼D13)의 래치 및 기입은, 의사 스태틱 랜덤 액세스 메모리가 스탠바이 상태가 될 때까지 동기된다.
언급해 둘 것으로서, 제어 회로(120)는, CAS 클록(CASP)을 제공하기 위해, 비동기 모드에서, CAS 클록(CASP)에 근거해 비동기 CAS 클록(CASP_A)을 제공한다. 최초로 제1 카운트 값(N_DIN)이 제2 카운트 값(N_DWR)과 동일해질 때, 제어 회로(120)는, 기입 동작을 비동기 모드에서 동기 모드로 이행시키고, 비동기 CAS 클록(CASP_A)의 주기를 외부 클록의 주기로 조정하고, CAS 클록을 제공한다. 이와 같이, 본 발명은, 기입 동작에서, 복수의 제어 경로를 통해 기입 동작의 동기 모드와 비동기 모드를 실행하는 필요를 없앨 수 있다.
다음으로, 비동기 컨트롤러의 실시의 세절(細節)을 설명한다. 도 1 및 도 3을 동시에 참조하고, 도 3은, 제1 실시예에 따른 비동기 컨트롤러 회로의 회로 개략도이다. 본 실시예에서는, 비동기 컨트롤러(124)는, 타이밍 조정기(1242) 및 비동기 판정기(1244)를 포함한다. 타이밍 조정기(1242)는, 클록 제너레이터(125)에 결합된다. 타이밍 조정기(1242)는, CAS 클록(CASP)을 수신하고, CAS 클록(CASP)에 근거해 비동기 CAS 클록(CASP_A)의 논리 레벨 로우의 시간 길이를 조정하는 것에 이용된다. 비동기 판정기(1244)는 타이밍 조정기(1242) 및 클록 제너레이터(125)에 결합된다. 비동기 판정기(1244)는, 제2 논리 레벨의 모드 신호(ASYNC) 및 기입 동작으로 이행하는 것에 대응한 기입 표시 신호(EN_WR)를 수신할 때, 비동기 CAS 클록(CASP_A)을 제공하는 것에 이용된다.
본 실시예에서는, 타이밍 조정기(1242)는, 인버터(N01, N02), 지연기(D1), 및 NAND 게이트(NAND1)를 포함한다. 인버터(N01)의 입력은 클록 제너레이터(125)에 결합되어 CAS 클록(CASP)을 수신한다. 지연기(D1)의 입력단은, 출력단/인버터(N01)에 결합된다. NAND 게이트(NAND1)의 제1 입력단은, 인버터(N01)의 출력단에 결합되고, NAND 게이트(NAND1)의 제2 입력단은 지연기(D1)의 출력단에 결합된다. 인버터(N02)의 입력단은, NAND 게이트(NAND1)의 출력단에 결합되고, 인버터(N02)의 출력단은, 비동기 판정기(1244)에 결합된다. 인버터(N02)의 출력단은, 비동기의 CAS 클록(CASP_A)을 출력하는 것에 이용된다. 본 실시예에서는, 타이밍 조정기(1242)는, 지연기(D1)의 시간 지연 설정에 의해, 비동기 CAS 클록(CASP_A)의 논리 레벨 로우의 시간 길이를 결정할 수 있다.
비동기 판정부(1244)는, NAND 게이트(NAND2) 및 인버터(N03)를 포함한다. NAND 게이트(NAND2)의 제1 입력단은, 타이밍 조정기(1242)의 인버터(N02)에 결합된다. NAND 게이트(NAND1)의 제2 입력단은, 모드 신호(ASYNC)를 수신하는 것에 이용된다. NAND 게이트(NAND1)의 제3 입력단은, 기입 표시 신호(EN_WR)를 수신하는 것에 이용된다. 인버터(N03)의 입력단은, NAND 게이트(NAND2)의 출력단에 결합된다. 인버터(N03)의 출력단은, 비동기 CAS 클록(CASP_A)을 제공하는 것에 이용된다. 비동기 판정기(1244)는, 논리 레벨 하이의 기입 표시 신호(EN_WR) 및 논리 레벨 하이의 모드 신호(ASYNC)를 수신할 때, 비동기 CAS 클록(CASP_A)을 제공한다.
다음으로, 클록 제너레이터의 실시 세절을 설명한다. 도 1, 도 3 및 도 4를 동시에 참조하고, 도 4는, 제1 실시예에 의한 클록 제너레이터의 회로 개략도이다. 본 실시예에서는, 클록 제너레이터(125)는, 인버터(N04, N05), 플립 플롭(1252) 및 타이밍 조정기(1254, 1256)를 포함한다. 인버터(N04)의 입력은, 비동기 컨트롤러(124)에 결합되고, 비동기 CAS 클록(CASP_A)을 수신한다. 플립 플롭(1252)의 세트 입력단(/S)은, 인버터(N04)의 출력단에 결합된다. 타이밍 조정기(1254)의 입력단은, 플립 플롭(1252)의 출력단(Q)에 결합된다. 인버터(N05)의 입력단은, 타이밍 조정기(1254)의 출력단에 결합된다. 인버터(N05)의 출력단은, CAS 클록(CASP)을 제공하는 것에 이용된다. 타이밍 조정기(1256)의 입력단은, 타이밍 조정기(1254)의 출력단에 결합된다. 타이밍 조정기(1256)의 출력단은, 플립 플롭(1252)의 리셋 입력단(/R)에 결합된다. 타이밍 조정기(1256)는, CAS 클록(CASP)에 근거해 플립 플롭(1252)의 리셋 타이밍을 조정할 수 있다. 본 실시예의 플립 플롭(1252)은, 예를 들면, 복수의 NAND로 이루어지는 세트 리셋(set-reset, SR) 래치일 수 있지만, 본 발명은 이것으로 한정하는 것은 아니다.
또한, 타이밍 조정기(1254)는, 지연기(D2), 인버터(N06) 및 NAND 게이트(NAND2)를 포함한다. 지연기(D2)의 입력단은, 플립 플롭(1252)의 출력단(Q)에 결합된다. 인버터(N06)의 입력단은, 출력단의 지연기(D2)에 결합된다. NAND 게이트(NAND2)의 제1 입력단은, 플립 플롭(1252)의 출력단(Q)에 결합된다. NAND 게이트(NAND2)의 제2 입력단은, 인버터(N06)의 출력단에 결합된다. NAND 게이트(NAND2)의 출력단은, 인버터(N05)의 입력에 결합된다.
본 실시예에서는, 비동기 컨트롤러(124)와 클록 제너레이터(125)의 협조 동작 하에서는, 타이밍 조정기(1254)는, 지연기(D2)의 시간 지연 설정에 의해, 비동기 CAS 클록(CASP_A)의 논리 레벨 하이(즉, 펄스 폭)의 시간 길이를 결정할 수 있다. 또한, 비동기 타이밍 조정기(1242)에서는, 지연기(D1)의 시간 지연 설정도, 간접적으로 CAS 클록(CASP)의 논리 레벨 로우의 시간 길이를 결정한다.
타이밍 조정기(1256)는, 지연기(D3), 인버터(N07) 및 NAND 게이트(NAND3)를 포함한다. 지연기(D3)의 입력단은, 타이밍 조정기(1254)의 출력단에 결합된다. 인버터(N07)의 입력단은, 출력단의 지연기(D3)에 결합된다. NAND 게이트(NAND3)의 제1 입력단은, 타이밍 조정기(1254)의 출력단에 결합된다. NAND 게이트(NAND3)의 제2 입력단은, 인버터(N07)의 출력단에 결합된다. NAND 게이트(NAND3)의 출력단은, 플립 플롭(1252)의 리셋 입력단(/R)에 결합된다. 본 실시예에서는, 타이밍 조정기(1256)는, CAS 클록(CASP)의 하강 엣지에서의 시간 리셋 플립 플롭(1252)으로 간주될 수 있다.
CAS 클록(CASP)의 논리 레벨 로우의 시간 길이는, 의사 스태틱 랜덤 액세스 메모리의 데이터 버스(data bus)에 대해 프리 차지를 실행하는 시간 길이에 관련될 수 있다. 따라서, 적절한 프리 차지의 시간 길이는, 비동기 컨트롤러(124) 내부의 지연기(D1)의 시간 지연 설정에 의해 결정할 수 있다. CAS 클록(CASP)의 논리 레벨 하이의 시간 길이는, 메모리 셀로부터의 데이터 독출/메모리 셀로의 기입 동작에 필요한 시간 길이에 관련될 수 있다. 따라서, 적절한 독출/기입 시간은, 클록 제너레이터(125) 내부의 지연기(D2)의 시간 지연 설정에 의해 결정할 수 있다.
도 1 및 도 5를 동시에 참조하고, 도 5는, 제1 실시예에 따른 제어 방법의 플로우 차트이다. 본 실시예에서는, 제어 회로(120)는, 단계(S510)에서, 외부 클록(CLK)에 근거해 의사 스태틱 랜덤 액세스 메모리(100)에 기입된 데이터의 래치 횟수를 카운트 하고, 제1 카운트 값(N_DIN)을 생성한다. 단계(S520)에서, 제1 카운트 값(N_DIN)을 생성한 후, 제어 회로(120)는, 비동기 모드에서 CAS 클록(CASP)에 근거해 비동기 CAS 클록(CASP_A)을 제공한다. 단계(S530)에서, 제어 회로(120)는, 비동기 CAS 클록(CASP_A)에 근거해 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 기입 횟수를 카운트 하고, 제2 카운트 값(N_DWR)을 생성한다. 제어 회로(120)는, 단계(S540)에서 제1 카운트 값(N_DIN)과 제2 카운트 값(N_DWR)을 비교한다. 단계(S540)에서, 제1 카운트 값(N_DIN)이 제2 카운트 값(N_DWR)과 동일한지 여부를 판정한다. 제어 회로(120)가, 제1 카운트 값(N_DIN)이 제2 카운트 값(N_DWR)과 동일하지 않다고 판정한 경우, 제어 회로(120)는, 비동기 모드를 유지하고, 단계(S550)로 이행한다. 단계(S550)에서, 제어 회로(120)는, 비동기 CAS 클록(CASP_A)에 근거해 CAS 클록(CASP)을 제공한다. 단계(S540)에서, 제어 회로(120)가, 제1 카운트 값(N_DIN)이 제2 카운트 값(N_DWR)과 동일하다고 판정하는 경우, 단계(S560)로 이행하여, 제1 논리 레벨의 모드 신호(ASYNC)를 제공하고, 단계(S570)로 이행한다. 단계(S570)에서는, 제어 회로(120)는, 최초로 제공된 제1 논리 레벨의 모드 신호(ASYNC)에 근거해 비동기 모드에서 동기 모드로 이행하고, 비동기 CAS 클록(CASP_A)의 주기를 외부 클록의 주기로 조정하고, 단계(S550)로 이행한다. 단계(S510∼S570)의 실시의 세절은, 전술한 실시예에서 상세히 설명하고 있으므로, 여기에서는 재차 기재하지 않는다.
도 6을 참조하고, 도 6은, 본 발명의 제2 실시예에 따른 제어 회로의 회로 개략도이다. 본 실시예에서는, 제어 회로(620)는, 의사 스태틱 랜덤 액세스 메모리의 메모리 어레이(도시하지 않음)의 기입 동작을 제어하기 위해 CAS 클록(CASP)을 제공하는 것에 이용된다. 제어 회로(620)는, 제1 카운터(621), 제2 카운터(622), 컴퍼레이터(623), 비동기 컨트롤러(624), 클록 제너레이터(625), 동기 기입 인디케이터(626) 및 동기 컨트롤러(627)를 포함한다. 제1 카운터(621), 제2 카운터(622), 컴퍼레이터(623) 및 비동기 컨트롤러(624)의 사이의 협조 동작의 실시의 세절은, 제1 실시예에서 충분히 교시되어 있으므로, 여기서는 재차 기재하지 않는다. 본 실시예에서는, 동기 기입 인디케이터(626)는, 의사 스태틱 랜덤 액세스 메모리가 기입 동작을 실행하는 제1 초기 시간이 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터를 래치하는 제2 초기 시간 보다 빠른지 여부를 판정하는 것에 이용된다. 동기 기입 인디케이터(626)가, 제1 초기 시간이 제2 초기 시간 보다 빠르다고 판정하는 경우, 동기 기입 표시 신호(SYNCWR)를 제공한다. 한편, 동기 기입 인디케이터(626)가, 제1 초기 시간이 제2 초기 시간 보다 늦거나 또는 동일하다고 판정하는 경우, 동기 기입 표시 신호(SYNCWR)를 제공하지 않는다. 동기 컨트롤러(627)는, 동기 기입 인디케이터(626) 및 클록 제너레이터(625)에 결합되고, 동기 컨트롤러(627)는, 동기 기입 표시 신호(SYNCWR)에 근거해 유효로 되어, 외부 클록(CLK)에 근거해 동기 CAS 클록(CASP_S)을 제공하는 것에 이용된다. 클록 제너레이터(625)가 동기 CAS 클록(CASP_S)을 수신할 때, 동기 CAS 클록(CASP_S)에 근거해 CAS 클록(CASP)을 제공한다.
구체적으로는, 도 6과 도 7을 동시에 참조한다. 도 7은, 제2 실시예에 따른 기입 동작의 타이밍도이다. 본 실시예에서는, 제1 초기 시간은, 기입 동작을 실시하는 것을 나타내기 위한 기입 표시 신호(EN_WR)가 최초로 논리 레벨 로우에서 논리 레벨 하이로 천이하는 시간(ti1)이다. 제2 초기 시간은, 데이터(DQ)가 입력된 것을 나타내기 위한 입력 표시 신호(EN_DIN)가 최초로 논리 레벨 로우에서 논리 레벨 하이로 천이하는 시간(ti2)이다. 동기 기입 인디케이터(626)가, 제1 초기 시간(시간 ti1)이 제2 초기 시간(시간 ti2) 보다 빠르다고 판정한 경우, 동기 기입 표시 신호(SYNCWR)를 제공한다. 본 실시예에서는, 동기 기입 인디케이터(626)는, 또한 제1 카운터(621) 및 제2 카운터(622)에 결합된다. 시간(ti1)이 시간(ti2) 보다 빠른 경우, 제1 카운터(621)는, 동기 기입 표시 신호(SYNCWR)에 근거해 무효로 되어 제1 카운트 값(N_DIN)의 제공을 정지하고, 제2 카운터(622)는, 동기 기입 표시 신호(SYNCWR)에 근거해 무효로 되어 제2 카운트 값(N_DWR)의 제공을 정지하고, 따라서, 컴퍼레이터(623)는, 제2 논리 레벨의 모드 신호(ASYNC)를 제공하지 않는다. 이는, 비동기 컨트롤러(624)가 비동기 CAS 클록(CASP_A)을 제공하는 것을 불가능하게 한다. 또한, 동기 컨트롤러(627)는, 동기 기입 표시 신호(SYNCWR)에 근거해 유효로 되어 동기 CAS 클록(CASP_S)을 제공하고, 이에 따라, CAS 클록(CASP)을 생성한다. 동기 CAS 클록(CASP_S)의 주기는, 외부 클록(CLK)의 주기와 동일하다.
한편, 동기 기입 인디케이터(626)가, 제1 초기 시간(시간 ti1)이 제2 초기 시간(시간 ti2) 보다 빠르다고 판정하는 경우, 동기 기입 표시 신호(SYNCWR)를 제공하지 않는다. 동기 기입 표시 신호(SYNCWR)가 제공되지 않는 경우, 제1 카운터(621)는, 제1 카운트 값(N_DIN)을 제공할 수 있고, 제2 카운터(622)는 제2 카운트 값(N_DWR)을 제공할 수 있고, 동기 컨트롤러(627)는 무효로 된다. 동기 기입 표시 신호(SYNCWR)가 제공되지 않는 경우의 실시의 세절에 관해서는, 도 1에서 도 5의 실시예에서 충분히 교시되어 있으므로, 여기서는 재차 기재하지 않는다.
여기서 언급해 둘 것으로서, 제2 실시예의 제어 회로(620)는, 또한, 상술의 제1 초기 시간 및 제2 초기 시간에 근거해 데이터(DQ)가 기입되기 시작하는 시간이, 데이터(DQ)가 래치되기 시작하는 시간 보다 빠른지 여부를 판정할 수 있다. 데이터(DQ)가 기입되기 시작하는 시간이, 데이터(DQ)가 래치되기 시작하는 시간 보다 빠른 경우, 제어 회로(620)는, 동기 CAS 클록(CASP_S)을 제공하고, 동기 CAS 클록(CASP_S)에 근거해 CAS 클록(CASP)을 제공한다. 이와 같이 해서, 데이터(DQ)가 래치되는 타이밍은, 데이터(DQ)가 기입되는 타이밍과 동기하고, 데이터(DQ)가 래치되는 타이밍이, 데이터(DQ)가 기입되는 타이밍을 따라 가지 못하는 상황을 발생시키지 않는다.
다음으로, 동기 컨트롤러의 실시의 세절을 설명한다. 도 6 및 도 8을 동시에 참조하고, 도 8은, 제2 실시예에 따른 동기 컨트롤러의 회로 개략도이다. 본 실시예에서는, 동기 컨트롤러(627)는, NAND 게이트(NAND4) 및 인버터(N07)를 포함한다. NAND 게이트(NAND4)의 제1 입력단은, 외부 클록(CLK)을 수신하는 것에 이용된다. NAND 게이트(NAND4)의 제2 입력단은, 입력 표시 신호(EN_DIN)를 수신하는 것에 이용된다. NAND 게이트(NAND4)의 제2 입력단은, 동기 기입 인디케이터(626)에 의해 제공된 동기 기입 표시 신호(SYNCWR)를 수신하는 것에 이용된다. 인버터(N07)의 입력단은, NAND 게이트(NAND4)의 출력단에 결합된다. 인버터(N07)의 출력단은, 동기 CAS 클록(CASP_S)을 클록 제너레이터(625)에 제공하는 것에 이용된다.
다음으로, 클록 제너레이터의 실시의 세절을 설명한다. 도 6과 도 9를 동시에 참조하고, 도 9는, 제2 실시예에 따른 클록 제너레이터의 회로 개략도이다. 본 실시예에서는, 클록 제너레이터(625)는, 인버터(N08, N09), 플립 플롭(6252) 및 타이밍 조정기(6254, 6256, 6258)를 포함한다. 인버터(N08)의 입력단은, 비동기 컨트롤러(624)에 결합되어 비동기 CAS 클록(CASP_A)을 수신한다. 플립 플롭(6252)의 제1 세트 입력단(/S1)은, 인버터(N08)의 출력단에 결합된다. 타이밍 조정기(6254)의 입력단은, 플립 플롭(6252)의 출력단(Q)에 결합된다. 타이밍 조정기(6254)는, 도 4의 타이밍 조정기(1254)와 같거나, 또는 도 4의 타이밍 조정기(1254)에 단순 변경을 실시한 것일 수 있다. 인버터(N09)의 입력단은, 타이밍 조정기(6254)의 출력단에 결합된다. 인버터(N09)의 출력단은, CAS 클록(CASP)을 제공하는 것에 이용된다. 타이밍 조정기(6256)의 입력단은, 타이밍 조정기(6254)의 출력단에 결합된다. 타이밍 조정기(6256)의 출력단은, 플립 플롭(6252)의 리셋 입력단(/R)에 결합된다. 타이밍 조정기(6256)는, 도 4의 타이밍 조정기(1254)와 같거나, 또는 도 4의 타이밍 조정기(1256)에 단순 변경을 실시한 것일 수 있다. 타이밍 조정기(6256)는, CAS 클록(CASP)에 근거해 플립 플롭(6252)의 리셋 타이밍을 조정할 수 있다. 타이밍 조정기(6258)의 입력단은, 동기 컨트롤러(627)에 결합되어 동기 CAS 클록(CASP_S)을 수신한다. 타이밍 조정기(6258)의 출력단은, 플립 플롭(6252)의 제2 세트 입력단(/S2)에 결합된다. 본 실시예의 플립 플롭(6252)은, 예를 들면, 복수의 NAND 게이트로 이루어진 세트 리셋(SR) 래치일 수 있고, 본 발명은 이것으로 한정하는 것은 아니다.
타이밍 조정기(6258)는, 지연기(D4), 인버터(N10) 및 NAND 게이트(NAND5)를 포함한다. 지연기(D4)의 입력단은, 동기 컨트롤러(627)에 결합되어 동기 CAS 클록(CASP_S)을 수신한다. 인버터(N10)의 입력단은, 지연기(D4)의 출력단에 결합된다. NAND 게이트(NAND5)의 제1 입력단은, 동기 컨트롤러(627)에 결합되어 동기 CAS 클록(CASP_S)을 수신한다. NAND 게이트(NAND2)의 제2 입력단은, 인버터(N10)의 출력단에 결합된다. NAND 게이트(NAND2)의 출력단은, 플립 플롭(6252)의 제2 세트 입력단(/S2)에 결합된다.
도 6과 도 10을 동시에 참조하고, 도 10은, 제2 실시예에 따른 제어 방법의 플로우 차트이다. 본 실시예에서는, 제어 회로는, 단계(S1010)에서, 의사 스태틱 랜덤 액세스 메모리가 기입 동작을 실행하는 제1 초기 시간과, 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터를 래치하는 제2 초기 시간을 수취한다. 제어 회로(620)는, 단계(S1020)에서, 제1 초기 시간이 제2 초기 시간 보다 빠른지 여부를 판정한다. 제1 초기 시간이 제2 초기 시간 보다 빠르다고 판정하는 경우, 제어 회로(620)는, 동기 기입 표시 신호(SYNCWR)를 출력하고, 단계(S1030)로 이행한다. 단계(S1030)에서, 제어 회로(620)는, 동기 기입 표시 신호(SYNCWR)에 따라, 외부 클록에 근거해 동기 CAS 클록(CASP_S)을 제공한다. 다음으로, 단계(S1040)에서, 동기 CAS 클록(CASP_S)에 근거해 CAS 클록(CASP)을 제공한다. 단계(S1010∼S1040)의 실시의 세절은, 전술한 실시예에 대해 상세히 설명하고 있으므로, 여기에서는 재차 기재하지 않는다. 한편, 제어 회로(620)가 단계(S1020)에서 제1 초기 시간이 제2 초기 시간 보다 늦거나 또는 동일하다고 판정하는 경우, 동기 기입 표시 신호(SYNCWR)를 제공하지 않고, 도 5의 단계(S510)로 이행한다. 제어 회로(620)가 단계(S510)로 이행한 후, 제어 회로(620)의 제어 방법은, 도 1의 제어 회로(120)의 제어 방법과 같아진다(단계 S510∼S570).
상기를 종합해, 본 발명의 제어 회로 및 제어 방법은, 외부 클록에 근거해 데이터의 래치 횟수를 카운트 하여 제1 카운트 값을 생성하고, 비동기 CAS 클록에 근거해 데이터의 기입 횟수를 카운트 하여 제2 카운트 값을 생성하고, 제1 카운트 값과 제2 카운트 값을 비교한다. 제어 회로 및 제어 방법은, 비동기 모드에서 CAS 클록에 근거해 비동기 CAS 클록을 제공하고, CAS 클록을 제공한다. 제1 카운트 값이 제1회 발생하는 제2 카운트 값과 동일한 경우, 제어 회로 및 제어 방법은, 기입 동작을 비동기 모드에서 동기 모드로 변경하고, 비동기 CAS 클록의 주기를 외부 클록의 주기로 조정하고, CAS 클록을 제공한다. 이와 같이, 본 발명은, 기입 동작에서, 복수의 제어 패스를 통해 기입 동작의 동기 모드와 비동기 모드를 실행할 필요가 없다. 또한, 본 발명의 제어 회로 및 제어 방법은, 게다가, 데이터를 기입하기 시작하는 시간이 데이터를 래치하기 시작하는 시간 보다 빠른지 여부를 판정할 수 있다. 데이터가 기입되기 시작하는 시간이, 데이터가 래치되는 시간 보다 빠른 경우, 제어 회로 및 제어 방법은, 동기 CAS 클록을 제공하고, 동기 CAS 클록에 근거해 CAS 클록을 제공한다. 이와 같이, 데이터가 래치되는 타이밍과 데이터가 기입되는 타이밍이 동기하여, 데이터가 래치되는 타이밍이, 데이터가 기입되는 타이밍을 따라 가지 못하는 상황을 발생시키지 않는다.
본 발명은, 상기와 같이 실시예를 개시하였지만, 이는 본 발명을 한정하기 위한 것이 아니고, 당업자는, 본 발명의 정신 및 범위에서 일탈하지 않고, 일부의 변경 및 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는, 후술하는 특허 청구의 범위가 정의하는 것을 기준으로 한다.
본 발명은, 의사 스태틱 랜덤 액세스 메모리 및 제어 방법에 관한 것이다. 제어 회로 및 제어 방법은, 비동기 모드의 기입 동작 및 동기 모드의 기입 동작을 지원할 수 있다.
100: 의사 스태틱 랜덤 액세스 메모리
110: 메모리 어레이
120, 620: 제어 회로
121, 621: 제1 카운터
122, 622: 제2 카운터
123, 623: 컴퍼레이터
124, 624: 비동기 컨트롤러
1242, 1254, 1256, 6254, 6256, 6258: 타이밍 조정기
1244: 비동기 판정기
125, 625: 클록 제너레이터
1252, 6252: 플립 플롭
626: 동기 기입 인디케이터
627: 동기 컨트롤러
ASYNC: 모드 신호
CASP: CAS 클록
CASP_A: 비동기 CAS 클록
CASP_S: 동기 CAS 클록
CLK: 외부 클록
D1, D2, D3, D4: 지연기
DQ, D00∼D13: 데이터
EN_DIN: 입력 표시 신호
EN_WR: 기입 표시 신호
N01, N02, N03, N04, N05, N06, N07, N08, N09, N10: 인버터
NAND1, NAND2, NAND3, NAND4, NAND5: NAND 게이트
N_DIN: 제1 카운트 값
N_DWR: 제2 카운트 값
Q: 출력단
/R: 리셋 입력단
/S: 세트 입력단
/S1: 제1 세트 입력단
/S2: 제2 세트 입력단
S510∼S570: 단계
S1010∼S1040: 단계
SYNCWR: 동기 기입 표시 신호
t1, t2, t3, t4, ti1, ti2: 시간

Claims (18)

  1. 의사 스태틱 랜덤 액세스 메모리에 적용되는 제어 회로에 있어서,
    상기 제어 회로는,
    외부 클록에 근거해 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 래치 횟수를 카운트 하여 제1 카운트 값을 생성하는 것에 이용되는 제1 카운터와,
    비동기 CAS 클록에 근거해 상기 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 기입 횟수를 카운트 하여 제2 카운트 값을 생성하는 것에 이용되고, 상기 비동기 CAS 클록의 초기 주기가 상기 외부 클록의 주기 보다 작은 제2 카운터와,
    상기 제1 카운터 및 상기 제2 카운터에 결합되고, 상기 제1 카운트 값과 상기 제2 카운트 값을 비교하고, 상기 제1 카운트 값이 상기 제2 카운트 값과 동일할 때, 제1 논리 레벨의 모드 신호를 제공하는 컴퍼레이터와,
    상기 컴퍼레이터 및 상기 제2 카운터에 결합되고, 기입 동작에서 상기 모드 신호 및 CAS 클록을 수신하고, 비동기 모드에서 CAS 클록에 근거해 상기 비동기 CAS 클록을 제공하는 것에 이용되고, 최초로 상기 제1 논리 레벨의 상기 모드 신호를 수신할 때, 상기 기입 동작은, 상기 비동기 모드에서 동기 모드로 이행하여 비동기 CAS 클록의 주기를 상기 외부 클록의 주기로 조정하는 비동기 컨트롤러와,
    상기 비동기 컨트롤러에 결합되고, 상기 비동기 CAS 클록에 근거해 상기 CAS 클록을 제공하는 것에 이용되는 클록 제너레이터
    를 포함하고,
    상기 제1 카운트 값이 상기 제2 카운트 값과 동일하지 않을 때,
    상기 컴퍼레이터는, 제2 논리 레벨의 상기 모드 신호를 제공하고,
    상기 제2 논리 레벨은, 제1 논리 레벨과 다른
    제어 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 논리 레벨의 상기 모드 신호가 제공될 때,
    상기 비동기 컨트롤러는, 상기 기입 동작으로 이행할 때에 상기 비동기 CAS 클록을 제공하기 시작하는
    제어 회로.
  4. 제1항 또는 제3항에 있어서,
    상기 비동기 컨트롤러가,
    상기 클록 제너레이터에 결합되고, 상기 CAS 클록을 수신하고, 상기 CAS 클록에 근거해 비동기 CAS 클록의 논리 레벨 로우의 시간 길이를 조정하는 것에 이용되는 제1 타이밍 조정기와,
    상기 제1 타이밍 조정기 및 상기 클록 제너레이터에 결합되고, 제2 논리 레벨의 상기 모드 신호 및 상기 기입 동작으로 이행하는 것에 대응한 기입 인에이블 신호를 수신할 때, 상기 비동기 CAS 클록을 제공하는 것에 이용되는 비동기 판정기
    를 포함하는 제어 회로.
  5. 제4항에 있어서,
    상기 제1 타이밍 조정기는,
    입력단이 상기 클록 제너레이터에 결합되어 CAS 클록을 수신하는 제1 인버터와,
    입력단이 상기 제1 인버터의 출력단에 결합되는 지연기와,
    제1 입력단이 상기 제1 인버터의 출력단에 결합되고, 제2 입력단이 상기 지연기의 출력단에 결합되는 NAND 게이트와,
    입력단이 상기 NAND 게이트의 출력단에 결합되고, 출력단이 상기 비동기 판정기에 결합되는 제2 인버터
    를 포함하는 제어 회로.
  6. 제1항 또는 제3항에 있어서,
    상기 클록 제너레이터가,
    입력단이 상기 비동기 컨트롤러에 결합되어 상기 비동기 CAS 클록을 수신하는 제1 인버터와,
    세트 입력단이 상기 제1 인버터의 출력단에 결합되는 플립 플롭과,
    입력단이 상기 플립 플롭의 출력단에 결합되고, 상기 비동기 CAS 클록에 근거해 상기 CAS 클록의 논리 레벨 하이의 시간 길이를 조정하는 것에 이용되는 제1 타이밍 조정기와,
    입력단이 상기 제1 타이밍 조정기의 출력단에 결합되고, 출력단이 CAS 클록을 제공하는 것에 이용되는 제2 인버터와,
    입력단이 상기 제1 타이밍 조정기의 출력단에 결합되고, 출력단이 상기 플립 플롭의 리셋 입력단에 결합되고, 상기 비동기 CAS 클록에 근거해 상기 플립 플롭의 리셋의 타이밍을 조정하는 것에 이용되는 제2 타이밍 조정기
    를 포함하는 제어 회로.
  7. 제1항에 있어서,
    상기 의사 스태틱 랜덤 액세스 메모리가 기입 동작을 실행하는 제1 초기 시간이, 상기 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터를 래치하는 제2 초기 시간 보다 빠른지 여부를 판정하고, 상기 제1 초기 시간이 상기 제2 초기 시간 보다 빠르다고 판정할 때, 동기 기입 표시 신호를 제공하는 것에 이용되는 동기 기입 인디케이터와,
    상기 동기 기입 인디케이터 및 상기 클록 제너레이터에 결합되고, 상기 동기 기입 표시 신호에 따라, 상기 외부 클록에 근거해 동기 CAS 클록을 제공하는 것에 이용되는 동기 컨트롤러
    를 더 포함하는 제어 회로.
  8. 제7항에 있어서,
    상기 제1 카운터는, 상기 동기 기입 표시 신호에 근거해 무효로 되어 상기 제1 카운트 값의 제공을 정지하고,
    상기 제2 카운터는, 상기 동기 기입 표시 신호에 근거해 무효로 되어 상기 제2 카운트 값의 제공을 정지하고, 상기 컴퍼레이터에서 상기 제1 논리 레벨의 상기 모드 신호를 제공하게 하는
    제어 회로.
  9. 제7항에 있어서,
    상기 클록 제너레이터는,
    상기 동기 기입 표시 신호가 제공될 때, 상기 동기 CAS 클록에 근거해 상기 CAS 클록을 제공하는 것에 이용되는 제어 회로.
  10. 제7항에 있어서,
    상기 클록 제너레이터는,
    입력단이 상기 비동기 컨트롤러에 결합되어 상기 비동기 CAS 클록을 수신하는 제1 인버터와,
    제1 세트 입력단이 상기 제1 인버터의 출력단에 결합되는 플립 플롭과,
    입력단이 상기 플립 플롭의 출력단에 결합되는 제1 타이밍 조정기와,
    입력단이 상기 제1 타이밍 조정기의 출력단에 결합되고, 출력단이 상기 CAS 클록을 제공하는 것에 이용되는 제2 인버터와,
    입력단이 상기 제1 타이밍 조정기의 출력단에 결합되고, 출력단이 상기 플립 플롭의 리셋 입력단에 결합되고, 상기 비동기 CAS 클록에 근거해 상기 플립 플롭의 리셋의 타이밍을 조정하는 것에 이용되는 제2 타이밍 조정기와,
    입력단이 상기 동기 컨트롤러에 결합되어 상기 동기 CAS 클록을 수신하고, 출력단이 상기 플립 플롭의 제2 세트 입력단에 결합되는 제3 타이밍 조정기
    를 포함하는 제어 회로.
  11. 의사 스태틱 랜덤 액세스 메모리에 적용되는 제어 방법에 있어서,
    외부 클록에 근거해 상기 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 래치 횟수를 카운트 하여 제1 카운트 값을 생성하는 단계;
    비동기 모드에서 CAS 클록에 근거해 비동기 CAS 클록을 제공하는 단계;
    비동기 CAS 클록에 근거해 상기 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터의 기입 횟수를 카운트 하여 제2 카운트 값을 생성하고, 비동기 CAS 클록의 초기 주기는, 상기 외부 클록의 주기 보다 작은 것인 단계;
    상기 제1 카운트 값과 상기 제2 카운트 값을 비교하고, 상기 제1 카운트 값이 상기 제2 카운트 값과 동일할 때, 제1 논리 레벨의 모드 신호를 제공하는 단계;
    상기 제1 카운트 값이 상기 제2 카운트 값과 동일하지 않을 때, 상기 제1 논리 레벨과 다른 제2 논리 레벨의 상기 모드 신호를 제공하는 단계;
    최초로 제공된 상기 제1 논리 레벨의 모드 신호에 근거해 기입 동작을 상기 비동기 모드에서 동기 모드로 이행하고, 상기 비동기 CAS 클록의 주기를 상기 외부 클록의 주기로 조정하는 단계; 및
    상기 비동기 CAS 클록에 근거해, 상기 CAS 클록을 제공하는 단계
    를 포함하는 제어 방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 제2 논리 레벨의 상기 모드 신호가 제공될 때,
    상기 기입 동작으로 이행할 때에 상기 비동기 CAS 클록을 제공하기 시작하는 단계
    를 더 포함하는 제어 방법.
  14. 제11항 또는 제13항에 있어서,
    상기 비동기 모드가 상기 CAS 클록에 근거해 상기 비동기 CAS 클록을 제공하는 단계는,
    상기 CAS 클록을 수신하고, 상기 CAS 클록에 근거해 상기 비동기 CAS 클록의 논리 레벨 로우의 시간 길이를 조정하는 단계와,
    제2 논리 레벨의 상기 모드 신호 및 상기 기입 동작으로 이행하는 것에 대응한 기입 인에이블 신호를 수신할 때, 상기 비동기 CAS 클록을 제공하는 단계
    를 포함하는 제어 방법.
  15. 제11항 또는 제13항에 있어서,
    상기 비동기 CAS 클록에 근거해 상기 CAS 클록을 제공하는 단계는,
    상기 비동기 CAS 클록에 근거해 상기 CAS 클록의 논리 레벨 하이의 시간 길이를 조정하는 단계
    를 포함하는 제어 방법.
  16. 제11항에 있어서,
    상기 의사 스태틱 랜덤 액세스 메모리가 상기 기입 동작을 실행하는 제1 초기 시간이, 상기 의사 스태틱 랜덤 액세스 메모리에 기입된 데이터를 래치하는 제2 초기 시간 보다 빠른지 여부를 판정하는 단계와,
    상기 제1 초기 시간이 상기 제2 초기 시간 보다 빠르다고 판정할 때, 동기 기입 표시 신호를 제공하는 단계와,
    상기 동기 기입 표시 신호에 따라, 상기 외부 클록에 근거해 동기 CAS 클록을 제공하는 단계
    를 더 포함하는 제어 방법.
  17. 제16항에 있어서,
    상기 동기 기입 표시 신호에 근거해 상기 제1 카운트 값의 제공을 정지하고, 상기 동기 기입 표시 신호에 근거해 상기 제2 카운트 값의 제공을 정지하고, 상기 제1 논리 레벨의 상기 모드 신호를 제공하는 단계
    를 더 포함하는 제어 방법.
  18. 제16항에 있어서,
    상기 동기 기입 표시 신호가 제공될 때, 상기 동기 CAS 클록에 근거해 상기 CAS 클록을 제공하는 단계
    를 더 포함하는 제어 방법.
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