JP2020135912A - 疑似スタティックランダムアクセスメモリの制御回路及び制御方法 - Google Patents

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Abstract

【課題】本発明は、擬似スタティックランダムアクセスメモリの制御回路及び制御方法を提供する。【解決手段】制御回路は、外部クロックに基づいてデータのラッチ回数をカウントして第１カウント値を生成し、非同期ＣＡＳクロックに基づいてデータの書き込み回数をカウントして第２カウント値を生成し、第１カウント値を第２カウント値と比較する。制御回路は、非同期モードで非同期ＣＡＳクロックに基づいてＣＡＳクロックを提供する。最初に第１カウント値が第２カウント値と等しくなる時、制御回路は、書き込み動作の非同期モードから同期モードに移行し、非同期ＣＡＳクロックの周期を外部クロックの周期に調整する。【選択図】図１

Description

本発明は、メモリ装置の制御回路及び制御方法に関し、特に擬似スタティックランダムアクセスメモリの制御回路及び制御方法に関する。
近年、半導体メモリデバイスの高集積化が進み、高速化が要求されており、高速メモリとしてスタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＳＲＡＭ）とダイナミックランダムアクセスメモリが使われている。ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）の利点を有する疑似スタティックランダムアクセスメモリ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ｐＳＲＡＭ）に対する需要は、特にモバイル装置への運用において増加し続けている。
擬似スタティックランダムアクセスメモリは、ダイナミックランダムアクセスメモリのセル構造及びスタティックランダムアクセスメモリの周辺回路を有するメモリデバイスである。疑似スタティックランダムアクセスメモリは大容量で低コストという利点を有するが、既存の疑似スタティックランダムアクセスメモリは、書き込み動作のクロック周期が比較的短い場合、データの書き込みが同期又は非同期になり得る。エラーの発生を回避するために、書き込み動作において、データの書き込みが非同期（即ち、書き込み動作の非同期モード）の場合に対応する列アドレスストローブ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ，ＣＡＳ、以下ＣＡＳと略記する）クロックを提供するための制御経路を確立し、同期（即ち、書き込み動作の同期モード）の場合に対応するもう１つのＣＡＳクロックを提供するための制御経路を確立する。このように、擬似スタティックランダムアクセスメモリは、異なる制御経路によって、書き込み動作の同期モード又は非同期モードを実行することができる。
しかし、上記方法では、クロック周期が短いため、擬似スタティックランダムアクセスメモリを非同期モードから同期モードに切り替える時、経路の変更によって制御経路の変更後、経路変更の第１クロックでＣＡＳクロックを生成することに間に合わない可能性があり、それによって書き込み動作においてエラーを引き起こす。
本発明は、書き込み動作において、複数の制御経路による書き込み動作の同期モードと非同期モードとを実行することができる擬似スタティックランダムアクセスメモリの制御回路及び制御方法を提供する。
本発明の制御回路は、擬似スタティックランダムアクセスメモリに適用される。制御回路は、第１カウンタ、第２カウンタ、コンパレータ、非同期コントローラ、及びクロックジェネレータを含む。第１カウンタは、外部クロックに基づいて擬似スタティックランダムアクセスメモリに書き込まれたデータのラッチ回数をカウントして第１カウント値を生成することに用いられる。第２カウンタは、非同期ＣＡＳクロックに基づいて擬似スタティックランダムアクセスメモリに書き込まれたデータの書き込み回数をカウントして第２カウント値を生成することに用いられる。非同期ＣＡＳクロックの初期周期は、外部クロックの周期よりも短い。コンパレータは、第１カウンタ及び第２カウンタに結合される。コンパレータは、第１カウント値と第２カウント値を比較することに用いられる。第１カウント値が第２カウント値と等しい時、コンパレータは、第１論理レベルのモード信号を提供する。非同期コントローラは、コンパレータ及び第２カウンタに結合される。非同期コントローラは、書き込み動作においてモード信号とＣＡＳクロックを受信し、非同期モードにおいて、ＣＡＳクロックに基づいて非同期CASクロックを提供することに用いられる。非同期コントローラが最初に第１論理レベルのモード信号を受信する時、非同期コントローラは、書き込み動作を非同期モードから同期モードに移行させ、非同期ＣＡＳクロックの周期を外部クロックの周期に調整する。クロックジェネレータは、非同期コントローラに結合される。クロックジェネレータは、非同期ＣＡＳクロックに基づいてＣＡＳクロックを提供することに用いられる。
本発明の制御方法は、擬似スタティックランダムアクセスメモリに適用される。制御方法は、外部クロックに基づいて擬似スタティックランダムアクセスメモリに書き込まれたデータのラッチ回数をカウントして第１カウント値を生成するステップと、非同期モードにおいて、ＣＡＳクロックに基づき、非同期ＣＡＳクロックを提供するステップと、非同期ＣＡＳクロックに基づいて擬似スタティックランダムアクセスメモリに書き込まれたデータの書き込み回数をカウントして第２カウント値を生成し、非同期ＣＡＳクロックの初期周期は外部クロックの周期よりも小さいステップと、第１カウント値と第２カウント値を比較し、第１カウント値が第２カウント値に等しい時、第１論理レベルのモード信号を提供するステップと、最初に第１論理レベルのモード信号を受信する時、書き込み動作を非同期モードから同期モードに移行させ、非同期ＣＡＳクロックの周期を外部クロックの周期に調整するステップと、非同期ＣＡＳクロックに基づいてＣＡＳクロックを提供するステップと、を含む。
上記に基づいて、本発明の制御回路は、外部クロックに基づいてデータのラッチ回数をカウントして第１カウント値を生成し、非同期ＣＡＳクロックに基づいてデータの書き込み回数をカウントして第２カウント値を生成し、第１カウント値と第２カウント値を比較する。制御回路は、ＣＡＳクロックを提供するために非同期モードにおいてＣＡＳクロックに基づいて非同期ＣＡＳクロックを提供する。最初に第１カウント値が第２カウント値と等しくなる時、制御回路は、書き込み動作を非同期モードから同期モードに移行させ、非同期ＣＡＳクロックの周期を外部クロックの周期に調整してＣＡＳクロックを提供する。このように、本発明は、書き込み動作において、複数の制御経路によって書き込み動作の動機モード及び非同期モードを実行することを不要にすることができる。
本発明の第１実施例に係る疑似スタティックランダムアクセスメモリの回路概略図である。 第１実施例に係る書き込み動作のタイミング図である。 第１実施例に係る非同期コントローラの回路概略図である。 第１実施例に係るクロックジェネレータの回路概略図である。 第１実施例に係る制御方法のフローチャートである。 本発明の第２実施例に係る制御回路の回路概略図である。 第２実施例に係る書き込み動作のタイミング図である。 第２実施例に係る同期コントローラの回路概略図である。 第２実施例に係るクロックジェネレータの回路概略図である。 第２実施例に係る制御方法のフローチャートである。
本発明の上記の特徴及び利点をより分かりやすくするために、実施例を挙げ、図面を合わせて以下に詳細に説明する。
図１を参照すると、図１は、本発明の第１実施例による疑似スタティックランダムアクセスメモリの回路概略図である。本実施例では、擬似スタティックランダムアクセスメモリ１００は、メモリアレイ１１０及び制御回路１２０を含む。コントローラ１２０は、メモリアレイ１１０の書き込み動作を制御するために列アドレスストローブ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ，ＣＡＳ、以下ＣＡＳと略記する）クロックＣＡＳＰを提供することに用いられる。制御回路１２０は、第１カウンタ１２１、第２カウンタ１２２、コンパレータ１２３、非同期コントローラ１２４及びクロックジェネレータ１２５を含む。例えば、擬似スタティックランダムアクセスメモリ１００は、入出力回路、データラッチなどの周辺回路を更に含む。第１カウンタ１２１は、外部クロックに基づいて擬似スタティックランダムアクセスメモリ１００に書き込まれたデータのラッチ回数をカウントすることに用いられ、それによって第１カウント値Ｎ＿ＤＩＮを生成する。第１カウンタ１２１は、外部クロックＣＬＫに基づいてデータラッチのデータラッチ回数をカウントし、それにより、第１カウント値Ｎ＿ＤＩＮを生成することができる。データラッチがデータをラッチすると、第１カウンタ１２１は、入力表示信号ＥＮ＿ＤＩＮに基づいて第１カウント値Ｎ＿ＤＩＮを増加させ、ここで、入力表示信号ＥＮ＿ＤＩＮは、データが入力されたことを示すためのステータス信号である。第２カウンタ１２２は、非同期ＣＡＳクロックＣＡＳＰ＿Ａに基づいて擬似スタティックランダムアクセスメモリ１００に書き込まれたデータの書き込み回数をカウントし、第２カウント値Ｎ＿ＤＷＲを生成することに用いられる。第２カウンタ１２２は、非同期ＣＡＳクロックＣＡＳＰ＿Ａに基づいてデータがメモリアレイ１１０に書き込まれる回数をカウントし、それによって第２カウント値Ｎ＿ＤＷＲを生成することができる。データがメモリアレイ１１０に書き込まれると、第２カウンタ１２２は、書き込み表示信号ＥＮ＿ＷＲに基づいて第２カウント値Ｎ＿ＤＷＲを増加させ、ここで、書き込み表示信号ＥＮ＿ＷＲは、書き込み動作を実行することを示すステータス信号である。非同期ＣＡＳクロックＣＡＳＰ＿Ａの初期周期は、外部クロックＣＬＫの周期よりも小さい。即ち、書き込み動作では、データがメモリアレイ10に書き込まれる速度は、データのラッチ速度よりも速い。従って、第２カウント値Ｎ＿ＤＷＲの増加速度は、第１カウント値Ｎ＿ＤＩＮの増加速度よりも速い。
コンパレータ１２３は第１カウンタ１２１及び第２カウンタ１２２に結合される。コンパレータ１２３は、第１カウント値Ｎ＿ＤＩＮと第２カウント値Ｎ＿ＤＷＲとを比較して、第１カウント値Ｎ＿ＤＩＮが第２カウント値Ｎ＿ＤＷＲと等しいか否かを判定する。コンパレータ１２３が、第１カウント値Ｎ＿ＤＩＮが第２カウント値Ｎ＿ＤＷＲと等しいと判定する場合、第１論理レベルのモード信号ＡＳＹＮＣが提供される。一方、コンパレータ１２３が、第１カウント値Ｎ＿ＤＩＮと第２カウント値Ｎ＿ＤＷＲとが等しくないと判定する場合、第２論理レベルのモード信号ＡＳＹＮＣが提供される。
非同期コントローラ１２４は、コンパレータ１２３及び第２カウンタ１２２に結合している。非同期コントローラ１２４は、書き込み動作時に第１論理レベルのモード信号ＡＳＹＮＣ及びＣＡＳクロックＣＡＳＰを受信し、非同期モードにおいて、ＣＡＳクロックＣＡＳＰに基づいて非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供することに用いられる。非同期コントローラ１２４が最初に第１論理レベルのモード信号ＡＳＹＮＣを受信する時、書き込み動作を非同期モードから同期モードに移行させ、それにより、非同期ＣＡＳクロックＣＡＳＰ＿Ａの周期を外部クロックの周期に調整する。クロックジェネレータ１２５は、非同期コントローラ１２４に結合している。クロックジェネレータ１２５は、非同期ＣＡＳクロックＣＡＳＰ＿Ａに基づいてＣＡＳクロックＣＡＳＰを提供することに用いられる。
具体的には、図１及び図２を同時に参照し、図２は、第１実施例に係る書き込み動作のタイミングチャートである。本実施例では、時間ｔ１において、データＤＱが入力され始める。また、データＤＱが入力されたことを示す入力表示信号ＥＮ＿ＤＩＮは、論理レベルローから論理レベルハイに遷移する。時間ｔ２において、最初のデータＤ００がラッチされ始め、第１カウンタ１２１が外部クロックＣＬＫに基づいてデータＤＱがラッチされた回数のカウントを開始し、「０」の第１カウント値Ｎ＿ＤＩＮを生成する。この時、第２カウント値Ｎ＿ＤＷＲは未だ生成されていないので、第１カウント値Ｎ＿ＤＩＮと第２カウント値Ｎ＿ＤＷＲとは異なる。従って、コンパレータ１２３は、時間ｔ２において、第２論理レベル（即ち、論理レベルハイ）のモード信号を提供し始める。次に、時間ｔ３において、書き込み動作が開始される。書き込み動作を実行することを示す書き込み表示信号ＥＮ＿ＷＲは、論理レベルローから論理レベルハイに遷移する。時間ｔ３において、非同期コントローラ１２４が書き込み動作に移行する時、非同期ＣＡＳクロックＣＡＳＰ＿Ａの提供を開始する。非同期ＣＡＳクロックＣＡＳＰ＿Ａの初期周期は外部クロックＣＬＫの周期よりも小さいので、制御回路１２０は非同期動作モードに移行する。第２カウンタ１２２は、非同期ＣＡＳクロックＣＡＳＰ＿Ａに基づいて、擬似スタティックランダムアクセスメモリ１００のデータへの書き込み回数のカウントを開始し、「０」の第２カウント値Ｎ＿ＤＷＲを生成する。更に、クロックジェネレータ１２５は、非同期ＣＡＳクロックＣＡＳＰ＿Ａに基づいてＣＡＳクロックＣＡＳＰを提供する。次に、第１カウンタ１２１及び第２カウンタ１２２は、カウントを持続する。第２カウント値Ｎ＿ＤＷＲの増加速度は、第１カウント値Ｎ＿ＤＩＮの増加速度よりも速い。従って、時間ｔ４では、第２カウント値Ｎ＿ＤＷＲは、第１カウント値Ｎ＿ＤＩＮに等しい（Ｎ＿ＤＷＲ＝Ｎ＿ＤＩＮ＝８）。これは時間ｔ４で、以前にラッチされたデータＤ００〜Ｄ０８がすべて書き込まれることを意味する。コンパレータ１２３は、第１論理レベル（即ち、論理レベルロー）のモード信号ＡＳＹＮＣを提供する。注意すべきこととして、これは、非同期コントローラ１２４が書き込み動作（書き込み表示信号ＥＮ＿ＷＲが論理レベルハイである）において、第１論理レベルのモード信号ＡＳＹＮＣを最初に受け取った時、書き込み動作を非同期モードから同期モードに移行させるということである。非同期コントローラ１２４は、第１論理レベルのモード信号ＡＳＹＮＣに基づいて非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供しない。その後、第１カウント値Ｎ＿ＤＩＮが９に等しく、第２カウント値Ｎ＿ＤＷＲが８に等しくなる時、モード信号ＡＳＹＮＣは、第１論理レベルから第２論理レベルに遷移される。この時、非同期コントローラ１２４は、非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供する。このように、非同期ＣＡＳクロックＣＡＳＰ＿Ａの周期が外部クロックＣＬＫの周期に徐々に調整され、それにより、非同期ＣＡＳクロックＣＡＳＰ＿Ａが外部クロックＣＬＫと同期する効果を達成する。時間ｔ４以後、データＤ０９〜Ｄ１３のラッチ及び書き込みは、擬似スタティックランダムアクセスメモリがスタンバイ状態になるまで同期される。
述べておくべきこととして、制御回路１２０は、ＣＡＳクロックＣＡＳＰを提供するために、非同期モードにおいて、ＣＡＳクロックＣＡＳＰに基づいて非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供する。最初に第１カウント値Ｎ＿ＤＩＮが第２カウント値Ｎ＿ＤＷＲに等しくなる時、制御回路１２０は、書き込み動作を非同期モードから同期モードに移行させ、非同期ＣＡＳクロックＣＡＳＰ＿Ａの周期を外部クロックの周期に調整し、ＣＡＳクロックを提供する。このように、本発明は、書き込み動作において、複数の制御経路を介して書き込み動作の同期モードと非同期モードを実行する必要をなくすことができる。
次に、非同期コントローラの実施の細節を説明する。図１及び図３を同時に参照し、図３は、第１実施例に係る非同期コントローラ回路の回路概略図である。本実施例では、非同期コントローラ１２４は、タイミング調整部１２４２及び非同期判定部１２４４を含む。タイミング調整器１２４２は、クロックジェネレータ１２５に結合される。タイミング調整器１２４２は、ＣＡＳクロックＣＡＳＰを受信し、ＣＡＳクロックＣＡＳＰに基づいて非同期ＣＡＳクロックＣＡＳＰ＿Ａの論理レベルローの時間長を調整することに用いられる。非同期判定器１２４４はタイミング調整器１２４２及びクロックジェネレータ１２５に結合される。非同期決定器１２４４は、第２論理レベルのモード信号ＡＳＹＮＣ及び書き込み動作に移行することに対応した書き込み表示信号ＥＮ＿ＷＲを受信する時、非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供することに用いられる。
本実施例では、タイミング調整器１２４２は、インバータＮ０１、Ｎ０２、遅延器Ｄ１、及びＮＡＮＤゲートＮＡＮＤ１を含む。インバータＮ０１の入力はクロックジェネレータ１２５に結合されてＣＡＳクロックＣＡＳＰを受信する。遅延器Ｄ１の入力端は、出力端／インバータＮ０１に結合される。ＮＡＮＤゲートＮＡＮＤ１の第１入力端は、インバータＮ０１の出力端に結合され、ＮＡＮＤゲートＮＡＮＤ１の第２入力端は遅延装置Ｄ１の出力端に結合される。インバータＮ０２の入力端は、ＮＡＮＤゲートＮＡＮＤ１の出力端に結合され、インバータＮ０２の出力端は、非同期判定器１２４４に結合される。インバータＮ０２の出力端は、非同期のＣＡＳクロックＣＡＳＰ＿Ａを出力することに用いられる。本実施例では、タイミング調整器１２４２は、遅延器Ｄ１の時間遅延設定によって、非同期ＣＡＳクロックＣＡＳＰ＿Ａの論理レベルローの時間長を決定することができる。
非同期判定部１２４４は、ＮＡＮＤゲートＮＡＮＤ２及びインバータＮ０３を含む。ＮＡＮＤゲートＮＡＮＤ２の第１入力端は、タイミング調整器１２４２のインバータＮ０２に結合される。ＮＡＮＤゲートＮＡＮＤ１の第２入力端は、モード信号ＡＳＹＮＣを受信することに用いられる。ＮＡＮＤゲートＮＡＮＤ１の第３入力端は、書き込み表示信号ＥＮ＿ＷＲを受信することに用いられる。インバータＮ０３の入力端は、ＮＡＮＤゲートＮＡＮＤ２の出力端に結合される。インバータＮ０３の出力端は、非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供することに用いられる。非同期決定器１２４４は、論理レベルハイの書き込み表示信号ＥＮ＿ＷＲ及び論理レベルハイのモード信号ＡＳＹＮＣを受信する時、非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供する。
次に、クロックジェネレータの実施細節を説明する。図１、図３及び図４を同時に参照し、図４は、第１実施例によるクロックジェネレータの回路概略図である。本実施例では、クロックジェネレータ１２５は、インバータＮ０４、Ｎ０５、フリップフロップ１２５２及びタイミング調整器１２５４、１２５６を含む。インバータＮ０４の入力は、非同期コントローラ１２４に結合され、非同期ＣＡＳクロックＣＡＳＰ＿Ａを受信する。フリップフロップ１２５２のセット入力端/Ｓは、インバータＮ０４の出力端に結合される。タイミング調整器１２５４の入力端は、フリップフロップ１２５２の出力端Ｑに結合される。インバータＮ０５の入力端は、タイミング調整器１２５４の出力端に結合される。インバータＮ０５の出力端は、ＣＡＳクロックＣＡＳＰを提供することに用いられる。タイミング調整器１２５６の入力端は、タイミング調整器１２５４の出力端に結合される。タイミング調整器１２５６の出力端は、フリップフロップ１２５２のリセット入力端/Ｒに結合される。タイミング調整部１２５６は、ＣＡＳクロックＣＡＳＰに基づいてフリップフロップ１２５２のリセットタイミングを調整することができる。本実施例のフリップフロップ１２５２は、例えば、複数のＮＡＮＤからなるセットリセット（ｓｅｔ−ｒｅｓｅｔ，ＳＲ）ラッチであることができるが、本発明はこれに限定するものではない。
更に、タイミング調整部１２５４は、遅延器Ｄ２、インバータＮ０６及びＮＡＮＤゲートＮＡＮＤ２を含む。遅延器Ｄ２の入力端は、フリップフロップ１２５２の出力端Ｑに結合される。インバータＮ０６の入力端は、出力端の遅延器Ｄ２に結合される。ＮＡＮＤゲートＮＡＮＤ２の第１入力端は、フリップフロップ１２５２の出力端Ｑに結合される。ＮＡＮＤゲートＮＡＮＤ２の第２入力端は、インバータＮ０６の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ２の出力端は、インバータＮ０５の入力に結合される。
本実施例では、非同期コントローラ１２４とクロックジェネレータ１２５の協調動作の下では、タイミング調整器１２５４は、遅延器Ｄ２の時間遅延設定によって、非同期ＣＡＳクロックＣＡＳＰ＿Ａの論理レベルハイ（即ち、パルス幅）の時間長を決定することができる。更に、非同期タイミング調整器１２４２では、遅延器Ｄ１の時間遅延設定も、間接的にＣＡＳクロックＣＡＳＰの論理レベルローの時間長を決定する。
タイミング調整器１２５６は、遅延器Ｄ３、インバータＮ０７及びＮＡＮＤゲートＮＡＮＤ３を含む。遅延器Ｄ３の入力端は、タイミング調整器１２５４の出力端に結合される。インバータＮ０７の入力端は、出力端の遅延器Ｄ３に結合される。ＮＡＮＤゲートＮＡＮＤ３の第１入力端は、タイミング調整器１２５４の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ３の第２入力端は、インバータＮ０７の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ３の出力端は、フリップフロップ１２５２のリセット入力端/Ｒに結合される。本実施例では、タイミング調整器１２５６は、ＣＡＳクロックＣＡＳＰの立ち下がりエッジにおける時間リセットフリップフロップ１２５２と見なされることができる。
ＣＡＳクロックＣＡＳＰの論理レベルローの時間長は、擬似スタティックランダムアクセスメモリのデータバス（ｄａｔａ ｂｕｓ）に対してプリチャージを実行する時間長に関連し得る。従って、適切なプリチャージの時間長は、非同期コントローラ１２４内部の遅延器Ｄ１の時間遅延設定によって決定することができる。ＣＡＳクロックＣＡＳＰの論理レベルハイの時間長は、メモリセルからのデータ読み出し／メモリセルへの書き込み動作に必要な時間長に関連し得る。従って、適切な読み出し/書き込み時間は、クロックジェネレータ１２５内部の遅延器Ｄ２の時間遅延設定によって決定することができる。
図１及び図５を同時に参照し、図５は、第１実施例による制御方法のフローチャートである。本実施例では、制御回路１２０は、ステップＳ５１０において、外部クロックＣＬＫに基づいて擬似スタティックランダムアクセスメモリ１００に書き込まれたデータのラッチ回数をカウントし、第１カウント値Ｎ＿ＤＩＮを生成する。ステップＳ５２０において、第１カウント値Ｎ＿ＤＩＮを生成した後、制御回路１２０は、非同期モードでＣＡＳクロックＣＡＳＰに基づいて非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供する。ステップＳ５３０において、制御回路１２０は、非同期ＣＡＳクロックＣＡＳＰ＿Ａに基づいて擬似スタティックランダムアクセスメモリに書き込まれたデータの書き込み回数をカウントし、第２カウント値Ｎ＿ＤＷＲを生成する。制御回路１２０は、ステップＳ５４０において第１カウント値Ｎ＿ＤＩＮと第２カウント値Ｎ＿ＤＷＲとを比較する。ステップＳ５４０において、第１カウント値Ｎ＿ＤＩＮが第２カウント値Ｎ＿ＤＷＲと等しいか否かを判定する。制御回路１２０が、第１カウント値Ｎ＿ＤＩＮが第２カウント値Ｎ＿ＤＷＲと等しくないと判定した場合、制御回路１２０は、非同期モードを維持し、ステップＳ５５０に移行する。ステップＳ５５０において、制御回路１２０は、非同期ＣＡＳクロックＣＡＳＰ＿Ａに基づいてＣＡＳクロックＣＡＳＰを提供する。ステップＳ５４０において、制御回路１２０が、第１カウント値Ｎ＿ＤＩＮが第２カウント値Ｎ＿ＤＷＲと等しいと判定する場合、ステップＳ５６０に移行し、第１論理レベルのモード信号ＡＳＹＮＣを提供し、ステップＳ５７０に移行する。ステップＳ５７０では、制御回路１２０は、最初に提供された第１論理レベルのモード信号ＡＳＹＮＣに基づいて非同期モードから同期モードに移行し、非同期ＣＡＳクロックＣＡＳＰ＿Ａの周期を外部クロックの周期に調整し、ステップＳ５５０に移行する。ステップＳ５１０〜Ｓ５７０の実施の細節は、前述の実施例で詳細に説明しているので、ここでは再度記載しない。
図６を参照し、図６は、本発明の第２実施例による制御回路の回路概略図である。本実施例では、制御回路６２０は、擬似スタティックランダムアクセスメモリのメモリアレイ（図示せず）の書き込み動作を制御するためにＣＡＳクロックＣＡＳＰを提供することに用いられる。制御回路６２０は、第１カウンタ６２１、第２カウンタ６２２、コンパレータ６２３、非同期コントローラ６２４、クロックジェネレータ６２５、同期書き込みインジケータ６２６及び同期コントローラ６２７を含む。第１カウンタ６２１、第２カウンタ６２２、コンパレータ６２３及び非同期コントローラ６２４の間の協調動作の実施の細節は、第１実施例で十分に教示されているので、ここでは再度記載しない。本実施例では、同期書き込みインジケータ６２６は、擬似スタティックランダムアクセスメモリが書き込み動作を実行する第１初期時間が擬似スタティックランダムアクセスメモリに書き込まれたデータをラッチする第２初期時間よりも早いか否かを判定することに用いられる。同期書き込みインジケータ６２６が、第１初期時間が第２初期時間よりも早いと判定する場合、同期書き込み表示信号ＳＹＮＣＷＲを提供する。一方、同期書き込みインジケータ６２６が、第１初期時間が第２初期時間よりも遅い又は等しいと判定する場合、同期書き込み表示信号ＳＹＮＣＷＲを提供しない。同期コントローラ６２７は、同期書き込みインジケータ６２６及びクロックジェネレータ６２５に結合され、同期コントローラ６２７は、同期書き込み表示信号ＳＹＮＣＷＲに基づいて有効にされ、外部クロックＣＬＫに基づいて同期ＣＡＳクロックＣＡＳＰ＿Ｓを提供することに用いられる。クロックジェネレータ６２５が同期ＣＡＳクロックＣＡＳＰ＿Ｓを受信する時、同期ＣＡＳクロックＣＡＳＰ＿Ｓに基づいてＣＡＳクロックＣＡＳＰを提供する。
具体的には、図６と図７を同時に参照する。図７は、第２実施例に係る書き込み動作のタイミング図である。本実施例では、第１初期時間は、書き込み動作を行うことを示すための書き込み表示信号ＥＮ＿ＷＲが最初に論理レベルローから論理レベルハイに遷移する時間ｔｉ１である。第２初期時間は、データＤＱが入力されたことを示すための入力表示信号ＥＮ＿ＤＩＮが最初に論理レベルローから論理レベルハイに遷移する時間ｔｉ２である。同期書き込みコントローラ６２６が、第１初期時間（時間ｔｉ１）が第２初期時間（時間ｔｉ２）よりも早いと判定する場合、同期書き込み表示信号ＳＹＮＣＷＲを提供する。本実施例では、同期書き込みインジケータ６２６は、更に第１カウンタ６２１及び第２カウンタ６２２に結合される。時間ｔｉ１が時間ｔｉ２よりも早い場合、第１カウンタ６２１は、同期書き込み表示信号ＳＹＮＣＷＲに基づいて無効にされて第１カウント値Ｎ＿ＤＩＮの提供を停止し、第２カウンタ６２２は、同期書き込み表示信号ＳＹＮＣＷＲに基づいて無効にされて第２カウント値Ｎ＿ＤＷＲの提供を停止し、従って、コンパレータ６２３は、第２論理レベルのモード信号ＡＳＹＮＣを提供しない。これは、非同期コントローラ６２４が非同期ＣＡＳクロックＣＡＳＰ＿Ａを提供することを不可能にする。また、同期コントローラ６２７は、同期書き込み表示信号ＳＹＮＣＷＲに基づいて有効にされて同期ＣＡＳクロックＣＡＳＰ＿Ｓを提供し、これにより、ＣＡＳクロックＣＡＳＰを生成する。同期ＣＡＳクロックＣＡＳＰ＿Ｓの周期は、外部クロックＣＬＫの周期に等しい。
一方、同期書き込みインジケータ６２６が、第１初期時間（時間ｔｉ１）が第２初期時間（時間ｔｉ２）よりも早いと判定する場合、同期書き込み表示信号ＳＹＮＣＷＲを提供しない。同期書き込み表示信号ＳＹＮＣＷＲが提供されない場合、第１カウンタ６２１は、第１カウント値Ｎ＿ＤＩＮを提供することができ、第２カウンタ６２２は第２カウント値Ｎ＿ＤＷＲを提供することができ、同期コントローラ６２７は無効にされる。同期書き込み表示信号ＳＹＮＣＷＲが提供されない場合の実施の細節に関しては、図１から図５の実施例において十分に教示されているので、ここでは再度記載しない。
ここで述べておくこととして、第２実施例の制御回路６２０は、更に、上述の第１初期時間及び第２初期時間に基づいてデータＤＱが書き込まれ始める時間が、データＤＱがラッチされ始める時間よりも早いか否かを判定することができる。データＤＱが書き込まれ始める時間が、データＤＱがラッチされ始める時間よりも早い場合、制御回路６２０は、同期ＣＡＳクロックＣＡＳＰ＿Ｓを提供し、同期ＣＡＳクロックＣＡＳＰ＿Ｓに基づいてＣＡＳクロックＣＡＳＰを提供する。このようにして、データＤＱがラッチされるタイミングは、データＤＱが書き込まれるタイミングと同期し、データＤＱがラッチされるタイミングが、データＤＱが書き込まれるタイミングに追いつかない状況を生じることがない。
次に、同期コントローラの実施の細節を説明する。図６及び図８を同時に参照し、図８は、第２実施例に係る同期コントローラの回路概略図である。本実施例では、同期コントローラ６２７は、ＮＡＮＤゲートＮＡＮＤ４及びインバータＮ０７を含む。ＮＡＮＤゲートＮＡＮＤ４の第１入力端は、外部クロックＣＬＫを受信することに用いられる。ＮＡＮＤゲートＮＡＮＤ４の第２入力端は、入力表示信号ＥＮ＿ＤＩＮを受信することに用いられる。ＮＡＮＤゲートＮＡＮＤ４の第２入力端は、同期書き込みインジケータ６２６によって提供された同期書き込み表示信号ＳＹＮＣＷＲを受信することに用いられる。インバータＮ０７の入力端は、ＮＡＮＤゲートＮＡＮＤ４の出力端に結合される。インバータＮ０７の出力端は、同期ＣＡＳクロックＣＡＳＰ＿Ｓをクロックジェネレータ６２５に提供することに用いられる。
次に、クロックジェネレータの実施の細節を説明する。図６と図９を同時に参照し、図９は、第２実施例に係るクロックジェネレータの回路概略図である。本実施例では、クロックジェネレータ６２５は、インバータＮ０８、Ｎ０９、フリップフロップ６２５２及びタイミング調整器６２５４、６２５６、６２５８を含む。インバータＮ０８の入力端は、非同期コントローラ６２４に結合されて非同期ＣＡＳクロックＣＡＳＰ＿Ａを受信する。フリップフロップ６２５２の第１セット入力端/Ｓ１は、インバータＮ０８の出力端に結合される。タイミング調整器６２５４の入力端は、フリップフロップ６２５２の出力端Ｑに結合される。タイミング調整器６２５４は、図４のタイミング調整器１２５４と同じであるか、又は図４のタイミング調整器１２５４に単純な変更を行ったものであり得る。インバータＮ０９の入力端は、タイミング調整器６２５４の出力端に結合される。インバータＮ０９の出力端は、ＣＡＳクロックＣＡＳＰを提供することに用いられる。タイミング調整器６２５６の入力端は、タイミング調整器６２５４の出力端に結合される。タイミング調整器６２５６の出力端は、フリップフロップ６２５２のリセット入力端/Ｒに結合される。タイミング調整器６２５６は、図４のタイミング調整器１２５４と同じであるか、又は図４のタイミング調整器１２５６に単純な変更を行ったものであり得る。タイミング調整部６２５６は、ＣＡＳクロックＣＡＳＰに基づいてフリップフロップ６２５２のリセットタイミングを調整することができる。タイミング調整器６２５８の入力端は、同期コントローラ６２７に結合されて同期ＣＡＳクロックＣＡＳＰ＿Ｓを受信する。タイミング調整器６２５８の出力端は、フリップフロップ６２５２の第２セット入力端/Ｓ２に結合される。本実施例のフリップフロップ６２５２は、例えば、複数のＮＡＮＤゲートからなるセットリセット（ＳＲ）ラッチであることができ、本発明はこれに限定するものではない。
タイミング調整器６２５８は、遅延器Ｄ４、インバータＮ１０及びＮＡＮＤゲートＮＡＮＤ５を含む。遅延器Ｄ４の入力端は、同期コントローラ６２７に結合されて同期ＣＡＳクロックＣＡＳＰ＿Ｓを受信する。インバータＮ１０の入力端は、遅延器Ｄ４の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ５の第１入力端は、同期コントローラ６２７に結合されて同期ＣＡＳクロックＣＡＳＰ＿Ｓを受信する。ＮＡＮＤゲートＮＡＮＤ２の第２入力端は、インバータＮ１０の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ２の出力端は、フリップフロップ６２５２の第２セット入力端/Ｓ２に結合される。
図６と図１０を同時に参照し、図１０は、第２実施例に係る制御方法のフローチャートである。本実施例では、制御回路は、ステップＳ１０１０において、擬似スタティックランダムアクセスメモリが書き込み動作を実行する第１初期時間と、擬似スタティックランダムアクセスメモリに書き込まれたデータをラッチする第２初期時間とを受け取る。制御回路６２０は、ステップＳ１０２０において、第１初期時間が第２初期時間よりも早いか否かを判定する。第１初期時間が第２初期時間よりも早いと判定する場合、制御回路６２０は、同期書き込み表示信号ＳＹＮＣＷＲを出力し、ステップＳ１０３０に移行する。ステップＳ１０３０において、制御回路６２０は、同期書き込み表示信号ＳＹＮＣＷＲに基づき、外部クロックに基づいて同期ＣＡＳクロックＣＡＳＰ＿Ｓを提供する。次に、ステップＳ１０４０において、同期ＣＡＳクロックＣＡＳＰ＿Ｓに基づいてＣＡＳクロックＣＡＳＰを提供する。ステップＳ１０１０〜Ｓ１０４０の実施の細節は、前述の実施例において詳細に説明しているので、ここでは再度記載しない。一方、制御回路６２０がステップＳ１０２０において第１初期時間が第２初期時間よりも遅い又は等しいと判定する場合、同期書き込み表示信号ＳＹＮＣＷＲを提供せず、図５のステップＳ５１０に移行する。制御回路６２０がステップＳ５１０に移行した後、制御回路６２０の制御方法は、図１の制御回路１２０の制御方法と同じになる（ステップＳ５１０〜Ｓ５７０）。
上記を総合し、本発明の制御回路及び制御方法は、外部クロックに基づいてデータのラッチ回数をカウントして第１カウント値を生成し、非同期ＣＡＳクロックに基づいてデータの書き込み回数をカウントして第２カウント値を生成し、第１カウント値と第２カウント値とを比較する。制御回路及び制御方法は、非同期モードでＣＡＳクロックに基づいて非同期ＣＡＳクロックを提供し、ＣＡＳクロックを提供する。第１カウント値が第１回発生する第２カウント値と等しい場合、制御回路及び制御方法は、書き込み動作を非同期モードから同期モードに変更し、非同期ＣＡＳクロックの周期を外部クロックの周期に調整し、ＣＡＳクロックを提供する。このように、本発明は、書き込み動作において、複数の制御パスを介して書き込み動作の同期モードと非同期モードとを実行するする必要がない。また、本発明の制御回路及び制御方法は、更に、データを書き込まれ始める時間がデータをラッチし始める時間よりも早いか否かを判定することができる。データが書き込まれ始める時間が、データがラッチされる時間よりも早い場合、制御回路及び制御方法は、同期ＣＡＳクロックを提供し、同期ＣＡＳクロックに基づいてＣＡＳクロックを提供する。このように、データがラッチされるタイミングとデータが書き込まれるタイミングとが同期し、データがラッチされるタイミングが、データが書き込まれるタイミングに追いつかない状況を生じることがない。
本発明は、上記のように実施例を開示したが、それは本発明を限定するためのものではなく、当業者は、本発明の精神及び範囲から逸脱することなく、いくらかの変更及び修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲が定義するものを基準とする。
本発明は、疑似スタティックランダムアクセスメモリ及び制御方法に関する。制御回路及び制御方法は、非同期モードの書き込み動作及び同期モードの書き込み動作を支援できる。
１００ 疑似スタティックランダムアクセスメモリ
１１０ メモリアレイ、
１２０、６２０ 制御回路
１２１、６２１ 第１カウンタ
１２２、６２２ 第２カウンタ
１２３、６２３ コンパレータ
１２４、６２４ 非同期コントローラ
１２４２、１２５４、１２５６、６２５４、６２５６、６２５８ タイミング調整器
１２４４ 非同期判定器
１２５、６２５ クロックジェネレータ
１２５２、６２５２ フリップフロップ
６２６ 同期書き込みインジケータ
６２７ 同期コントローラ
ＡＳＹＮＣ モード信号
ＣＡＳＰ ＣＡＳクロック
ＣＡＳＰ＿Ａ 非同期ＣＡＳクロック
ＣＡＳＰ＿Ｓ 同期ＣＡＳクロック
ＣＬＫ 外部クロック
Ｄ１、Ｄ２、Ｄ３、Ｄ４ 遅延器
ＤＱ、Ｄ００〜Ｄ１３ データ
ＥＮ＿ＤＩＮ 入力表示信号
ＥＮ＿ＷＲ 書き込み表示信号
Ｎ０１、Ｎ０２、Ｎ０３、Ｎ０４、Ｎ０５、Ｎ０６、Ｎ０７、Ｎ０８、Ｎ０９、Ｎ１０ インバータ
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４、ＮＡＮＤ５ ＮＡＮＤゲート
Ｎ＿ＤＩＮ 第１カウント値
Ｎ＿ＤＷＲ 第２カウント値
Ｑ 出力端
/Ｒ リセット入力端
/Ｓ セット入力端
/Ｓ１ 第１セット入力端
/Ｓ２ 第２セット入力端
Ｓ５１０〜Ｓ５７０ ステップ
Ｓ１０１０〜Ｓ１０４０ ステップ
ＳＹＮＣＷＲ 同期書き込み表示信号
ｔ１、ｔ２、ｔ３、ｔ４、ｔｉ１、ｔｉ２ 時間

Claims (18)

  1. 疑似スタティックランダムアクセスメモリに適用される制御回路であって、前記制御回路は、
    外部クロックに基づいて擬似スタティックランダムアクセスメモリに書き込まれたデータのラッチ回数をカウントして第１カウント値を生成することに用いられる第１カウンタと、
    非同期ＣＡＳクロックに基づいて前記擬似スタティックランダムアクセスメモリに書き込まれたデータの書き込み回数をカウントして第２カウント値を生成することに用いられ、前記非同期ＣＡＳクロックの初期周期が前記外部クロックの周期よりも小さい第２カウンタと、
    前記第１カウンタ及び前記第２カウンタに結合され、前記第１カウント値と前記第２カウント値とを比較し、前記第１カウント値が前記第２カウント値に等しい時、第１論理レベルのモード信号を提供するコンパレータと、
    前記コンパレータ及び前記第２カウンタに結合され、書き込み動作において前記モード信号及びＣＡＳクロックを受信し、非同期モードにおいてＣＡＳクロックに基づいて前記非同期ＣＡＳクロックを提供することに用いられ、最初に前記第１論理レベルの前記モード信号を受信する時、前記書き込み動作は、前記非同期モードから同期モードに移行して非同期ＣＡＳクロックの周期を前記外部クロックの周期に調整する非同期コントローラと、
    前記非同期コントローラに結合され、前記非同期ＣＡＳクロックに基づいて前記ＣＡＳクロックを提供することに用いられるクロックジェネレータと、
    を含む制御回路。
  2. 前記第１カウント値が前記第２カウント値と等しくない時、前記コンパレータは、第２論理レベルの前記モード信号を提供し、前記第２論理レベルは、第１論理レベルと異なる請求項１に記載の制御回路。
  3. 前記第２論理レベルの前記モード信号が提供される時、前記非同期コントローラは、前記書き込み動作に移行する時に前記非同期ＣＡＳクロックを提供し始める請求項２に記載の制御回路。
  4. 前記非同期コントローラが、
    前記クロックジェネレータに結合され、前記ＣＡＳクロックを受信し、前記ＣＡＳクロックに基づいて非同期ＣＡＳクロックの論理レベルローの時間長を調整することに用いられる第１タイミング調整器と、
    前記第１タイミング調整器及び前記クロックジェネレータに結合され、前記第２論理レベルの前記モード信号及び前記書き込み動作に移行することに対応した書き込みイネーブル信号を受信する時、前記非同期ＣＡＳクロックを提供することに用いられる非同期判定器と、
    を含む請求項１〜３のいずれか一項に記載の制御回路。
  5. 前記第１タイミング調整器は、
    入力端が前記クロックジェネレータに結合されてＣＡＳクロックを受信する第１インバータと、
    入力端が前記第１インバータの出力端に結合される遅延器と、
    第１入力端が前記第１インバータの出力端に結合され、第２入力端が前記遅延器の出力端に結合されるＮＡＮＤゲートと、
    入力端が前記ＮＡＮＤゲートの出力端に結合され、出力端が前記非同期判定器に結合される第２インバータと、
    を含む請求項４に記載の制御回路。
  6. 前記クロックジェネレータが、
    入力端が前記非同期行コントローラに結合されて前記非同期ＣＡＳクロックを受信する第１インバータと、
    セット入力端が前記第１インバータの出力端に結合されるフリップフロップと、
    入力端が前記フリップフロップの出力端に結合され、前記非同期行ＣＡＳクロックに基づいて前記ＣＡＳクロックの論理レベルハイの時間長を調整することに用いられる第１タイミング調整器と、
    入力端が前記第１タイミング調整器の出力端に結合され、出力端がＣＡＳクロックを提供することに用いられる第２インバータと、
    入力端が前記第１タイミング調整器の出力端に結合され、出力端が前記フリップフロップのリセット入力端に結合され、前記非同期ＣＡＳクロックに基づいて前記フリップフロップのリセットのタイミングを調整することに用いられる第２タイミング調整器と、
    を含む請求項１〜３のいずれか一項に記載の制御回路。
  7. 更に、
    前記擬似スタティックランダムアクセスメモリが書き込み動作を実行する第１初期時間が、前記擬似スタティックランダムアクセスメモリに書き込まれたデータをラッチする第２初期時間よりも早いか否かを判定し、
    前記第１初期時間が前記第２初期時間よりも早いと判定する時、書き込み表示信号を提供することに用いられる同期書き込みインジケータと、
    前記同期書き込みインジケータ及び前記クロックジェネレータに結合され、前記同期書き込み表示信号に基づき、前記外部クロックに基づいて同期ＣＡＳクロックを提供することに用いられる同期コントローラと、
    を含む請求項１に記載の制御回路。
  8. 前記第１カウンタは、前記同期書き込み表示信号に基づいて無効にされて前記第１カウント値の提供を停止し、前記第２カウンタは、前記同期書き込み表示信号に基づいて無効にされて前記第２カウント値の提供を停止し、前記コンパレータに前記第１論理レベルの前記モード信号を提供させる請求項７に記載の制御回路。
  9. 前記クロックジェネレータは、前記同期書き込み表示信号が提供される時、前記同期ＣＡＳクロックに基づいて前記ＣＡＳクロックを提供することに用いられる請求項７に記載の制御回路。
  10. 前記クロックジェネレータは、
    入力端が前記非同期コントローラに結合されて前記非同期ＣＡＳクロックを受信する第１インバータと、
    第１セット入力端が前記第１インバータの出力端に結合されるフリップフロップと、
    入力端が前記フリップフロップの出力端に結合される第１タイミング調整器と、
    入力端が前記第１タイミング調整器の出力端に結合され、出力端が前記ＣＡＳクロックを提供することに用いられる第２インバータと、
    入力端が前記第１タイミング調整器の出力端に結合され、出力端が前記フリップフロップのリセット入力端に結合され、前記非同期ＣＡＳクロックに基づいて前記フリップフロップのリセットのタイミングを調整することに用いられる第２タイミング調整器と、
    入力端が前記同期コントローラに結合されて前記同期ＣＡＳクロックを受信し、出力端が前記フリップフロップの第２セット入力端に結合される第３タイミング調整器と、
    を含む請求項７に記載の制御回路。
  11. 以下のステップを含む擬似スタティックランダムアクセスメモリに適用される制御方法。
    外部クロックに基づいて前記擬似スタティックランダムアクセスメモリに書き込まれたデータのラッチ回数をカウントして第１カウント値を生成するステップと、
    非同期モードで前記ＣＡＳクロックに基づいて前記非同期ＣＡＳクロックを提供するステップと、
    非同期ＣＡＳクロックに基づいて前記擬似スタティックランダムアクセスメモリに書き込まれたデータの書き込み回数をカウントして第２カウント値を生成し、非同期ＣＡＳクロックの初期周期は、前記外部クロックの周期よりも小さいものであるステップと、
    前記第１カウント値と前記第２カウント値とを比較し、前記第１カウント値が前記第２カウント値に等しい時、第１論理レベルのモード信号を提供するステップと、
    最初に提供された前記第１論理レベルのモード信号に基づいて前記書き込み動作を前記非同期モードから前記同期モードに移行し、前記非同期ＣＡＳクロックの周期を前記外部クロックの周期に調整するステップと、
    前記非同期ＣＡＳクロックに基づき、前記ＣＡＳクロックを提供するステップ。
  12. 前記第１カウント値と前記ステップの第２カウント値とを比較するステップは、
    前記第１カウント値が前記第２カウント値と等しくない時、第２論理レベルの前記モード信号を提供することを含み、
    前記第２論理レベルは、第１論理レベルと異なる請求項１１に記載の制御方法。
  13. 前記第２論理レベルの前記モード信号が提供される時、前記書き込み動作に移行する時に前記非同期ＣＡＳクロックを提供し始めるステップを更に含む請求項１２に記載の制御方法。
  14. 前記非同期モードが前記ＣＡＳクロックに基づいて前記非同期ＣＡＳクロックを提供するステップは、
    前記ＣＡＳクロックを受信し、前記ＣＡＳクロックに基づいて前記非同期ＣＡＳクロックの論理レベルローの時間長を調整することと、
    前記第２論理レベルの前記モード信号及び前記書き込み動作に移行することに対応した書き込みイネーブル信号を受信する時、前記非同期ＣＡＳクロックを提供することと、
    を含む請求項１１〜１３のいずれか一項に記載の制御方法。
  15. 前記非同期ＣＡＳクロックに基づいて前記ＣＡＳクロックを提供するステップは、
    前記非同期ＣＡＳクロックに基づいて前記ＣＡＳクロックの論理レベルハイの時間長を調整することを含む請求項１１〜１３のいずれか一項に記載の制御方法。
  16. 前記疑似スタティックランダムアクセスメモリが前記書き込み動作を実行する第１初期時間が、前記疑似スタティックランダムアクセスメモリに書き込まれたデータをラッチする第２初期時間よりも早いか否かを判定するステップと、
    前記第１初期時間が前記第２初期時間よりも早いと判定する時、同期書き込み表示信号を提供するステップと、
    前記同期書き込み表示信号に基づき、前記外部クロックに基づいて同期ＣＡＳクロックを提供するステップと、
    更に含む請求項１１に記載の制御方法。
  17. 前記同期書き込み表示信号に基づいて前記第１カウント値の提供を停止し、前記同期書き込み表示信号に基づいて前記第２カウント値の提供を停止し、前記第１論理レベルの前記モード信号を提供するステップを更に含む請求項１６に記載の制御方法。
  18. 前記同期書き込み表示信号が提供される時、前記同期ＣＡＳクロックに基づいて前記ＣＡＳクロックを提供するステップを更に含む請求項１６に記載の制御方法。
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