KR102482443B1 - 공급 전압을 가변하는 전자 장치 및 그것의 공급 전압 변경 방법 - Google Patents
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Abstract
본 발명에 따른 전자 장치는 메모리 장치 및 전력 관리 장치를 포함할 수 있다. 메모리 장치는 제어 명령에 따라, 제 1 전압 또는 제 2 전압을 내부 회로에 제공하는 파워 스위치를 포함할 수 있다. 전력 관리 장치는 제 1 전압, 제 2 전압, 그리고 제어 명령을 생성하고, 제 1 전압, 제 2 전압, 그리고 제어 명령을 메모리 장치에 제공할 수 있다. 제 1 전압의 레벨이 변화하는 동안에는 파워 스위치가 내부 회로에 제 2 전압을 제공하도록, 제 1 전압 레벨의 변화가 완료된 후에 파워 스위치가 내부 회로에 제 1 전압을 제공하도록 제어 명령이 제공될 수 있다.
Description
본 발명은 전자 장치에 관한 것으로, 좀 더 상세하게는 공급 전압을 가변하는 전자 장치 및 그것의 공급 전압 변경 방법에 관한 것이다.
최근의 모바일 트랜드에 따라 반도체 집적 회로를 포함하는 전자 장치는 고집적, 고성능 및 저전력화를 추구하고 있다. 반도체 집적 회로의 저전력화는 다양한 방식으로 구현될 수 있지만, 집적 회로의 구동 전압을 낮추는 방법이 대표적이다. 최근 시스템 온 칩(SoC)의 로직 회로 또는 인터페이스 회로의 전원 전압은 약 1.0V 이하로 낮아지고 있는 추세이다.
이러한 전자 장치의 저전력화를 위한 다른 방식으로 DVFS(Dynamic Voltage Frequency Scaling) 기술이 있다. DVFS는 집적 회로의 워크로드(Workload)에 따라 반도체 집적 회로의 동작 속도 및 구동 전압을 변경하여 전력 소모를 줄이는 기술이다. DVFS 동작에 의해, 반도체 집적 회로는 로직 회로 및 인터페이스 회로의 구동 전압을 변경할 수 있다.
다만, DVFS 동작에 따라 구동 전압이 변경되는 경우, 로직 회로 및 인터페이스 회로의 동작 특성이 보장될 수 없다. 또한, 이러한 구동 전압의 전압 레벨이 변경되고 안정화되기 까지는 마이크로(micro) 단위의 시간이 소요된다.
이러한 전자 장치의 저전력화를 위한 다른 방식으로 DVFS(Dynamic Voltage Frequency Scaling) 기술이 있다. DVFS는 집적 회로의 워크로드(Workload)에 따라 반도체 집적 회로의 동작 속도 및 구동 전압을 변경하여 전력 소모를 줄이는 기술이다. DVFS 동작에 의해, 반도체 집적 회로는 로직 회로 및 인터페이스 회로의 구동 전압을 변경할 수 있다.
다만, DVFS 동작에 따라 구동 전압이 변경되는 경우, 로직 회로 및 인터페이스 회로의 동작 특성이 보장될 수 없다. 또한, 이러한 구동 전압의 전압 레벨이 변경되고 안정화되기 까지는 마이크로(micro) 단위의 시간이 소요된다.
본 발명은 위에서 설명한 기술적 과제를 해결하기 위한 것으로, 본 발명은 안정화가 완료된 공급 전압으로 스위칭을 통해 가변하는 전자 장치 및 그것의 공급 전압 변경 방법을 제공할 수 있다.
본 발명에 따른 전자 장치는 메모리 장치 및 전력 관리 장치를 포함할 수 있다. 메모리 장치는 제어 명령에 따라, 제 1 전압 또는 제 2 전압을 내부 회로에 제공하는 파워 스위치를 포함할 수 있다. 전력 관리 장치는 제 1 전압, 제 2 전압, 그리고 제어 명령을 생성하고, 제 1 전압, 제 2 전압, 그리고 제어 명령을 메모리 장치에 제공할 수 있다. 제 1 전압의 레벨이 변화하는 동안에는 파워 스위치가 내부 회로에 제 2 전압을 제공하도록, 제 1 전압 레벨의 변화가 완료된 후에 파워 스위치가 내부 회로에 제 1 전압을 제공하도록 제어 명령이 제공될 수 있다.
본 발명에 따른 제 1 전압 및 제 2 전압을 생성하는 전력 관리 장치 및 제 1 전압 및 제 2 전압을 제공받는 메모리 장치를 포함하는 전자 장치의 메모리 장치의 공급 전압 변경 방법은 메모리 장치의 내부 회로에 제 1 전압을 제공하는 단계, 전력 관리 장치에 의해, 제 2 전압의 레벨을 변경하는 단계, 그리고 제 2 전압의 레벨의 변경이 완료된 후에, 전력 관리 장치의 제어 명령에 따라 내부 회로에 공급되는 전압을 제 1 전압에서 제 2 전압으로 스위칭하는 단계를 포함할 수 있다.
본 발명에 따른 제 1 전압 및 제 2 전압을 생성하는 전력 관리 장치 및 제 1 전압 및 제 2 전압을 제공받는 메모리 장치를 포함하는 전자 장치의 메모리 장치의 공급 전압 변경 방법은 메모리 장치의 내부 회로에 제 1 전압을 제공하는 단계, 전력 관리 장치에 의해, 제 2 전압의 레벨을 변경하는 단계, 그리고 제 2 전압의 레벨의 변경이 완료된 후에, 전력 관리 장치의 제어 명령에 따라 내부 회로에 공급되는 전압을 제 1 전압에서 제 2 전압으로 스위칭하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 공급 전압을 가변하는 전자 장치는 안정화된 공급전압으로 스위칭하기 위한 파워 스위치 및 이에 대한 제어 명령을 저장하는 모드 레지스터를 포함할 수 있다. 본 발명의 실시 예에 따른 전자 장치 및 공급 전압 변경 방법은 공급 전압의 전압 레벨이 변경되는 중에도 항상 안정적인 전압을 공급할 수 있다. 이에, 전자 장치의 동작 특성 관리가 용이해진다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 전자 시스템을 보여주는 그림이다.
도 2는 본 발명의 실시 예에 따른 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 도 1의 전자 시스템의 동작을 보여주는 순서도이다.
도 4는 본 발명의 실시 예에 따른 도 2의 메모리 장치의 동작에 따른 내부 전압의 변화를 보여주는 타이밍도이다.
도 5는 도 2에 도시된 파워 스위치를 예시적으로 보여주는 블록도이다.
도 6은 도 2에 도시된 모드 레지스터를 예시적으로 보여주는 블록도이다.
도 7은 도 2의 메모리 장치가 공급 전압을 스위칭하기 위해 제어 명령을 수신하는 과정을 예시적으로 보여주는 타이밍 도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 전자 시스템을 보여주는 그림이다.
도 9는 본 발명의 다른 실시 예에 따른 도 8의 전자 시스템의 동작을 보여주는 순서도이다.
도 10은 본 발명의 다른 실시 예에 따른 도 8의 메모리 장치의 동작에 따른 내부 공급 전압의 변화를 보여주는 타이밍도이다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 메모리 모듈을 보여주는 그림이다.
도 2는 본 발명의 실시 예에 따른 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 도 1의 전자 시스템의 동작을 보여주는 순서도이다.
도 4는 본 발명의 실시 예에 따른 도 2의 메모리 장치의 동작에 따른 내부 전압의 변화를 보여주는 타이밍도이다.
도 5는 도 2에 도시된 파워 스위치를 예시적으로 보여주는 블록도이다.
도 6은 도 2에 도시된 모드 레지스터를 예시적으로 보여주는 블록도이다.
도 7은 도 2의 메모리 장치가 공급 전압을 스위칭하기 위해 제어 명령을 수신하는 과정을 예시적으로 보여주는 타이밍 도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 전자 시스템을 보여주는 그림이다.
도 9는 본 발명의 다른 실시 예에 따른 도 8의 전자 시스템의 동작을 보여주는 순서도이다.
도 10은 본 발명의 다른 실시 예에 따른 도 8의 메모리 장치의 동작에 따른 내부 공급 전압의 변화를 보여주는 타이밍도이다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 메모리 모듈을 보여주는 그림이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 전자 시스템을 보여주는 그림이다. 도 1을 참조하면, 전자 시스템(1)은 호스트(10) 및 메모리 장치(100)를 포함할 수 있다. 예를 들어, 전자 시스템(1)은 가전 기기, 컴퓨터, 노트북, 태블릿, 스마트폰, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다. 예를 들어, 전자 시스템(1)은 호스트(10) 및 메모리 장치(100)를 모두 포함하는 단일의 시스템일 수 있다. 또는, 전자 시스템(1)의 호스트(10)와 메모리 장치(100)는 서로 별도의 장치로 구현될 수 있다.
호스트(10)는 전력 관리 칩(11)(PMIC: Power Management Integrated Chip) 및 전력 컨트롤러(12)를 포함할 수 있다. PMIC(11)는 호스트(10)의 제어에 따라 결정된 전압 레벨의 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 메모리 장치(100)에 제공한다. 전력 컨트롤러(12)는 메모리 장치(100)의 워크로드를 모니터링할 수 있다. 전력 컨트롤러(12)는 메모리 장치(100)의 워크로드를 모니터링할 수 있다. 전력 컨트롤러(12)는 워크로드를 기초로 DVFS 동작을 수행할 수 있다. 예를 들어, 워크로드는 메모리 장치(100)의 동작 밴드위스일 수 있다. 즉, 전력 컨트롤러(12)는 메모리 장치(100)의 동작 밴드위스를 모니터링하고, 이에 따라 메모리 장치(100)에 제공되는 변경 전압(VDD_var)의 전압 레벨을 변경할 수 있다.
예를 들어, 메모리 장치(100)의 동작 밴드위스가 낮은 경우, 메모리 장치(100)의 소비 전력을 줄이기 위해, 호스트(10)는 높은 전압 레벨로 변경한 변경 전압(VDD_var)을 메모리 장치(100)에 제공할 수 있다. 혹은, 메모리 장치(100)의 동작 밴드위스가 높은 경우, 메모리 장치(100)의 동작 성능을 향상시키기 위해, 호스트(10)는 높은 전압 레벨로 변경한 변경 전압(VDD_var)을 메모리 장치(100)에 제공할 수 있다. 다만, 호스트(10)는 메모리 장치(100)의 동작 중에 일정한 전압 레벨을 유지하도록 고정 전압(VDD_fix)를 메모리 장치(100)에 제공할 수 있다.
예를 들어, 호스트(10)는 범용 프로세서, 어플리케이션 프로세서(Application Processor), 또는 전자 장치일 수 있다. 또는, 호스트(10)는 하나 이상의 프로세서들을 포함하는 컴퓨팅 장치(예컨대, 퍼스널 컴퓨터(Personal Computer), 주변 장치, 디지털 카메라, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰(Smartphone), 태블릿(Tablet), 웨어러블(Wearable) 장치 등)일 수 있다. 다만, 이 예들은 본 발명을 제한하기 위한 것은 아니다.
메모리 장치(100)는 호스트(10)로부터 제공된 데이터 또는 호스트(10)로 제공될 데이터를 저장할 수 있다. 메모리 장치(100)는 호스트(10)로부터 커맨드 및 어드레스를 수신하여, 읽기(Read) 동작, 쓰기(Write) 동작, 또는 리프레시(Refresh) 동작을 수행할 수 있다. 메모리 장치(100)는 휘발성 메모리나, 불휘발성 메모리를 포함하는 어떠한 저장 매체로든 구현될 수 있다.
예를 들어, 메모리 장치(100)가 휘발성 메모리를 포함하는 경우, 메모리 장치(100)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), TRAM(Thyristor RAM), Z-RAM(Zero capacitor RAM), 또는 TTRAM(Twin transistor RAM), MRAM을 포함할 수 있다.
예를 들어, 메모리 장치(100)가 불휘발성 메모리를 포함하는 경우, 메모리 장치(100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(Flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
또는, 메모리 장치(100)는 UDIMM(Unbuffered Dual In-Line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), NVDIMM(Non Volatile DIMM) 등을 포함할 수 있다. 위 가정은 단지 본 발명의 이해를 돕기 위한 예시일 뿐이고, 본 발명을 제한하기 위한 것은 아니다.
메모리 장치(100)는 호스트(10)와 통신할 수 있다. 예로서, 메모리 장치(100)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCIe, M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), Firewire, UFS(Universal Flash Storage), TCP/IP(Transmission Control Protocol/Internet Protocol) 등의 다양한 유선 통신 규약들, 및 LTE(Long Term Evolution), WiMax, GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), HSPA(High Speed Packet Access), Bluetooth, NFC(Near Field Communication), WiFi, RFID(Radio Frequency Identification) 등의 다양한 무선 통신 규약들 중 하나 이상에 기초하여 호스트(10)와 통신할 수 있다. 다만, 이 예들은 본 발명을 제한하기 위한 것은 아니다.
본 발명에 따른 메모리 장치(100)는 내부 회로(110), 파워 스위치(140), 그리고 모드 레지스터(150)를 포함할 수 있다. 파워 스위치(140)는 호스트(10)로부터 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 제공받고, 모드 레지스터(150)에 저장된 제어 명령에 의해 고정 전압(VDD_fix) 및 변경 전압(VDD_var 중 하나의 전압을 내부 회로(110)에 제공한다. 상술한 바와 같이, 변경 전압(VDD_var)은 워크로드에 따른 호스트(10)의 제어에 의해 전압 레벨이 변경되는 전압이고, 고정 전압(VDD_fix)은 메모리 장치(100)의 동작 중에 전압 레벨이 변경되지 않는 전압이다. 모드 레지스터(150)는 호스트(10)로부터 파워 스위치(140)의 스위칭을 제어하기 위한 제어 명령을 수신하여 저장한다.
본 발명에 따른 전자 시스템(1)은 메모리 장치(100)의 워크로드에 따라 변경 전압(VDD_var)의 전압 레벨을 변경할 수 있다. 또한, 호스트(10)는 변경 전압(VDD_var)의 전압 레벨 변경 중에, 메모리 장치(100)에 고정 전압(VDD_fix)을 공급하도록 파워 스위치(140)를 제어한다. 일반적으로, 공급 전압이 변경되어 안정화되기까지 상대적으로 긴 시간이 소요된다. 반면에, 파워 스위치(140)에 의한 고정 전압(VDD_fix)과 변경 전압(VDD_var) 사이의 스위칭은 상대적으로 짧은 시간이 소요된다. 이에, 본 발명의 메모리 장치(100)는 공급 전압의 전압 레벨 변경 동작 중에 상대적으로 긴 전압 안정화 시간이 아닌 짧은 스위칭 시간 동안만 동작을 중단한다.
또한, 본 발명의 메모리 장치(100)는 변경 전압(VDD_var)의 전압 레벨이 변화되어 안정화될 때까지, 고정 전압(VDD_fix)를 제공하여 지속적으로 안정적인 전압을 공급한다. 즉, 본 발명의 메모리 장치(100)는 전압 변경 시간을 최소화할 수 있고, 전압 변경 중에도 내부 회로(110)에 항상 안정적인 전압을 공급할 수 있다. 이에, 본 발명의 메모리 장치(100)는 구동 전압의 변경에 따른 메모리 장치(100)의 특성 관리가 용이해 진다. 본 발명의 메모리 장치(100)를 포함하는 전자 시스템(1)의 자세한 동작은 도 3을 참조하여 설명될 것이다.
이하에서, 설명의 편의를 위해, 단일의 메모리 장치가 도 1의 메모리 장치(100)의 예시로서 설명될 것이다. 다만, 상술한 바와 같이, 본 발명은 복수의 메모리 장치를 포함하는 다양한 스토리지 장치에 적용될 수 있음은 쉽게 이해될 것이다.
도 2는 본 발명의 실시 예에 따른 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2을 참조하면, 메모리 장치(100)는 내부 회로(110), 코어 회로(120), 인터페이스 회로(130), 파워 스위치(140), 그리고 모드 레지스터(150)를 포함할 수 있다.
내부 회로(110)는 클록 버퍼(111), DLL(112)(DLL: Delay Locked Loop), 커맨드 디코더(113), 그리고 어드레스 래치(114)를 포함할 수 있다. 내부 회로(110)는 내부 전압(VDD_int)으로 구동될 수 있다. 내부 전압(VDD_int)은 전압 변경 동작에 의해 파워 스위치(140)를 통해 고정 전압(VDD_fix) 혹은 변경 전압(VDD_var)을 제공받을 수 있다.
클록 버퍼(111)는 패드(CK_t, CK_c)로부터 클록 신호를 수신하여 입력 클록 신호(CLK_i)를 생성할 수 있다. DLL(112)은 입력 클록 신호(CLK_i)의 메모리 장치 외부까지의 전송 경로 상에 존재하는 클록 버퍼(111) 및 데이터 출력 드라이버(132) 등에 의해 발생되는 지연 시간을 보상하도록 설계될 수 있다.
커맨드 디코더(113)는 커맨드 패드(CMD)를 통해 다양한 명령을 수신한다. 커맨드 디코더(113)는 로우 디코더(123), 컬럼 디코더(124), 모드 레지스터(150) 등과 같은 회로 블록으로 커맨드를 제공한다.
어드레스 래치(114)는 어드레스 패드(ADDR)를 통해 액세스하는 메모리 셀의 주소를 수신한다. 메모리 셀에 데이터가 저장되거나, 메모리 셀로부터 데이터를 독출하는 경우, 메모리 셀을 선택하는 어드레스(ADDR)는 어드레스 래치(114), 컬럼 디코더(124), 로우 디코더(123)를 통해 제공될 수 있다.
코어 회로(120)는 메모리 셀 어레이(121), 센스 앰프(122), 로우 디코더(123), 그리고 컬럼 디코더(124)를 포함할 수 있다. 코어 회로(120)는 코어 전압(VDD_core)에 의해 구동될 수 있다. 메모리 셀 어레이(121)에 저장되는 데이터의 전압 레벨은 PVT(Process, Voltage, Temperature)에 민감하다. 따라서, 메모리 셀 어레이(121)의 정상 동작을 위해, 메모리 셀 어레이(121)는 일정 이상의 전압을 공급 받아야 한다. 이에, 코어 전압(VDD_core)은 고정 전압(VDD_fix)을 통해 전압을 제공받는다. 예를 들어, 도시되지 않았지만, 코어 전압(VDD_core)은 고정 전압(VDD_fix)을 직접 제공받을 수 있다. 혹은, 코어 전압(VDD_core)은 고정 전압(VDD_fix)을 사용하는 전압 레귤레이터(Voltage Regulator), 전압 생성기(Voltage Generator) 등을 통해 전압을 제공받을 수 있다.
메모리 셀 어레이(121)는 저장된 데이터를 센스 앰프(122)를 통해 데이터 출력 드라이버(132)로 제공할 수 있다. 또는, 메모리 셀 어레이(121)는 데이터 입력 드라이버(131)로부터 수신된 데이터를 센스 앰프(122)를 통해 정해진 어드레스에 저장할 수 있다. 이 때, 컬럼 디코더(124)와 로우 디코더(123)는 입출력될 데이터에 대한 메모리 셀의 어드레스를 메모리 셀 어레이(121)로 제공할 수 있다. 메모리 셀 어레이(121) 및 센스 앰프(122)는 코어 전압(VDD_core) 이외에도 펌프 전압(VPP), 게이트 전압, 워드 라인 전압과 같은 다양한 전압에 의해 구동될 수 있다. 또한, 컬럼 디코더(124) 및 로우 디코더(123)는 상술한 전압 레벨들을 갖는 신호를 생성하기 위해 다양한 전압에 의해 구동될 수 있다. 다만, 이는 본 발명과는 연관성이 없는바, 이에 대한 설명은 생략한다.
인터페이스 회로(130)는 데이터 입력 드라이버(131) 및 데이터 출력 드라이버(132)를 포함할 수 있다. 인터페이스 회로(130)의 특성 관리를 위해, 인터페이스 회로(130)는 내부 회로(110) 및 코어 회로(120)와 구분된 인터페이스 전압(VDDQ)에 의해 구동될 수 있다.
데이터 입력 드라이버(131)는 데이터 패드(DQ)를 통해 제공된 데이터를 수신하여 센스 앰프(122)로 제공할 수 있다. 데이터 출력 드라이버(132)는 데이터 패드(DQ)를 통해 메모리 셀 어레이(121)에 저장된 데이터를 출력할 수 있다. 데이터 입력 드라이버(131)는 데이터의 수신 시에, 데이터 스트로브 신호를 데이터 스트로브 패드(DQS)를 통해 수신할 수 있다. 또한, 데이터 출력 드라이버(132)는 데이터의 출력 시에, 데이터 스트로브 신호를 데이터 스트로브 패드(DQS)를 통해 출력할 수 있다.
최근의 메모리 장치(100)의 전원 전압은 지속적으로 낮아지는 추세이다. 또한, 메모리 장치(100)는 소모 전력을 감소시키기 위한 DVFS 동작에 의해 고전압 혹은 저전압의 다양한 전압 레벨의 구동 전압을 지원해야 한다.
본 발명의 메모리 장치(100)는 복수의 구동 전압 사이의 전압 스위칭을 수행하기 위한 파워 스위치(140) 및 스위칭을 제어하기 위한 제어 명령을 저장하는 모드 레지스터(150)를 포함할 수 있다.
본 발명의 파워 스위치(140)는 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 제공받고, 제어 신호(CTRL)에 의해 선택된 하나의 전압을 내부 전압(VDD_int)으로서 내부 회로(110)에 제공한다. 파워 스위치(140)의 예시적인 구성은 도 5에 도시되었다. 본 발명의 모드 레지스터(150)는 도 1의 호스트(10)로부터 제어 명령을 제공받아 저장하고, 이를 제어 신호(CTRL)로서 파워 스위치(140)에 제공한다. 모드 레지스터(150)의 예시적인 구성은 도 6에 도시되었다.
또한, 메모리 장치(100)는 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 제공받기 위한 각각의 전용 패드를 포함할 수 있다. 도시되지 않았지만, 메모리 장치(100)는 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 내부 회로(110)에 안정적으로 제공하기 위한 각각의 전압에 대한 복수의 파워 라인(Power line)을 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 도 1의 전자 시스템의 동작을 보여주는 순서도이다. 도 3은 도 1 및 도 2를 참조하여 설명될 것이다. 도 3을 참조하면, 도 1의 전자 시스템(1)은 변경 전압(VDD_var)의 전압 레벨을 변경되는 중에도 지속적으로 안정적인 전압을 메모리 장치(100)에 포함된 내부 회로(110)에 공급할 수 있다.
S110 단계에서, 메모리 장치(100)는 파워 스위치(140)를 통해 내부 회로(110)에 변경 전압(VDD_var)을 제공한다. 상술한 바와 같이, 파워 스위치(140)는 모드 레지스터(150)에 저장된 제어 명령에 의해 제어된다. 또한, 모드 레지스터(150)는 호스트(10)로부터 수신한 제어 명령을 저장하여 파워 스위치(140)에 제공한다. 내부 회로(110)의 동작 중에, 변경 전압(VDD_var)은 안정적인 전압 레벨을 유지한다.
메모리 장치(100)의 동작 중에 호스트(10)는 메모리 장치(100)의 워크로드를 모니터링한다. 워크로드가 기준값을 초과하거나 미달하는 경우, 호스트(10)는 이에 따라 메모리 장치(100)의 공급 전압의 변경 동작을 수행한다. 워크로드에 따라, 호스트(10)는 변경되는 목표 전압 레벨을 결정할 수 있다.
S120 단계에서, 호스트(10)로부터 제공된 제어 명령에 의해, 파워 스위치(140)는 내부 회로(110)에 제공되는 전압을 변경 전압(VDD_var)에서 고정 전압(VDD_fix)으로 스위칭한다. 예를 들어, 파워 스위치(140)에 의한 전압의 스위칭은 메모리 장치(100)의 파워 다운 모드(Power Down Mode)에서 수행될 수 있다. 이는 메모리 장치(100)의 동작 중에 공급 전압이 변경되는 경우, 메모리 장치(100)의 동작 특성 관리가 어렵기 때문이다. 파워 다운 모드는 JEDEC(Joint Electron Device Engineering Council)의 표준 문헌에 의해 정의된다. 메모리 장치(100)는 파워 다운 모드에 진입한 동안에 디셀렉트(Deslect)되고, 읽기, 쓰기 그리고 리프레시 등의 커맨드를 수신하지 않는다. 다만, 본 발명의 메모리 장치(100)는 파워 다운 모드에서, 전압 스위칭 동작을 수행할 수 있다.
메모리 장치(100)가 파워 모드에 진입하기 전에, 호스트(10)는 제어 명령을 메모리 장치(100)에 제공할 수 있다. 제어 명령은 파워 스위치(140)가 내부 회로(110)에 고정 전압(VDD_fix)을 공급하도록 제어하기 위한 명령을 포함할 수 있다. 모드 레지스터(150)는 제어 명령을 저장한다. 이어, 저장된 제어 명령에 의해, 파워 다운 모드에서 파워 스위치(140)는 내부 회로(110)에 고정 전압(VDD_fix)을 공급하도록 스위칭된다. 메모리 장치(100)는 스위칭 종료 후 파워 다운 모드에서 빠져나갈 수 있다.
S130 단계에서, 호스트(10)의 제어에 의해, 변경 전압(VDD_var)은 목표 전압으로 변경된다. 호스트(10)가 S130 단계를 수행하는 동안, 메모리 장치(100)는 고정 전압(VDD_fix)에 의해 구동되며, 읽기, 쓰기, 리프레시 등의 정상 동작을 수행할 수 있다. S130 단계 이후, 변경 전압(VDD_var)은 목표 전압 레벨로 변경되고, 안정화를 완료할 수 있다.
S140 단계에서, 호스트(10)로부터 제공된 제어 명령에 의해, 파워 스위치(140)는 내부 회로(110)에 제공되는 전압을 고정 전압(VDD_fix)에서 변경 전압(VDD_var)으로 스위칭한다. 파워 스위치(140)에 의한 전압 스위칭 동작은 S120 단계에서 설명된 바와 동일하다. 따라서 이에 대한 설명은 생략한다. 이후, 내부 회로(110)는 변경된 전압 레벨을 갖는 변경 전압(VDD_var)에 의해 동작한다.
결과적으로, 메모리 장치(100)는 내부 회로(110)에 대한 공급 전압의 전압 레벨의 변경 동작을 완료한다. 또한, 변경 전압(VDD_var)의 전압 레벨이 변동되는 S130 단계에서, 내부 회로(110)는 일정한 전압 레벨을 갖는 고정 전압(VDD_fix)을 에 제공받아 정상 동작한다. 이에, 메모리 장치(100)의 동작 특성 관리가 용이 해진다.
도 4는 본 발명의 실시 예에 따른 도 2의 메모리 장치의 동작에 따른 내부 전압의 변화를 보여주는 타이밍도이다. 도 4는 도 1 및 도 2를 참조하여 설명될 것이다. 도 4의 예에서, 메모리 장치(100)가 내부 전압(VDD_int)을 1.1V에서 0.9V까지 감소시키는 경우를 가정한다. 상술한 바와 같이 t0~t4의 각 시점에서, 제어 신호(CTRL)에 의한 스위칭은 파워 다운 모드에서 실행되며, 스위칭 완료 후 메모리 장치(100)는 파워 다운 모드에서 빠져나와 정상 동작할 수 있다. 이하에서, 이에 대한 설명은 생략한다. 여기서, 시간 구간(Ts)는 스위칭 시간이고, 시간 구간(Tt)는 변경 전압(VDD_var)의 전압 레벨이 변경되기 시작하여 완료되기까지의 시간이다.
t0~t1에서, 모드 레지스터(150)로부터 제공된 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 변경 전압(VDD_var)을 제공한다. 이에 내부 전압(VDD_int)는 1.1V를 제공받고, 내부 회로(110)는 1.1V의 전압으로 동작한다.
t1~t2에서, 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 고정 전압(VDD_fix)을 제공한다. 이에, 내부 전압(VDD_int)는 1.2V를 제공받고, 내부 회로(110)는 1.2V의 전압으로 동작한다. 또한, 변경 전압(VDD_var)은 1.0V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t2~t3에서, 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 안정화된 변경 전압(VDD_var)을 제공한다. 이에, 내부 전압(VDD_int)은 1.0V를 제공받고, 내부 회로(110)는 1.0V의 전압으로 동작한다.
t3~t4에서, 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 고정 전압(VDD_fix)을 제공한다. 이에, t1~t2 구간과 동일하게, 내부 전압(VDD_int)은 0.9V를 제공받고, 내부 회로(110)는 1.2V의 전압으로 동작한다. 또한, 변경 전압(VDD_var)은 0.9V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t4 이후, 메모리 장치(100)는 t2~t3 구간과 동일한 동작을 한다. 즉, 내부 회로(110)는 0.9V의 전압 레벨을 변경 전압(VDD_var)으로부터 제공받아 동작한다. 결과적으로, 메모리 장치(100)는 내부 회로(110)에 1.1V에서 0.9V까지의 변경된 전압을 제공한다.
도 5는 도 2에 도시된 파워 스위치를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 파워 스위치(140)는 제 1 및 제 2 스위치(141, 142)를 포함할 수 있다. 여기서, 제어 신호(CTRL)는 제 1 및 제 2 제어 신호(CTRL1, CTRL2)를 포함할 수 있다.
제 1 스위치(141)는 제 1 제어 신호(CTRL1)에 의해 제어되고, 변경 전압(VDD_var)을 내부 전압(VDD_int)에 제공한다. 또한, 제 2 스위치(142)는 제 2 제어 신호(CTRL2)에 의해 제어되고, 고정 전압(VDD_fix)을 내부 전압(VDD_int)에 제공한다.
제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 제 1 및 제 2 스위치(141, 142)가 동시에 턴 온 되지 않도록 생성된다. 또한, 제 1 및 제 2 스위치(141, 142) 각각에 의해 전달되는 전압 레벨이 다르기 때문에, 제 1 및 제 2 제어 신호(CTRL1, CTRL2) 각각은 제 1 및 제 2 스위치(141, 142)에 다른 전압 레벨로 제공될 수 있다.
예를 들어, 제 1 및 제 2 스위치(141, 142)는 NMOS 트랜지스터, PMOS 트랜지스터, 혹은 트랜스 미션 게이트(Transmission Gate) 등의 스위치 회로로 구성될 수 있다. 혹은, 파워 스위치(140)는 다중화기(Multiplexer)로 구성될 수 있다. 또는, 파워 스위치(140)는 보다 안정적인 전압을 내부 회로(110)에 제공하기 위한 전압 레귤레이터(Voltage Regulator)를 더 포함할 수 있다. 다만, 본 발명의 파워 스위치(140)는 이에 제한되는 것은 아니다.
도 6은 도 2에 도시된 모드 레지스터를 예시적으로 보여주는 블록도이다. 도 6은 도 2 및 도 5를 참조하여 설명될 것이다. 도 6을 참조하면, 모드 레지스터(150)는 레지스터(151), 제 1 및 제 2 레벨 시프터(152, 153)를 포함할 수 있다. 제어 신호(CTRL)는 제 1 및 제 2 제어 신호(CTRL1, CTRL2)를 포함할 수 있다.
레지스터(151)는 커맨드 디코더(133)로부터 전압 변경에 대한 제어 명령을 제공받을 수 있다. 도시되지 않았지만, 모드 레지스터 쓰기(Mode Register Write) 명령에 의해, 레지스터(151)는 도 2의 데이터 입력 드라이버(131)로부터 데이터를 입력 받아 전압 변경에 대한 제어 명령을 저장할 수 있다. 레지스터(151)는 저장된 제어 명령을 기초로 파워 스위치(140)의 스위칭을 제어하기 위한 제 1 및 제 2 신호(Sig1, Sig2)를 생성한다. 예를 들어, 파워 스위치(140)가 도 5와 같이 제 1 및 제 2 스위치(141, 142)를 포함하는 경우, 생성된 제 1 및 제 2 신호(Sig1, Sig2)는 각각 반대의 로직 레벨을 갖는 신호일 수 있다.
제 1 레벨 시프터(152)는 제 1 신호(Sig1)를 제공받아, 변경 전압(VDD_var)의 전압 레벨로 변경하여 도 5의 제 1 스위치(141)에 제공한다. 제 2 레벨 시프터(153)는 제 2 신호(Sig2)를 제공받아, 고정 전압(VDD_fix)의 전압 레벨로 변경하여 도 5의 제 2 스위치(142)에 제공한다. 제 1 및 제 2 신호(Sig1, Sig2)의 전압 레벨을 변경하는 이유는 제 1 및 제 2 스위치(141, 142)에 의해 전달되는 변경 전압(VDD_var) 및 고정 전압(VDD_fix) 각각의 전압 레벨이 다르기 때문이다. 즉, 도 5의 예에서, 제 1 및 제 2 스위치(141, 142) 각각이 변경 전압(VDD_var) 및 고정 전압(VDD_fix)을 정상적으로 전달하기 위함이다.
도 6의 예에서, 모드 레지스터(150)는 레벨 시프터로 구성되는 것으로 도시되었다. 예를 들어, 모드 레지스터(150)는 전압 레귤레이터 또는 전압 생성기 등으로 구성될 수 있다. 혹은, 레지스터(151)가 고정 전압(VDD_fix) 및 변경 전압(VDD_var)과 비교하여 충분히 높거나 충분히 낮은 전압 레벨을 갖는 로직 신호를 생성하도록 구성되는 경우, 모드 레지스터(150)는 상술한 레벨 시프터, 전압 레귤레이터, 또는 전압 생성기 등을 포함하지 않을 수 있다. 상술한 예들은 예시적인 것으로, 모드 레지스터(150)은 이에 한정되지 않는다. 도시되지 않았지만, 제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 파워 다운 모드에 진입하여 일정 시간 동안 도 5의 제 1 및 제 2 스위치를 턴 오프하도록 제어될 수 있다. 당업자는 이를 위한 로직 회로가 부가될 수 있음을 쉽게 이해할 수 있을 것이다.
도 7은 도 2의 메모리 장치가 공급 전압을 스위칭하기 위해 제어 명령을 수신하는 과정을 예시적으로 보여주는 타이밍 도이다. 도 7은 도 1 및 도 2를 참조하여 설명될 것이다.
t0~t1에서, 메모리 장치(100)는 호스트(10)로부터 제 1 및 제 2 모드 레지스터 쓰기(Mode Register Write) 명령(MRW1, MRW2)을 제공받는다. 제 1 및 제 2 모드 레지스터 쓰기 명령(MRW1, MRW2)에 의해, 메모리 장치(100)의 파워 스위치(140)의 스위칭을 제어하기 위한 제어 명령을 모드 레지스터(150)에 저장한다. 해당 구간에서, 파워 스위치(140)는 이전에 저장된 모드 레지스터(150)의 제어 명령을 기초로 생성된 제 1 및 제 2 제어 신호(CTRL1, CTRL2)에 의해 동작한다. 즉, 파워 스위치(140)는 변경 전압(VDD_var)을 내부 회로(110)에 제공한다.
t1에서, 메모리 장치(100)는 호스트(10)로부터 파워 다운 엔트리(Power Down Entry) 명령을 수신하여 파워 다운 모드에 진입한다. 도 6에서 설명한 바와 같이, 제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 파워 다운 모드 진입 후 일정 시간 동안 도 5의 제 1 및 제 2 스위치(141, 142)를 턴 오프하는 로직 레벨을 유지한다. 이에, 내부 회로(110)는 공급 전압을 제공받지 않고, 플로팅(Floating) 상태가 된다. 호스트(10)는 t1시점부터 변경 전압(VDD_var)의 전압 레벨을 변경할 수 있다.
t2에서, t0에서 수신되어 모드 레지스터(150)에 저장된 제어 명령에 의해, 메모리 장치(100)의 파워 스위치(140)는 고정 전압(VDD_fix)을 내부 회로(110)에 제공하도록 스위칭한다. t1~t2에서, 메모리 장치(100)는 파워 다운 모드에 진입하였으므로 클록 신호에 동기되어 동작하지 않는다.
t3에서, 메모리 장치(100)는 호스트(10)로부터 읽기, 쓰기, 리프레시 등의 유효한 명령(Valid)을 수신하여 정상 동작한다. 이어, 호스트(10)에 의한 변경 전압(VDD_var)의 전압 레벨 변경이 완료된다. t3~t5에서, 메모리 장치(100)는 고정 전압(VDD_fix)에 의해 동작한다.
t4~t5에서, 메모리 장치(100)는 호스트(10)로부터 공급 전압을 스위칭하기 위한 제어 명령을 수신하고, 이어 메모리 장치(100)는 스위칭 동작을 수행하기 위해 파워 다운 모드에 진입한다. t5 이후, t4에서 수신되어 모드 레지스터(150)에 저장된 제어 명령에 의해, 메모리 장치(100)의 파워 스위치(140)는 변경 전압(VDD_var)을 내부 회로(110)에 제공하도록 스위칭한다. 이후의 동작은 t1~t3에서의 동작과 동일하므로 이에 대한 설명은 생략한다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 전자 시스템을 보여주는 그림이다. 도 8을 참조하면, 전자 시스템(2)은 호스트(20) 및 메모리 장치(200)를 포함할 수 있다. 도 1의 호스트(10)와 같이, 호스트(20)는 PMIC(21)를 포함할 수 있다.
메모리 장치(200)는 내부 회로(210), 파워 스위치(240), 그리고 모드 레지스터(250)를 포함할 수 있다. 내부 회로(210)가 파워 스위치(240)를 통해 고정 전압(VDD_fix)이 아닌 제 1 및 제 2 변경 전압(VDD_var1, VDD_var2) 중 선택된 하나의 전압을 제공받는 점을 제외하고, 메모리 장치(200)는 도 1의 메모리 장치(100)와 동작 및 구성이 동일하다. 따라서, 이에 대한 설명은 생략한다. 도시되지 않았지만, 메모리 장치(200)는 고정 전압(VDD_fix), 제 1 및 제 2 변경 전압(VDD_var1, VDD_var2)을 수신하기 위한 각각의 전용 패드를 포함할 수 있다.
도 8의 전자 시스템(2)은 제 1 변경 전압(VDD_var1)에 의해 내부 회로(210)가 구동하는 중에, 제 2 변경 전압(VDD_var2)의 전압 레벨을 가변할 수 있다. 상술한 바와 같이, 가변되는 제 2 변경 전압(VDD_var2)의 전압 레벨은 메모리 장치(200)의 워크로드에 따라 정해질 수 있다. 이후, 제 2 변경 전압(VDD_var2)의 전압 변화가 완료된 이후, 전자 시스템(2)은 메모리 장치(200)가 안정화된 제 2 변경 전압(VDD_var2)을 내부 회로(210)에 제공하도록 제어한다. 즉, 도 1의 전자 시스템(1)과 달리, 제 2 변경 전압(VDD_var2)의 전압 레벨이 변경되는 중에, 도 8의 전자 시스템(2)은 고정 전압(VDD_fix)으로의 스위칭 과정을 생략할 수 있다. 이에, 전자 시스템(2)은 메모리 장치(200)의 내부 회로(210)에 목표 전압을 제공하기 까지 전압 스위칭에 따른 커맨드 낭비를 줄일 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 도 8의 전자 시스템의 동작을 보여주는 순서도이다. 도 9는 도 8을 참조하여 설명될 것이다. 도 9를 참조하면, 전자 시스템(2)은 전압 레벨의 변경이 완료된 제 2 변경 전압(VDD_var2)를 내부 회로(210)에 한번의 스위칭을 통해 제공할 수 있다.
S210 단계에서, 메모리 장치(200)는 파워 스위치(240)를 통해 내부 회로(210)에 제 1 변경 전압(VDD_var1)을 제공한다. 이는 도 3의 S110 단계와 동일하다. 따라서 이에 대한 설명은 생략한다.
S220 단계에서, 제 2 변경 전압(VDD_var2)은 호스트(20)의 제어에 의해 목표 전압으로 변경된다. 내부 회로(210)의 동작 중에, 제 1 변경 전압(VDD_var1)은 안정적인 전압 레벨을 유지한다. 호스트(20)는 메모리 장치(200)의 워크로드를 모니터링하고, 이에 따라 메모리 장치(200)의 공급 전압의 변경 동작을 수행한다. 호스트(20)가 S220 단계를 수행하는 동안, 메모리 장치(200)는 제 1 변경 전압(VDD_var1)에 의해 구동되며, 읽기, 쓰기, 리프레시 등의 정상 동작을 수행할 수 있다. S220 단계를 통해, 제 2 변경 전압(VDD_var2)은 목표 전압 레벨로 변경되고, 안정화를 완료할 수 있다.
S230 단계에서, 호스트(20)로부터 제공된 제어 명령에 의해 파워 스위치(240)는 내부 회로(210)에 제공되는 전압을 제 1 변경 전압(VDD_var1)에서 제 2 변경 전압(VDD_var2)으로 스위칭한다. 파워 스위치(240)에 의한 전압 스위칭 동작은 도 3의 S120 단계에서 설명된 바와 동일하다. 따라서 이에 대한 설명은 생략한다. 상술한 바와 같이, 파워 스위치(240)에 의한 공급 전압의 스위칭은 메모리 장치(200)의 파워 다운 모드에서 수행된다. 이에 대한, 호스트(20)와 메모리 장치(200) 사이의 동작은 도 7에 도시된 바와 같다.
도 10은 본 발명의 다른 실시 예에 따른 도 8의 메모리 장치의 동작에 따른 내부 공급 전압의 변화를 보여주는 타이밍도이다. 도 10은 도 4 및 도 8을 참조하여 설명될 것이다. 도 8의 예에서, 도 4와 동일하게, 메모리 장치(200)가 내부 전압(VDD_int)을 1.1V에서 0.9V까지 감소시키는 경우를 가정한다. 여기서, 시간 구간(Ts) 및 시간 구간(Tt)의 정의는 도 4에서 설명된 바와 같다.
t0~t1에서, 모드 레지스터(250)로부터 제공된 제어 신호(CTRL)에 의해, 파워 스위치(240)는 내부 전압(VDD_int)에 제 1 변경 전압(VDD_var1)을 제공한다. 이에 내부 전압(VDD_int)은 1.1V를 제공받고, 내부 회로(210)는 1.1V의 전압으로 동작한다. 또한, 제 2 변경 전압(VDD_var2)은 1.2V에서 1.0V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t1~t2에서, 제어 신호(CTRL)에 의해, 파워 스위치(240)는 내부 전압(VDD_int)에 제 2 변경 전압(VDD_var2)을 제공한다. 이에, 내부 전압(VDD_int)은 1.0V를 제공받는다. 이에, 내부 회로(210)는 1.0V의 전압으로 동작한다. 또한, 제 1 변경 전압(VDD_var1)은 1.1V에서 0.9V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t2~t3에서, 제어 신호(CTRL)에 의해, 파워 스위치(240)는 내부 전압(VDD_int)에 안정화된 제 1 변경 전압(VDD_var1)을 제공한다. 이에, 내부 회로(210)는 제 1 변경 전압(VDD_var1)을 제공받아 0.9V의 전압으로 동작한다.
t3 이후, 메모리 장치(200)는 t0~t2 구간과 동일한 동작을 한다. 결과적으로, 메모리 장치(200)는 내부 회로(210)에 1.1V에서 0.9V 까지의 변경된 전압을 제공한다. 도 4와 비교하면, 메모리 장치(200)는 고정 전압(VDD_fix)으로의 스위칭 단계를 생략할 수 있다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 메모리 모듈을 보여주는 그림이다. 도 11 및 도 12에 도시된 메모리 모듈(1000, 2000)은 DIMM(Dual In-line Memory Module) 타입의 구조를 갖는다. 메모리 모듈(1000, 2000) 각각은 도 1 내지 도 10을 참조하여 설명된 파워 스위치(140, 240)를 포함하는 메모리 장치(100, 200)를 포함할 수 있다. 도 11 및 도 12에서, 메모리 장치(100, 200)는 제 1 및 제 2 메모리 장치(1100, 1200, 2100, 2200)로서 도시되었다.
도 11을 참조하면, RDIMM(Registered DIMM)의 형태를 갖는 A 형 메모리 모듈(1000)이 도시되었다. A 형 메모리 모듈(1000)은 제 1 및 제 2 메모리 장치(1100, 1200), 커맨드/어드레스(CA) 레지스터(1300), 그리고 전송 선로(1400)를 포함할 수 있다. 제 1 및 제 2 메모리 장치(1100, 1200)는 CA 레지스터(1300)와 연결된다. CA 레지스터(1300)는 호스트 출력부의 로드를 줄이기 위해 호스트로부터 제 1 및 제 2 메모리 장치(1100, 1200)로 송신되는 어드레스 또는 커맨드의 버퍼 역할을 한다.
RDIMM의 구조에서 호스트가 제 1 및 제 2 메모리 장치(1100, 1200)에 접근하는 경우, 호스트는 제 1 및 제 2 메모리 장치(1100, 1200) 각각과 개별 전송 선로(DQ_G)를 통하여 데이터를 직접 교환한다. 반면, 호스트는 CA 레지스터(1300)를 통하여 어드레스 또는 커맨드를 제 1 및 제 2 메모리 장치(1100, 1200) 각각에 제공한다.
제 1 및 제 2 메모리 장치(1100, 1200) 각각은 파워 스위치(1140, 1240)를 포함할 수 있다. 파워 스위치(1140, 1240)는 전송 선로(1400)를 통해 CA 레지스터(1300)로부터 수신되는 제어 명령에 의해 제어된다. CA 레지스터(1300)는 레지스터(1350)를 포함할 수 있다. 레지스터(1350)는 도 1 및 도 8에 도시된 모드 레지스터(150, 250)일 수 있다. 레지스터(1350)는 호스트로부터 제공된 파워 스위치(1140, 1240)에 대한 제어 명령을 저장하고, 파워 스위치(1140, 1240)에 제공한다. 이에 대한 동작은 도 1 내지 도 10에서 설명된 바와 같다. 따라서 이에 대한 설명은 생략한다. 이에, 호스트는 제 1 및 제 2 메모리 장치(1100, 1200)에 대한 공급 전원의 제어를 하나의 제어 명령에 의해 처리할 수 있으므로, 제 1 및 제 2 메모리 장치(1100, 1200)의 전압 변경 동작의 관리가 용이해진다.
도 12를 참조하면, LRDIMM(Load Reduced DIMM)의 형태를 갖는 B 형 메모리 모듈(2000)이 도시되었다. B 형 메모리 모듈(2000)은 제 1 및 제 2 메모리 장치(2100, 2200), 메모리 버퍼(2300), 그리고 전송 선로(2400)를 포함할 수 있다. 제 1 및 제 2 메모리 장치(2100, 2200)는 전송 선로(2400)를 통해 메모리 버퍼(2300)와 연결된다. 메모리 버퍼(2300)는 호스트 출력부의 로드를 줄여주는 역할을 한다.
LRDIMM의 구조에서 호스트가 제 1 및 제 2 메모리 장치(2100, 2200)에 접근하는 경우, 호스트는 메모리 버퍼(2300) 및 전송 선로(2400)를 통하여 제 1 및 제 2 메모리 장치(2100, 2200)와 데이터, 커맨드 및 어드레스를 간접적으로 교환한다.
제 1 및 제 2 메모리 장치(2100, 2200) 각각은 파워 스위치(2140, 2240)를 포함할 수 있다. 파워 스위치(2140, 2240)는 전송 선로(2400)를 통해 메모리 버퍼(2300)로부터 수신되는 제어 명령에 의해 제어된다. 메모리 버퍼(2300)는 레지스터(2350)를 포함할 수 있다. 레지스터(2350)는 도 1 및 도 8에 도시된 모드 레지스터(150, 250)일 수 있다. 레지스터(2350)의 동작은 도 11에서 설명된 레지스터(1350)과 동일하다. 따라서 이에 대한 설명은 생략한다. 이에, 도 11의 A 형 메모리 모듈(1000)과 같이, B 형 메모리 모듈(2000)에서, 호스트에 의한 제 1 및 제 2 메모리 장치(2100, 2200)의 전압 변경 동작의 관리가 용이해진다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 전자 시스템을 보여주는 그림이다. 도 1을 참조하면, 전자 시스템(1)은 호스트(10) 및 메모리 장치(100)를 포함할 수 있다. 예를 들어, 전자 시스템(1)은 가전 기기, 컴퓨터, 노트북, 태블릿, 스마트폰, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다. 예를 들어, 전자 시스템(1)은 호스트(10) 및 메모리 장치(100)를 모두 포함하는 단일의 시스템일 수 있다. 또는, 전자 시스템(1)의 호스트(10)와 메모리 장치(100)는 서로 별도의 장치로 구현될 수 있다.
호스트(10)는 전력 관리 칩(11)(PMIC: Power Management Integrated Chip) 및 전력 컨트롤러(12)를 포함할 수 있다. PMIC(11)는 호스트(10)의 제어에 따라 결정된 전압 레벨의 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 메모리 장치(100)에 제공한다. 전력 컨트롤러(12)는 메모리 장치(100)의 워크로드를 모니터링할 수 있다. 전력 컨트롤러(12)는 메모리 장치(100)의 워크로드를 모니터링할 수 있다. 전력 컨트롤러(12)는 워크로드를 기초로 DVFS 동작을 수행할 수 있다. 예를 들어, 워크로드는 메모리 장치(100)의 동작 밴드위스일 수 있다. 즉, 전력 컨트롤러(12)는 메모리 장치(100)의 동작 밴드위스를 모니터링하고, 이에 따라 메모리 장치(100)에 제공되는 변경 전압(VDD_var)의 전압 레벨을 변경할 수 있다.
예를 들어, 메모리 장치(100)의 동작 밴드위스가 낮은 경우, 메모리 장치(100)의 소비 전력을 줄이기 위해, 호스트(10)는 높은 전압 레벨로 변경한 변경 전압(VDD_var)을 메모리 장치(100)에 제공할 수 있다. 혹은, 메모리 장치(100)의 동작 밴드위스가 높은 경우, 메모리 장치(100)의 동작 성능을 향상시키기 위해, 호스트(10)는 높은 전압 레벨로 변경한 변경 전압(VDD_var)을 메모리 장치(100)에 제공할 수 있다. 다만, 호스트(10)는 메모리 장치(100)의 동작 중에 일정한 전압 레벨을 유지하도록 고정 전압(VDD_fix)를 메모리 장치(100)에 제공할 수 있다.
예를 들어, 호스트(10)는 범용 프로세서, 어플리케이션 프로세서(Application Processor), 또는 전자 장치일 수 있다. 또는, 호스트(10)는 하나 이상의 프로세서들을 포함하는 컴퓨팅 장치(예컨대, 퍼스널 컴퓨터(Personal Computer), 주변 장치, 디지털 카메라, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰(Smartphone), 태블릿(Tablet), 웨어러블(Wearable) 장치 등)일 수 있다. 다만, 이 예들은 본 발명을 제한하기 위한 것은 아니다.
메모리 장치(100)는 호스트(10)로부터 제공된 데이터 또는 호스트(10)로 제공될 데이터를 저장할 수 있다. 메모리 장치(100)는 호스트(10)로부터 커맨드 및 어드레스를 수신하여, 읽기(Read) 동작, 쓰기(Write) 동작, 또는 리프레시(Refresh) 동작을 수행할 수 있다. 메모리 장치(100)는 휘발성 메모리나, 불휘발성 메모리를 포함하는 어떠한 저장 매체로든 구현될 수 있다.
예를 들어, 메모리 장치(100)가 휘발성 메모리를 포함하는 경우, 메모리 장치(100)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), TRAM(Thyristor RAM), Z-RAM(Zero capacitor RAM), 또는 TTRAM(Twin transistor RAM), MRAM을 포함할 수 있다.
예를 들어, 메모리 장치(100)가 불휘발성 메모리를 포함하는 경우, 메모리 장치(100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(Flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
또는, 메모리 장치(100)는 UDIMM(Unbuffered Dual In-Line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), NVDIMM(Non Volatile DIMM) 등을 포함할 수 있다. 위 가정은 단지 본 발명의 이해를 돕기 위한 예시일 뿐이고, 본 발명을 제한하기 위한 것은 아니다.
메모리 장치(100)는 호스트(10)와 통신할 수 있다. 예로서, 메모리 장치(100)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCIe, M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), Firewire, UFS(Universal Flash Storage), TCP/IP(Transmission Control Protocol/Internet Protocol) 등의 다양한 유선 통신 규약들, 및 LTE(Long Term Evolution), WiMax, GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), HSPA(High Speed Packet Access), Bluetooth, NFC(Near Field Communication), WiFi, RFID(Radio Frequency Identification) 등의 다양한 무선 통신 규약들 중 하나 이상에 기초하여 호스트(10)와 통신할 수 있다. 다만, 이 예들은 본 발명을 제한하기 위한 것은 아니다.
본 발명에 따른 메모리 장치(100)는 내부 회로(110), 파워 스위치(140), 그리고 모드 레지스터(150)를 포함할 수 있다. 파워 스위치(140)는 호스트(10)로부터 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 제공받고, 모드 레지스터(150)에 저장된 제어 명령에 의해 고정 전압(VDD_fix) 및 변경 전압(VDD_var 중 하나의 전압을 내부 회로(110)에 제공한다. 상술한 바와 같이, 변경 전압(VDD_var)은 워크로드에 따른 호스트(10)의 제어에 의해 전압 레벨이 변경되는 전압이고, 고정 전압(VDD_fix)은 메모리 장치(100)의 동작 중에 전압 레벨이 변경되지 않는 전압이다. 모드 레지스터(150)는 호스트(10)로부터 파워 스위치(140)의 스위칭을 제어하기 위한 제어 명령을 수신하여 저장한다.
본 발명에 따른 전자 시스템(1)은 메모리 장치(100)의 워크로드에 따라 변경 전압(VDD_var)의 전압 레벨을 변경할 수 있다. 또한, 호스트(10)는 변경 전압(VDD_var)의 전압 레벨 변경 중에, 메모리 장치(100)에 고정 전압(VDD_fix)을 공급하도록 파워 스위치(140)를 제어한다. 일반적으로, 공급 전압이 변경되어 안정화되기까지 상대적으로 긴 시간이 소요된다. 반면에, 파워 스위치(140)에 의한 고정 전압(VDD_fix)과 변경 전압(VDD_var) 사이의 스위칭은 상대적으로 짧은 시간이 소요된다. 이에, 본 발명의 메모리 장치(100)는 공급 전압의 전압 레벨 변경 동작 중에 상대적으로 긴 전압 안정화 시간이 아닌 짧은 스위칭 시간 동안만 동작을 중단한다.
또한, 본 발명의 메모리 장치(100)는 변경 전압(VDD_var)의 전압 레벨이 변화되어 안정화될 때까지, 고정 전압(VDD_fix)를 제공하여 지속적으로 안정적인 전압을 공급한다. 즉, 본 발명의 메모리 장치(100)는 전압 변경 시간을 최소화할 수 있고, 전압 변경 중에도 내부 회로(110)에 항상 안정적인 전압을 공급할 수 있다. 이에, 본 발명의 메모리 장치(100)는 구동 전압의 변경에 따른 메모리 장치(100)의 특성 관리가 용이해 진다. 본 발명의 메모리 장치(100)를 포함하는 전자 시스템(1)의 자세한 동작은 도 3을 참조하여 설명될 것이다.
이하에서, 설명의 편의를 위해, 단일의 메모리 장치가 도 1의 메모리 장치(100)의 예시로서 설명될 것이다. 다만, 상술한 바와 같이, 본 발명은 복수의 메모리 장치를 포함하는 다양한 스토리지 장치에 적용될 수 있음은 쉽게 이해될 것이다.
도 2는 본 발명의 실시 예에 따른 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2을 참조하면, 메모리 장치(100)는 내부 회로(110), 코어 회로(120), 인터페이스 회로(130), 파워 스위치(140), 그리고 모드 레지스터(150)를 포함할 수 있다.
내부 회로(110)는 클록 버퍼(111), DLL(112)(DLL: Delay Locked Loop), 커맨드 디코더(113), 그리고 어드레스 래치(114)를 포함할 수 있다. 내부 회로(110)는 내부 전압(VDD_int)으로 구동될 수 있다. 내부 전압(VDD_int)은 전압 변경 동작에 의해 파워 스위치(140)를 통해 고정 전압(VDD_fix) 혹은 변경 전압(VDD_var)을 제공받을 수 있다.
클록 버퍼(111)는 패드(CK_t, CK_c)로부터 클록 신호를 수신하여 입력 클록 신호(CLK_i)를 생성할 수 있다. DLL(112)은 입력 클록 신호(CLK_i)의 메모리 장치 외부까지의 전송 경로 상에 존재하는 클록 버퍼(111) 및 데이터 출력 드라이버(132) 등에 의해 발생되는 지연 시간을 보상하도록 설계될 수 있다.
커맨드 디코더(113)는 커맨드 패드(CMD)를 통해 다양한 명령을 수신한다. 커맨드 디코더(113)는 로우 디코더(123), 컬럼 디코더(124), 모드 레지스터(150) 등과 같은 회로 블록으로 커맨드를 제공한다.
어드레스 래치(114)는 어드레스 패드(ADDR)를 통해 액세스하는 메모리 셀의 주소를 수신한다. 메모리 셀에 데이터가 저장되거나, 메모리 셀로부터 데이터를 독출하는 경우, 메모리 셀을 선택하는 어드레스(ADDR)는 어드레스 래치(114), 컬럼 디코더(124), 로우 디코더(123)를 통해 제공될 수 있다.
코어 회로(120)는 메모리 셀 어레이(121), 센스 앰프(122), 로우 디코더(123), 그리고 컬럼 디코더(124)를 포함할 수 있다. 코어 회로(120)는 코어 전압(VDD_core)에 의해 구동될 수 있다. 메모리 셀 어레이(121)에 저장되는 데이터의 전압 레벨은 PVT(Process, Voltage, Temperature)에 민감하다. 따라서, 메모리 셀 어레이(121)의 정상 동작을 위해, 메모리 셀 어레이(121)는 일정 이상의 전압을 공급 받아야 한다. 이에, 코어 전압(VDD_core)은 고정 전압(VDD_fix)을 통해 전압을 제공받는다. 예를 들어, 도시되지 않았지만, 코어 전압(VDD_core)은 고정 전압(VDD_fix)을 직접 제공받을 수 있다. 혹은, 코어 전압(VDD_core)은 고정 전압(VDD_fix)을 사용하는 전압 레귤레이터(Voltage Regulator), 전압 생성기(Voltage Generator) 등을 통해 전압을 제공받을 수 있다.
메모리 셀 어레이(121)는 저장된 데이터를 센스 앰프(122)를 통해 데이터 출력 드라이버(132)로 제공할 수 있다. 또는, 메모리 셀 어레이(121)는 데이터 입력 드라이버(131)로부터 수신된 데이터를 센스 앰프(122)를 통해 정해진 어드레스에 저장할 수 있다. 이 때, 컬럼 디코더(124)와 로우 디코더(123)는 입출력될 데이터에 대한 메모리 셀의 어드레스를 메모리 셀 어레이(121)로 제공할 수 있다. 메모리 셀 어레이(121) 및 센스 앰프(122)는 코어 전압(VDD_core) 이외에도 펌프 전압(VPP), 게이트 전압, 워드 라인 전압과 같은 다양한 전압에 의해 구동될 수 있다. 또한, 컬럼 디코더(124) 및 로우 디코더(123)는 상술한 전압 레벨들을 갖는 신호를 생성하기 위해 다양한 전압에 의해 구동될 수 있다. 다만, 이는 본 발명과는 연관성이 없는바, 이에 대한 설명은 생략한다.
인터페이스 회로(130)는 데이터 입력 드라이버(131) 및 데이터 출력 드라이버(132)를 포함할 수 있다. 인터페이스 회로(130)의 특성 관리를 위해, 인터페이스 회로(130)는 내부 회로(110) 및 코어 회로(120)와 구분된 인터페이스 전압(VDDQ)에 의해 구동될 수 있다.
데이터 입력 드라이버(131)는 데이터 패드(DQ)를 통해 제공된 데이터를 수신하여 센스 앰프(122)로 제공할 수 있다. 데이터 출력 드라이버(132)는 데이터 패드(DQ)를 통해 메모리 셀 어레이(121)에 저장된 데이터를 출력할 수 있다. 데이터 입력 드라이버(131)는 데이터의 수신 시에, 데이터 스트로브 신호를 데이터 스트로브 패드(DQS)를 통해 수신할 수 있다. 또한, 데이터 출력 드라이버(132)는 데이터의 출력 시에, 데이터 스트로브 신호를 데이터 스트로브 패드(DQS)를 통해 출력할 수 있다.
최근의 메모리 장치(100)의 전원 전압은 지속적으로 낮아지는 추세이다. 또한, 메모리 장치(100)는 소모 전력을 감소시키기 위한 DVFS 동작에 의해 고전압 혹은 저전압의 다양한 전압 레벨의 구동 전압을 지원해야 한다.
본 발명의 메모리 장치(100)는 복수의 구동 전압 사이의 전압 스위칭을 수행하기 위한 파워 스위치(140) 및 스위칭을 제어하기 위한 제어 명령을 저장하는 모드 레지스터(150)를 포함할 수 있다.
본 발명의 파워 스위치(140)는 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 제공받고, 제어 신호(CTRL)에 의해 선택된 하나의 전압을 내부 전압(VDD_int)으로서 내부 회로(110)에 제공한다. 파워 스위치(140)의 예시적인 구성은 도 5에 도시되었다. 본 발명의 모드 레지스터(150)는 도 1의 호스트(10)로부터 제어 명령을 제공받아 저장하고, 이를 제어 신호(CTRL)로서 파워 스위치(140)에 제공한다. 모드 레지스터(150)의 예시적인 구성은 도 6에 도시되었다.
또한, 메모리 장치(100)는 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 제공받기 위한 각각의 전용 패드를 포함할 수 있다. 도시되지 않았지만, 메모리 장치(100)는 고정 전압(VDD_fix) 및 변경 전압(VDD_var)을 내부 회로(110)에 안정적으로 제공하기 위한 각각의 전압에 대한 복수의 파워 라인(Power line)을 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 도 1의 전자 시스템의 동작을 보여주는 순서도이다. 도 3은 도 1 및 도 2를 참조하여 설명될 것이다. 도 3을 참조하면, 도 1의 전자 시스템(1)은 변경 전압(VDD_var)의 전압 레벨을 변경되는 중에도 지속적으로 안정적인 전압을 메모리 장치(100)에 포함된 내부 회로(110)에 공급할 수 있다.
S110 단계에서, 메모리 장치(100)는 파워 스위치(140)를 통해 내부 회로(110)에 변경 전압(VDD_var)을 제공한다. 상술한 바와 같이, 파워 스위치(140)는 모드 레지스터(150)에 저장된 제어 명령에 의해 제어된다. 또한, 모드 레지스터(150)는 호스트(10)로부터 수신한 제어 명령을 저장하여 파워 스위치(140)에 제공한다. 내부 회로(110)의 동작 중에, 변경 전압(VDD_var)은 안정적인 전압 레벨을 유지한다.
메모리 장치(100)의 동작 중에 호스트(10)는 메모리 장치(100)의 워크로드를 모니터링한다. 워크로드가 기준값을 초과하거나 미달하는 경우, 호스트(10)는 이에 따라 메모리 장치(100)의 공급 전압의 변경 동작을 수행한다. 워크로드에 따라, 호스트(10)는 변경되는 목표 전압 레벨을 결정할 수 있다.
S120 단계에서, 호스트(10)로부터 제공된 제어 명령에 의해, 파워 스위치(140)는 내부 회로(110)에 제공되는 전압을 변경 전압(VDD_var)에서 고정 전압(VDD_fix)으로 스위칭한다. 예를 들어, 파워 스위치(140)에 의한 전압의 스위칭은 메모리 장치(100)의 파워 다운 모드(Power Down Mode)에서 수행될 수 있다. 이는 메모리 장치(100)의 동작 중에 공급 전압이 변경되는 경우, 메모리 장치(100)의 동작 특성 관리가 어렵기 때문이다. 파워 다운 모드는 JEDEC(Joint Electron Device Engineering Council)의 표준 문헌에 의해 정의된다. 메모리 장치(100)는 파워 다운 모드에 진입한 동안에 디셀렉트(Deslect)되고, 읽기, 쓰기 그리고 리프레시 등의 커맨드를 수신하지 않는다. 다만, 본 발명의 메모리 장치(100)는 파워 다운 모드에서, 전압 스위칭 동작을 수행할 수 있다.
메모리 장치(100)가 파워 모드에 진입하기 전에, 호스트(10)는 제어 명령을 메모리 장치(100)에 제공할 수 있다. 제어 명령은 파워 스위치(140)가 내부 회로(110)에 고정 전압(VDD_fix)을 공급하도록 제어하기 위한 명령을 포함할 수 있다. 모드 레지스터(150)는 제어 명령을 저장한다. 이어, 저장된 제어 명령에 의해, 파워 다운 모드에서 파워 스위치(140)는 내부 회로(110)에 고정 전압(VDD_fix)을 공급하도록 스위칭된다. 메모리 장치(100)는 스위칭 종료 후 파워 다운 모드에서 빠져나갈 수 있다.
S130 단계에서, 호스트(10)의 제어에 의해, 변경 전압(VDD_var)은 목표 전압으로 변경된다. 호스트(10)가 S130 단계를 수행하는 동안, 메모리 장치(100)는 고정 전압(VDD_fix)에 의해 구동되며, 읽기, 쓰기, 리프레시 등의 정상 동작을 수행할 수 있다. S130 단계 이후, 변경 전압(VDD_var)은 목표 전압 레벨로 변경되고, 안정화를 완료할 수 있다.
S140 단계에서, 호스트(10)로부터 제공된 제어 명령에 의해, 파워 스위치(140)는 내부 회로(110)에 제공되는 전압을 고정 전압(VDD_fix)에서 변경 전압(VDD_var)으로 스위칭한다. 파워 스위치(140)에 의한 전압 스위칭 동작은 S120 단계에서 설명된 바와 동일하다. 따라서 이에 대한 설명은 생략한다. 이후, 내부 회로(110)는 변경된 전압 레벨을 갖는 변경 전압(VDD_var)에 의해 동작한다.
결과적으로, 메모리 장치(100)는 내부 회로(110)에 대한 공급 전압의 전압 레벨의 변경 동작을 완료한다. 또한, 변경 전압(VDD_var)의 전압 레벨이 변동되는 S130 단계에서, 내부 회로(110)는 일정한 전압 레벨을 갖는 고정 전압(VDD_fix)을 에 제공받아 정상 동작한다. 이에, 메모리 장치(100)의 동작 특성 관리가 용이 해진다.
도 4는 본 발명의 실시 예에 따른 도 2의 메모리 장치의 동작에 따른 내부 전압의 변화를 보여주는 타이밍도이다. 도 4는 도 1 및 도 2를 참조하여 설명될 것이다. 도 4의 예에서, 메모리 장치(100)가 내부 전압(VDD_int)을 1.1V에서 0.9V까지 감소시키는 경우를 가정한다. 상술한 바와 같이 t0~t4의 각 시점에서, 제어 신호(CTRL)에 의한 스위칭은 파워 다운 모드에서 실행되며, 스위칭 완료 후 메모리 장치(100)는 파워 다운 모드에서 빠져나와 정상 동작할 수 있다. 이하에서, 이에 대한 설명은 생략한다. 여기서, 시간 구간(Ts)는 스위칭 시간이고, 시간 구간(Tt)는 변경 전압(VDD_var)의 전압 레벨이 변경되기 시작하여 완료되기까지의 시간이다.
t0~t1에서, 모드 레지스터(150)로부터 제공된 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 변경 전압(VDD_var)을 제공한다. 이에 내부 전압(VDD_int)는 1.1V를 제공받고, 내부 회로(110)는 1.1V의 전압으로 동작한다.
t1~t2에서, 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 고정 전압(VDD_fix)을 제공한다. 이에, 내부 전압(VDD_int)는 1.2V를 제공받고, 내부 회로(110)는 1.2V의 전압으로 동작한다. 또한, 변경 전압(VDD_var)은 1.0V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t2~t3에서, 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 안정화된 변경 전압(VDD_var)을 제공한다. 이에, 내부 전압(VDD_int)은 1.0V를 제공받고, 내부 회로(110)는 1.0V의 전압으로 동작한다.
t3~t4에서, 제어 신호(CTRL)에 의해, 파워 스위치(140)는 내부 전압(VDD_int)에 고정 전압(VDD_fix)을 제공한다. 이에, t1~t2 구간과 동일하게, 내부 전압(VDD_int)은 0.9V를 제공받고, 내부 회로(110)는 1.2V의 전압으로 동작한다. 또한, 변경 전압(VDD_var)은 0.9V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t4 이후, 메모리 장치(100)는 t2~t3 구간과 동일한 동작을 한다. 즉, 내부 회로(110)는 0.9V의 전압 레벨을 변경 전압(VDD_var)으로부터 제공받아 동작한다. 결과적으로, 메모리 장치(100)는 내부 회로(110)에 1.1V에서 0.9V까지의 변경된 전압을 제공한다.
도 5는 도 2에 도시된 파워 스위치를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 파워 스위치(140)는 제 1 및 제 2 스위치(141, 142)를 포함할 수 있다. 여기서, 제어 신호(CTRL)는 제 1 및 제 2 제어 신호(CTRL1, CTRL2)를 포함할 수 있다.
제 1 스위치(141)는 제 1 제어 신호(CTRL1)에 의해 제어되고, 변경 전압(VDD_var)을 내부 전압(VDD_int)에 제공한다. 또한, 제 2 스위치(142)는 제 2 제어 신호(CTRL2)에 의해 제어되고, 고정 전압(VDD_fix)을 내부 전압(VDD_int)에 제공한다.
제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 제 1 및 제 2 스위치(141, 142)가 동시에 턴 온 되지 않도록 생성된다. 또한, 제 1 및 제 2 스위치(141, 142) 각각에 의해 전달되는 전압 레벨이 다르기 때문에, 제 1 및 제 2 제어 신호(CTRL1, CTRL2) 각각은 제 1 및 제 2 스위치(141, 142)에 다른 전압 레벨로 제공될 수 있다.
예를 들어, 제 1 및 제 2 스위치(141, 142)는 NMOS 트랜지스터, PMOS 트랜지스터, 혹은 트랜스 미션 게이트(Transmission Gate) 등의 스위치 회로로 구성될 수 있다. 혹은, 파워 스위치(140)는 다중화기(Multiplexer)로 구성될 수 있다. 또는, 파워 스위치(140)는 보다 안정적인 전압을 내부 회로(110)에 제공하기 위한 전압 레귤레이터(Voltage Regulator)를 더 포함할 수 있다. 다만, 본 발명의 파워 스위치(140)는 이에 제한되는 것은 아니다.
도 6은 도 2에 도시된 모드 레지스터를 예시적으로 보여주는 블록도이다. 도 6은 도 2 및 도 5를 참조하여 설명될 것이다. 도 6을 참조하면, 모드 레지스터(150)는 레지스터(151), 제 1 및 제 2 레벨 시프터(152, 153)를 포함할 수 있다. 제어 신호(CTRL)는 제 1 및 제 2 제어 신호(CTRL1, CTRL2)를 포함할 수 있다.
레지스터(151)는 커맨드 디코더(133)로부터 전압 변경에 대한 제어 명령을 제공받을 수 있다. 도시되지 않았지만, 모드 레지스터 쓰기(Mode Register Write) 명령에 의해, 레지스터(151)는 도 2의 데이터 입력 드라이버(131)로부터 데이터를 입력 받아 전압 변경에 대한 제어 명령을 저장할 수 있다. 레지스터(151)는 저장된 제어 명령을 기초로 파워 스위치(140)의 스위칭을 제어하기 위한 제 1 및 제 2 신호(Sig1, Sig2)를 생성한다. 예를 들어, 파워 스위치(140)가 도 5와 같이 제 1 및 제 2 스위치(141, 142)를 포함하는 경우, 생성된 제 1 및 제 2 신호(Sig1, Sig2)는 각각 반대의 로직 레벨을 갖는 신호일 수 있다.
제 1 레벨 시프터(152)는 제 1 신호(Sig1)를 제공받아, 변경 전압(VDD_var)의 전압 레벨로 변경하여 도 5의 제 1 스위치(141)에 제공한다. 제 2 레벨 시프터(153)는 제 2 신호(Sig2)를 제공받아, 고정 전압(VDD_fix)의 전압 레벨로 변경하여 도 5의 제 2 스위치(142)에 제공한다. 제 1 및 제 2 신호(Sig1, Sig2)의 전압 레벨을 변경하는 이유는 제 1 및 제 2 스위치(141, 142)에 의해 전달되는 변경 전압(VDD_var) 및 고정 전압(VDD_fix) 각각의 전압 레벨이 다르기 때문이다. 즉, 도 5의 예에서, 제 1 및 제 2 스위치(141, 142) 각각이 변경 전압(VDD_var) 및 고정 전압(VDD_fix)을 정상적으로 전달하기 위함이다.
도 6의 예에서, 모드 레지스터(150)는 레벨 시프터로 구성되는 것으로 도시되었다. 예를 들어, 모드 레지스터(150)는 전압 레귤레이터 또는 전압 생성기 등으로 구성될 수 있다. 혹은, 레지스터(151)가 고정 전압(VDD_fix) 및 변경 전압(VDD_var)과 비교하여 충분히 높거나 충분히 낮은 전압 레벨을 갖는 로직 신호를 생성하도록 구성되는 경우, 모드 레지스터(150)는 상술한 레벨 시프터, 전압 레귤레이터, 또는 전압 생성기 등을 포함하지 않을 수 있다. 상술한 예들은 예시적인 것으로, 모드 레지스터(150)은 이에 한정되지 않는다. 도시되지 않았지만, 제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 파워 다운 모드에 진입하여 일정 시간 동안 도 5의 제 1 및 제 2 스위치를 턴 오프하도록 제어될 수 있다. 당업자는 이를 위한 로직 회로가 부가될 수 있음을 쉽게 이해할 수 있을 것이다.
도 7은 도 2의 메모리 장치가 공급 전압을 스위칭하기 위해 제어 명령을 수신하는 과정을 예시적으로 보여주는 타이밍 도이다. 도 7은 도 1 및 도 2를 참조하여 설명될 것이다.
t0~t1에서, 메모리 장치(100)는 호스트(10)로부터 제 1 및 제 2 모드 레지스터 쓰기(Mode Register Write) 명령(MRW1, MRW2)을 제공받는다. 제 1 및 제 2 모드 레지스터 쓰기 명령(MRW1, MRW2)에 의해, 메모리 장치(100)의 파워 스위치(140)의 스위칭을 제어하기 위한 제어 명령을 모드 레지스터(150)에 저장한다. 해당 구간에서, 파워 스위치(140)는 이전에 저장된 모드 레지스터(150)의 제어 명령을 기초로 생성된 제 1 및 제 2 제어 신호(CTRL1, CTRL2)에 의해 동작한다. 즉, 파워 스위치(140)는 변경 전압(VDD_var)을 내부 회로(110)에 제공한다.
t1에서, 메모리 장치(100)는 호스트(10)로부터 파워 다운 엔트리(Power Down Entry) 명령을 수신하여 파워 다운 모드에 진입한다. 도 6에서 설명한 바와 같이, 제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 파워 다운 모드 진입 후 일정 시간 동안 도 5의 제 1 및 제 2 스위치(141, 142)를 턴 오프하는 로직 레벨을 유지한다. 이에, 내부 회로(110)는 공급 전압을 제공받지 않고, 플로팅(Floating) 상태가 된다. 호스트(10)는 t1시점부터 변경 전압(VDD_var)의 전압 레벨을 변경할 수 있다.
t2에서, t0에서 수신되어 모드 레지스터(150)에 저장된 제어 명령에 의해, 메모리 장치(100)의 파워 스위치(140)는 고정 전압(VDD_fix)을 내부 회로(110)에 제공하도록 스위칭한다. t1~t2에서, 메모리 장치(100)는 파워 다운 모드에 진입하였으므로 클록 신호에 동기되어 동작하지 않는다.
t3에서, 메모리 장치(100)는 호스트(10)로부터 읽기, 쓰기, 리프레시 등의 유효한 명령(Valid)을 수신하여 정상 동작한다. 이어, 호스트(10)에 의한 변경 전압(VDD_var)의 전압 레벨 변경이 완료된다. t3~t5에서, 메모리 장치(100)는 고정 전압(VDD_fix)에 의해 동작한다.
t4~t5에서, 메모리 장치(100)는 호스트(10)로부터 공급 전압을 스위칭하기 위한 제어 명령을 수신하고, 이어 메모리 장치(100)는 스위칭 동작을 수행하기 위해 파워 다운 모드에 진입한다. t5 이후, t4에서 수신되어 모드 레지스터(150)에 저장된 제어 명령에 의해, 메모리 장치(100)의 파워 스위치(140)는 변경 전압(VDD_var)을 내부 회로(110)에 제공하도록 스위칭한다. 이후의 동작은 t1~t3에서의 동작과 동일하므로 이에 대한 설명은 생략한다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 전자 시스템을 보여주는 그림이다. 도 8을 참조하면, 전자 시스템(2)은 호스트(20) 및 메모리 장치(200)를 포함할 수 있다. 도 1의 호스트(10)와 같이, 호스트(20)는 PMIC(21)를 포함할 수 있다.
메모리 장치(200)는 내부 회로(210), 파워 스위치(240), 그리고 모드 레지스터(250)를 포함할 수 있다. 내부 회로(210)가 파워 스위치(240)를 통해 고정 전압(VDD_fix)이 아닌 제 1 및 제 2 변경 전압(VDD_var1, VDD_var2) 중 선택된 하나의 전압을 제공받는 점을 제외하고, 메모리 장치(200)는 도 1의 메모리 장치(100)와 동작 및 구성이 동일하다. 따라서, 이에 대한 설명은 생략한다. 도시되지 않았지만, 메모리 장치(200)는 고정 전압(VDD_fix), 제 1 및 제 2 변경 전압(VDD_var1, VDD_var2)을 수신하기 위한 각각의 전용 패드를 포함할 수 있다.
도 8의 전자 시스템(2)은 제 1 변경 전압(VDD_var1)에 의해 내부 회로(210)가 구동하는 중에, 제 2 변경 전압(VDD_var2)의 전압 레벨을 가변할 수 있다. 상술한 바와 같이, 가변되는 제 2 변경 전압(VDD_var2)의 전압 레벨은 메모리 장치(200)의 워크로드에 따라 정해질 수 있다. 이후, 제 2 변경 전압(VDD_var2)의 전압 변화가 완료된 이후, 전자 시스템(2)은 메모리 장치(200)가 안정화된 제 2 변경 전압(VDD_var2)을 내부 회로(210)에 제공하도록 제어한다. 즉, 도 1의 전자 시스템(1)과 달리, 제 2 변경 전압(VDD_var2)의 전압 레벨이 변경되는 중에, 도 8의 전자 시스템(2)은 고정 전압(VDD_fix)으로의 스위칭 과정을 생략할 수 있다. 이에, 전자 시스템(2)은 메모리 장치(200)의 내부 회로(210)에 목표 전압을 제공하기 까지 전압 스위칭에 따른 커맨드 낭비를 줄일 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 도 8의 전자 시스템의 동작을 보여주는 순서도이다. 도 9는 도 8을 참조하여 설명될 것이다. 도 9를 참조하면, 전자 시스템(2)은 전압 레벨의 변경이 완료된 제 2 변경 전압(VDD_var2)를 내부 회로(210)에 한번의 스위칭을 통해 제공할 수 있다.
S210 단계에서, 메모리 장치(200)는 파워 스위치(240)를 통해 내부 회로(210)에 제 1 변경 전압(VDD_var1)을 제공한다. 이는 도 3의 S110 단계와 동일하다. 따라서 이에 대한 설명은 생략한다.
S220 단계에서, 제 2 변경 전압(VDD_var2)은 호스트(20)의 제어에 의해 목표 전압으로 변경된다. 내부 회로(210)의 동작 중에, 제 1 변경 전압(VDD_var1)은 안정적인 전압 레벨을 유지한다. 호스트(20)는 메모리 장치(200)의 워크로드를 모니터링하고, 이에 따라 메모리 장치(200)의 공급 전압의 변경 동작을 수행한다. 호스트(20)가 S220 단계를 수행하는 동안, 메모리 장치(200)는 제 1 변경 전압(VDD_var1)에 의해 구동되며, 읽기, 쓰기, 리프레시 등의 정상 동작을 수행할 수 있다. S220 단계를 통해, 제 2 변경 전압(VDD_var2)은 목표 전압 레벨로 변경되고, 안정화를 완료할 수 있다.
S230 단계에서, 호스트(20)로부터 제공된 제어 명령에 의해 파워 스위치(240)는 내부 회로(210)에 제공되는 전압을 제 1 변경 전압(VDD_var1)에서 제 2 변경 전압(VDD_var2)으로 스위칭한다. 파워 스위치(240)에 의한 전압 스위칭 동작은 도 3의 S120 단계에서 설명된 바와 동일하다. 따라서 이에 대한 설명은 생략한다. 상술한 바와 같이, 파워 스위치(240)에 의한 공급 전압의 스위칭은 메모리 장치(200)의 파워 다운 모드에서 수행된다. 이에 대한, 호스트(20)와 메모리 장치(200) 사이의 동작은 도 7에 도시된 바와 같다.
도 10은 본 발명의 다른 실시 예에 따른 도 8의 메모리 장치의 동작에 따른 내부 공급 전압의 변화를 보여주는 타이밍도이다. 도 10은 도 4 및 도 8을 참조하여 설명될 것이다. 도 8의 예에서, 도 4와 동일하게, 메모리 장치(200)가 내부 전압(VDD_int)을 1.1V에서 0.9V까지 감소시키는 경우를 가정한다. 여기서, 시간 구간(Ts) 및 시간 구간(Tt)의 정의는 도 4에서 설명된 바와 같다.
t0~t1에서, 모드 레지스터(250)로부터 제공된 제어 신호(CTRL)에 의해, 파워 스위치(240)는 내부 전압(VDD_int)에 제 1 변경 전압(VDD_var1)을 제공한다. 이에 내부 전압(VDD_int)은 1.1V를 제공받고, 내부 회로(210)는 1.1V의 전압으로 동작한다. 또한, 제 2 변경 전압(VDD_var2)은 1.2V에서 1.0V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t1~t2에서, 제어 신호(CTRL)에 의해, 파워 스위치(240)는 내부 전압(VDD_int)에 제 2 변경 전압(VDD_var2)을 제공한다. 이에, 내부 전압(VDD_int)은 1.0V를 제공받는다. 이에, 내부 회로(210)는 1.0V의 전압으로 동작한다. 또한, 제 1 변경 전압(VDD_var1)은 1.1V에서 0.9V의 전압 레벨로 변경되며, 시간 구간(Tt) 이후 안정화가 완료된다.
t2~t3에서, 제어 신호(CTRL)에 의해, 파워 스위치(240)는 내부 전압(VDD_int)에 안정화된 제 1 변경 전압(VDD_var1)을 제공한다. 이에, 내부 회로(210)는 제 1 변경 전압(VDD_var1)을 제공받아 0.9V의 전압으로 동작한다.
t3 이후, 메모리 장치(200)는 t0~t2 구간과 동일한 동작을 한다. 결과적으로, 메모리 장치(200)는 내부 회로(210)에 1.1V에서 0.9V 까지의 변경된 전압을 제공한다. 도 4와 비교하면, 메모리 장치(200)는 고정 전압(VDD_fix)으로의 스위칭 단계를 생략할 수 있다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 메모리 모듈을 보여주는 그림이다. 도 11 및 도 12에 도시된 메모리 모듈(1000, 2000)은 DIMM(Dual In-line Memory Module) 타입의 구조를 갖는다. 메모리 모듈(1000, 2000) 각각은 도 1 내지 도 10을 참조하여 설명된 파워 스위치(140, 240)를 포함하는 메모리 장치(100, 200)를 포함할 수 있다. 도 11 및 도 12에서, 메모리 장치(100, 200)는 제 1 및 제 2 메모리 장치(1100, 1200, 2100, 2200)로서 도시되었다.
도 11을 참조하면, RDIMM(Registered DIMM)의 형태를 갖는 A 형 메모리 모듈(1000)이 도시되었다. A 형 메모리 모듈(1000)은 제 1 및 제 2 메모리 장치(1100, 1200), 커맨드/어드레스(CA) 레지스터(1300), 그리고 전송 선로(1400)를 포함할 수 있다. 제 1 및 제 2 메모리 장치(1100, 1200)는 CA 레지스터(1300)와 연결된다. CA 레지스터(1300)는 호스트 출력부의 로드를 줄이기 위해 호스트로부터 제 1 및 제 2 메모리 장치(1100, 1200)로 송신되는 어드레스 또는 커맨드의 버퍼 역할을 한다.
RDIMM의 구조에서 호스트가 제 1 및 제 2 메모리 장치(1100, 1200)에 접근하는 경우, 호스트는 제 1 및 제 2 메모리 장치(1100, 1200) 각각과 개별 전송 선로(DQ_G)를 통하여 데이터를 직접 교환한다. 반면, 호스트는 CA 레지스터(1300)를 통하여 어드레스 또는 커맨드를 제 1 및 제 2 메모리 장치(1100, 1200) 각각에 제공한다.
제 1 및 제 2 메모리 장치(1100, 1200) 각각은 파워 스위치(1140, 1240)를 포함할 수 있다. 파워 스위치(1140, 1240)는 전송 선로(1400)를 통해 CA 레지스터(1300)로부터 수신되는 제어 명령에 의해 제어된다. CA 레지스터(1300)는 레지스터(1350)를 포함할 수 있다. 레지스터(1350)는 도 1 및 도 8에 도시된 모드 레지스터(150, 250)일 수 있다. 레지스터(1350)는 호스트로부터 제공된 파워 스위치(1140, 1240)에 대한 제어 명령을 저장하고, 파워 스위치(1140, 1240)에 제공한다. 이에 대한 동작은 도 1 내지 도 10에서 설명된 바와 같다. 따라서 이에 대한 설명은 생략한다. 이에, 호스트는 제 1 및 제 2 메모리 장치(1100, 1200)에 대한 공급 전원의 제어를 하나의 제어 명령에 의해 처리할 수 있으므로, 제 1 및 제 2 메모리 장치(1100, 1200)의 전압 변경 동작의 관리가 용이해진다.
도 12를 참조하면, LRDIMM(Load Reduced DIMM)의 형태를 갖는 B 형 메모리 모듈(2000)이 도시되었다. B 형 메모리 모듈(2000)은 제 1 및 제 2 메모리 장치(2100, 2200), 메모리 버퍼(2300), 그리고 전송 선로(2400)를 포함할 수 있다. 제 1 및 제 2 메모리 장치(2100, 2200)는 전송 선로(2400)를 통해 메모리 버퍼(2300)와 연결된다. 메모리 버퍼(2300)는 호스트 출력부의 로드를 줄여주는 역할을 한다.
LRDIMM의 구조에서 호스트가 제 1 및 제 2 메모리 장치(2100, 2200)에 접근하는 경우, 호스트는 메모리 버퍼(2300) 및 전송 선로(2400)를 통하여 제 1 및 제 2 메모리 장치(2100, 2200)와 데이터, 커맨드 및 어드레스를 간접적으로 교환한다.
제 1 및 제 2 메모리 장치(2100, 2200) 각각은 파워 스위치(2140, 2240)를 포함할 수 있다. 파워 스위치(2140, 2240)는 전송 선로(2400)를 통해 메모리 버퍼(2300)로부터 수신되는 제어 명령에 의해 제어된다. 메모리 버퍼(2300)는 레지스터(2350)를 포함할 수 있다. 레지스터(2350)는 도 1 및 도 8에 도시된 모드 레지스터(150, 250)일 수 있다. 레지스터(2350)의 동작은 도 11에서 설명된 레지스터(1350)과 동일하다. 따라서 이에 대한 설명은 생략한다. 이에, 도 11의 A 형 메모리 모듈(1000)과 같이, B 형 메모리 모듈(2000)에서, 호스트에 의한 제 1 및 제 2 메모리 장치(2100, 2200)의 전압 변경 동작의 관리가 용이해진다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
1, 2 : 전자 시스템 10, 20 : 호스트
11, 21 : 전력 관리 칩 12, 22 : 전력 컨트롤러
100, 200 : 메모리 장치 110, 210 : 내부 회로
111 : 클록 버퍼 112 : DLL
113 : 커맨드 디코더 114 : 어드레스 래치
120 : 코어 회로 121 : 메모리 셀 어레이
122 : 센스 앰프 123 : 로우 디코더
124 : 컬럼 디코더 130 : 인터페이스 회로
131 : 데이터 입력 드라이버 132 : 데이터 출력 드라이버
140, 240, 1140, 1240, 2140, 2240 : 파워 스위치
141 : 제 1 스위치
142 : 제 2 스위치 150, 250 : 모드 레지스터
151 : 레지스터 152 : 제 1 레벨 시프터
153 : 제 2 레벨 시프터 1000, 2000 : 메모리 모듈
1100, 1200, 2100, 2200 : 메모리 장치
1300 : 커맨드/어드레스(CA) 레지스터
1350, 2350 : 레지스터
1400, 2400 : 전송 선로
2300 : 메모리 버퍼
11, 21 : 전력 관리 칩 12, 22 : 전력 컨트롤러
100, 200 : 메모리 장치 110, 210 : 내부 회로
111 : 클록 버퍼 112 : DLL
113 : 커맨드 디코더 114 : 어드레스 래치
120 : 코어 회로 121 : 메모리 셀 어레이
122 : 센스 앰프 123 : 로우 디코더
124 : 컬럼 디코더 130 : 인터페이스 회로
131 : 데이터 입력 드라이버 132 : 데이터 출력 드라이버
140, 240, 1140, 1240, 2140, 2240 : 파워 스위치
141 : 제 1 스위치
142 : 제 2 스위치 150, 250 : 모드 레지스터
151 : 레지스터 152 : 제 1 레벨 시프터
153 : 제 2 레벨 시프터 1000, 2000 : 메모리 모듈
1100, 1200, 2100, 2200 : 메모리 장치
1300 : 커맨드/어드레스(CA) 레지스터
1350, 2350 : 레지스터
1400, 2400 : 전송 선로
2300 : 메모리 버퍼
Claims (10)
- 제어 명령에 따라, 제 1 전압 또는 제 2 전압을 내부 회로에 제공하는 파워 스위치를 포함하는 메모리 장치; 그리고
상기 제 1 전압, 상기 제 2 전압, 그리고 상기 제어 명령을 생성하고, 상기 제 1 전압, 상기 제 2 전압, 그리고 상기 제어 명령을 상기 메모리 장치에 제공하는 전력 관리 장치를 포함하되,
상기 전력 관리 장치는 상기 제 1 전압의 레벨이 변화하는 동안에는 상기 파워 스위치가 상기 내부 회로에 상기 제 2 전압을 제공하도록, 상기 제 1 전압 레벨의 변화가 완료된 후에 상기 파워 스위치가 상기 내부 회로에 상기 제 1 전압을 제공하도록 상기 제어 명령을 제공하는 전자 장치. - 제 1 항에 있어,
상기 메모리 장치는,
상기 제 1 전압을 입력받아 상기 파워 스위치에 전달하는 제 1 전용 패드; 그리고
상기 제 2 전압을 입력받아 상기 파워 스위치에 전달하는 제 2 전용 패드를 더 포함하는 전자 장치. - 제 1 항에 있어,
상기 전력 관리 장치는 상기 메모리 장치의 워크로드에 따라 상기 제 1 전압의 레벨을 가변하고, 상기 제 2 전압의 레벨을 상기 메모리 장치의 동작 중에 가변하지 않는 전자 장치. - 제 1 항에 있어,
상기 전력 관리 장치는 상기 메모리 장치의 워크로드에 따라 상기 제 1 전압 및 상기 제 2 전압의 레벨을 가변하고, 상기 제 2 전압의 레벨을 상기 제 1 전압의 레벨이 변화하는 동안 유지하는 전자 장치. - 제 1 전압 및 제 2 전압을 생성하는 전력 관리 장치 및 상기 제 1 전압 및 상기 제 2 전압을 제공받는 메모리 장치를 포함하는 전자 장치의 상기 메모리 장치의 공급 전압 변경 방법에 있어,
상기 메모리 장치의 내부 회로에 상기 제 1 전압을 제공하는 단계;
상기 전력 관리 장치에 의해, 상기 제 2 전압의 레벨을 변경하는 단계; 그리고
상기 제 2 전압의 레벨의 변경이 완료된 후에, 상기 전력 관리 장치의 제어 명령에 따라 상기 내부 회로에 공급되는 전압을 상기 제 1 전압에서 상기 제 2 전압으로 스위칭하는 단계를 포함하는 공급 전압 변경 방법. - 제 5 항에 있어,
상기 전력 관리 장치는 상기 제 1 전압의 레벨을 상기 메모리 장치의 동작 중에 가변하지 않는 공급 전압 변경 방법. - 제 6 항에 있어,
상기 내부 회로에 상기 제 2 전압이 제공되는 경우, 상기 제어 명령에 따라 상기 내부 회로에 공급되는 전압을 상기 제 2 전압에서 상기 제 1 전압으로 스위칭하는 단계를 더 포함하되,
상기 제 1 전압으로 스위칭하는 단계는 상기 제 1 전압을 제공하는 단계 이전에 수행되는 공급 전압 변경 방법. - 제 7 항에 있어,
상기 제 1 전압으로 스위칭하는 단계 및 상기 제 2 전압으로 스위칭하는 단계 각각은 상기 메모리 장치의 파워 다운 모드(Power Down Mode)에서 수행되는 공급 전압 변경 방법. - 제 5 항에 있어,
상기 전력 관리 장치는 상기 메모리 장치의 워크로드에 따라 상기 제 1 전압 및 상기 제 2 전압의 레벨을 가변하여 상기 메모리 장치에 제공하고,
상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨을 변경하는 단계 동안 일정하게 유지되는 공급 전압 변경 방법. - 제 9 항에 있어,
상기 제 2 전압으로 스위칭하는 단계는 상기 메모리 장치의 파워 다운 모드(Power Down Mode)에서 수행되는 공급 전압 변경 방법.
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