KR20130119545A - 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

메모리 시스템은 적어도 하나의 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 메모리 장치는 복수의 메모리 셀들 각각의 데이터 보유 시간에 따른 리프레쉬 요구 신호를 포함하는 리프레쉬 정보 신호를 생성하는 리프레쉬 요구 회로를 구비한다. 상기 메모리 컨트롤러는 상기 리프레쉬 요구 신호를 포함시켜 상기 적어도 하나의 메모리 장치의 동작에 관한 동작 커맨드를 스케쥴링하여 상기 메모리 장치를 제어한다.

Description

메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 이의 동작 방법{MEMORY DEVICE, MEMORY CONTROLLER, MEMORY SYSTEM AND METHOD OF OPERATING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 이의 동작 방법에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. 휘발성 메모리 장치의 메모리 셀이 표준에서 정의된 리프레쉬 주기보다 짧은 보유 시간(Retention Time)을 가지는 경우, 상기 메모리 셀을 포함하는 메모리 셀 로우는 표준에서 정의된 리프레쉬 주기보다 더 짧은 주기로 리프레쉬되거나 리던던시 셀(Redundancy Cell) 로우로 교체되어야 한다. 한편, 메모리 셀의 사이즈가 감소됨에 따라, 리프레쉬 주기보다 짧은 보유 시간을 가지는 메모리 셀의 수가 증가하고 있다.
이에 따라, 본 발명의 일 목적은 성능을 향상시킬 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 다른 목적은 상기 메모리 시스템의 동작 방법을 제공하는데 있다.
본 발명의 또 목적은 성능을 향상시킬 수 있는 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 성능을 향상시킬 수 있는 메모리 컨트롤러를 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 적어도 하나의 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 메모리 장치는 복수의 메모리 셀들 각각의 데이터 보유 시간에 따른 리프레쉬 요구 신호를 포함하는 리프레쉬 정보 신호를 생성하는 리프레쉬 요구 회로를 구비한다. 상기 메모리 컨트롤러는 상기 리프레쉬 요구 신호를 포함시켜 상기 적어도 하나의 메모리 장치의 동작에 관한 동작 커맨드를 스케쥴링하여 상기 메모리 장치를 제어한다.
실시예에 있어서, 상기 리프레쉬 정보 신호는 상기 복수의 메모리 셀들 중 리프레쉬가 필요한 로우를 나타내는 적어도 하나의 리프레쉬 요구 어드레스를 더 포함할 수 있다.
실시예에 있어서, 상기 리프레쉬 정보 신호는 패킷의 형태로 상기 메모리 컨트롤러에 전송될 수 있다.
상기 리프레쉬 요구 신호는 데이터 전송선과는 별도의 전송선을 통하여 상기 메모리 컨트롤러에 전송될 수 있다.
상기 적어도 하나의 리프레쉬 요구 어드레스는 상기 메모리 컨트롤러와 상기 메모리 디바이스 사이의 데이터 전송선을 통하여 상기 메모리 컨트롤러에 전송될 수 있다.
실시예에 있어서, 상기 리프레쉬 요구 회로는 상기 리프레쉬 요구 회로는
상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들을 저장하는 룩-업 테이블; 클럭 신호에 동기되어 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및 상기 룩-업 테이블에서 상기 메모리 셀 로우들의 어드레스가 출력되는 경우를 감지하여 상기 리프레쉬 요구 신호를 출력하는 리프레쉬 요구 신호 생성기를 포함할 수 있다.
실시예에 있어서, 상기 리프레쉬 요구 회로는 상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들과 상기 리프레쉬 요구 어드레스들의 출력 타이밍을 지정하는 웨이트 클럭 정보를 저장하는 룩-업 테이블; 클럭 신호와 상기 웨이트 클럭 정보에 기초하여 상기 웨이트 클럭 정보가 지시하는 웨이트 클럭 수만큼 지연시켜 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및 상기 룩-업 테이블에서 상기 메모리 셀 로우들의 어드레스가 출력되는 경우를 감지하여 상기 리프레쉬 요구 신호를 출력하는 리프레쉬 요구 신호 생성기를 포함할 수 있다.
실시예에 있어서, 상기 리프레쉬 요구 회로는 클럭 신호에 동기되어 상기 메모리 셀들의 로우를 지정하는 로우 어드레스를 순차적으로 생성하는 어드레스 카운터; 상기 메모리 셀 로우들 중 데이터 보유 시간이 노멀 셀들에 비하여 짧은 위크 셀을 적어도 하나 이상 구비하는 위크 셀 로우 어드레스들을 저장하는 룩-업 테이블; 상기 클럭 신호에 동기되어 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및 상기 로우 어드레스들과 상기 위크 셀 로우 어드레스들 중 상기 위크 셀 로우 어드레스들을 우선적으로 선택하는 멀티플렉서를 포함할 수 있다.
실시예에 있어서, 상기 메모리 장치는 복수의 뱅크들을 포함하고, 상기 리프레쉬 정보 신호는 상기 복수의 뱅크들에 대한 리프레쉬 타이밍 정보를 포함하고, 상기 메모리 컨트롤러는 상기 메모리 장치가 상기 복수의 뱅크별로 리프레쉬를 수행하도록 상기 메모리 장치를 제어할 수 있다.
실시예에 있어서, 상기 적어도 하나의 리프레쉬 요구 어드레스는 복수의 메모리 셀 로우 어드레스들을 포함하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 셀 로우 어드레스들에 대한 리프레쉬를 고려하여 상기 동작 명령 신호를 스케쥴링할 수 있다.
실시예에 있어서, 상기 메모리 컨트롤러는 상기 리프레쉬 정보 신호 중 상기 리프레쉬 요구 어드레스를 저장하는 저장부; 상기 메모리 장치를 제어하기 위한 커맨드를 생성하는 커맨드 생성기; 상기 리프레쉬 요구 어드레스와 상기 커맨드를 스케쥴링하여 상기 메모리 장치를 제어하기 위한 상기 동작 커맨드로 제공하는 스케쥴러; 및 상기 리프레쉬 정보 신호 중 상기 리프레쉬 요구 신호에 기초하여 상기 스케쥴러를 제어하는 제어부를 포함할 수 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 복수의 메모리 장치들을 구비하는 메모리 모듈과 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함한다. 상기 복수의 메모리 장치들 각각은 메모리 셀들에 대하여 리프레쉬가 필요한 경우 리프레쉬 요구 신호를 상기 메모리 컨트롤러에 전송하고, 상기 메모리 컨트롤러는 상기 리프레쉬 요구 신호에 응답하여 상기 리프레쉬 요구 신호를 전송한 적어도 하나의 메모리 장치(이하 해당 메모리 장치)에 응답 신호를 전송하고, 상기 해당 메모리 장치는 상기 응답 신호에 응답하여 상기 메모리 장치에 리프레쉬가 필요한 로우 어드레스를 나타내는 리프레쉬 요구 어드레스를 포함하는 리프레쉬 정보 신호를 전송한다.
실시예에 있어서, 상기 리프레쉬 요구 신호는 상기 메모리 장치들과 상기 메모리 컨트롤러 사이의 전송선을 통하여 상기 메모리 컨트롤러에 전송될 수 있다.
상기 전송선은 상기 메모리 장치들의 기입 동작시 데이터 마스크 신호가 상기 메모리 컨트롤러로부터 상기 메모리 장치들로 전송되는 데이터 마스크 신호용 전송선일 수 있다.
상기 메모리 모듈은 상기 메모리 장치들 각각으로부터의 리프레쉬 요구 신호들을 병합하여 상기 메모리 컨트롤러에 전송하는 병합 회로를 더 포함할 수 있다.
상기 전송선은 단일 비트의 상기 리프레쉬 요구 신호를 전송할 수 있다.
실시예에 있어서, 상기 전송선은 복수 비트의 상기 리프레쉬 요구 신호를 전송할 수 있다.
실시예에 있어서, 상기 리프레쉬 정보 신호는 상기 메모리 장치들과 상기 메모리 컨트롤러 사이의 데이터 전송선을 통하여 상기 메모리 컨트롤러에 전송될 수 있다.
상기 리프레쉬 정보 신호는 상기 복수의 메모리 장치들 각각을 식별하기 위한 메모리 식별 정보를 더 포함할 수 있다.
상기 리프레쉬 정보 신호는 상기 복수의 메모리 장치들 중 리프레쉬의 우선 순위를 나타내는 우선 순위 정보를 더 포함할 수 있다.
실시예에 있어서, 상기 리프레쉬 요구 회로는 상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들을 저장하는 룩-업 테이블; 상기 룩-업 테이블을 모니터링하여 상기 리프레쉬 요구 신호를 생성하는 리프레쉬 요구 신호 생성기; 상기 응답 신호에 응답하여 클럭 신호를 생성하는 클럭 생성기; 상기 클럭 신호에 동기되어 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및 상기 테이블 포인팅 신호에 응답하여 상기 룩-업 테이블에서 출력되는 상기 리프레쉬 요구 어드레스에 상기 메모리 장치의 식별 정보를 부가하여 상기 리프레쉬 정보 신호로 출력하는 정보 부가기를 포함할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 복수의 메모리 장치들을 구비하는 메모리 모듈과 상기 메모리 모듈을 제어하는 메모리 컨트롤러의 동작 방법에서는 상기 복수의 메모리 장치들 중 적어도 하나에서 리프레쉬 요구 신호를 상기 메모리 컨트롤러에 전송한다. 상기 리프레쉬 요구 신호에 응답하여 상기 메모리 컨트롤러에서 상기 적어도 하나의 메모리 장치에 응답 신호를 전송한다. 상기 적어도 하나의 메모리 장치에서 상기 응답 신호에 응답하여 상기 메모리 컨트롤러에 리프레쉬 정보를 전송한다. 상기 메모리 컨트롤러에서 상기 리프레쉬 정보에 따라 상기 적어도 하나의 메모리 장치에 리프레쉬 커맨드를 전송한다. 상기 리프레쉬 커맨드에 따라 상기 적어도 하나의 메모리 장치에서 리프레쉬를 수행한다.
상기 본 발명의 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이 및 리프레쉬 요구 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비한다. 상기 리프레쉬 요구 회로는 상기 복수의 메모리 셀들 각각의 데이터 보유 시간에 따른 리프레쉬 요구 신호를 포함하는 리프레쉬 정보 신호를 외부로 전송한다.
실시예에 있어서, 상기 리프레쉬 정보 신호는 상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들을 더 포함하고, 상기 리프레쉬 요구 신호는 데이터 마스크 핀을 통하여 상기 외부로 전송되고, 상기 리프레위 요구 어드레스들은 데이터 핀을 통하여 상기 외부로 전송될 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 컨트롤러는 메모리 장치로부터의 리프레쉬 정보 신호에 포함되는 리프레쉬 요구 어드레스를 저장하는 저장부; 상기 메모리 장치를 제어하기 위한 커맨드를 생성하는 커맨드 생성기; 및 상기 리프레쉬 요구 어드레스와 상기 커맨드를 스케쥴링하여 상기 메모리 장치를 제어하기 위한 상기 동작 커맨드로 제공하는 스케쥴러를 포함한다.
본 발명에 실시예들에 따르면, 데이터 보유 특성이 나쁜 위크 셀 기준으로 리프레쉬를 수행하지 않고 각 메모리 셀이나 페이지의 특성에 맞게 메모리 장치에서 리프레쉬를 요구하고, 메모리 컨트롤러에서는 이를 반영하여 커맨드를 스케쥴링함으로써 시스템의 성능을 향상시킬 수 있고, 전류 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 도 5의 리프레쉬 요구 신호 생성기를 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 도 5의 리프레쉬 요구 신호 생성기를 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 도 4의 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 도 4의 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예에 따라 도3의 스케쥴러의 동작을 나타낸다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 도 14의 신호 병합부를 나타낸다.
도 16은 도 14의 메모리 장치들 각각에 포함될 수 있는 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 메모리 장치들(200a~200n) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 데이터 핀(103, 203) 및 별도의 핀(104, 204)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환하고, 별도의 핀들(104, 204)은 별도의 전송선(TL4)을 통하여 리프레쉬 정보 신호(RI)를 전송할 수 있다. 리프레쉬 정보 신호(RI)는 후술되는 바와 같이 리프레쉬 요구 신호(RRQS) 및 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 메모리 장치(200a)로 데이터를 입력하거나 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 메모리 장치(200a)로 어드레스를 입력하거나, 메모리 장치(200a)로부터 어드레스를 출력할 수 있다. 또한 메모리 컨트롤러(100)는 별도의 핀들(104, 204)을 통하여 메모리 장치(200a)로부터 리프레쉬 정보 신호(RI)를 전송받을 수 있다. 이러한 리프레쉬 정보 신호(RI) 중 리프레쉬 요구 신호(RRQS)는 별도의 전송선(TL4)을 통하여 메모리 컨트롤러(10)에 전송될 수 있고, 리프레쉬 요구 어드레스(RRQ_ADDR)는 데이터 전송선(TL3)을 통하여 메모리 컨트롤러(100)에 전송될 수 있다. 실시예에 따라서 별도의 핀들(104, 204) 및 별도의 전송선(TL4)는 리프레쉬 정보 신호(RI)를 전송하기 위한 전용의 핀들 및 전용의 전송선일 수 있다. 다른 실시예에서 별도의 핀들(104, 204)는 데이터 마스크 핀일 수 있고, 별도의 전송선(TL4)은 데이터 마스크 신호용 전송선일 수 있다. 구체적으로 데이터 마스크 핀들(104, 204)과 별도의 전송선(TL4)는 메모리 장치(200a)의 기입 동작시에 데이터 마스크 신호를 메모리 컨트롤러(100)로부터 메모리 장치(200a)에 전송하고, 메모리 장치(200a)의 독출 동작시에는 로우 레벨이 될 수 있고, 리프레쉬 요구 동작 시에는 하이 레벨의 리프레쉬 요구 신호(RRQS)를 메모리 장치(200a)로부터 메모리 컨트롤러(100)에 전송할 수 있다.
즉 메모리 시스템(30)이 기입 동작을 수행하는 경우에는 데이터 전송선(TL3)을 통하여 기입 데이터(DQ)가 메모리 컨트롤러(100)로부터 메모리 장치(200a)로 전송되고, 데이터 마스크 신호(DM)가 전송선(TL4)을 통하여 메모리 컨트롤러(100)로부터 메모리 장치(200a)로 전송될 수 있다. 메모리 시스템(20)이 독출 동작을 수행하는 경우에는 데이터 전송선(TL3)을 통하여 독출 데이터(DQ)가 메모리 장치(200a)로부터 메모리 컨트롤러(100)로 전송되고 전송선(TL4)은 로우 레벨일 수 있고, 메모리 장치(200a)가 리프레쉬를 요구하는 경우에는 리프레쉬 요구 신호(RRQS)는 전송선(TL4)를 통하여 리프레쉬 요구 어드레스는 데이터 전송선(TL3)을 통하여 메모리 장치(200a)로부터 메모리 컨트롤러(100)로 전송될 수 있다.
메모리 컨트롤러(100)는 수신된 리프레쉬 정보 신호(RI)를 포함시켜 메모리 장치(200a)에 대한 커맨드 스케쥴링을 수행하고 수행된 커맨드 스케쥴링에 따라 메모리 장치(220a)에 커맨드 신호(CMD)를 전송하여 메모리 장치(200a)를 제어할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(100)는 제어부(110), 저장부(120), 커맨드 생성기(130), 스케쥴러(140) 및 입출력 버퍼(150)를 포함하여 구성될 수 있다. 또한 메모리 컨트롤러(100)는 병렬화기(DES, 160)를 더 포함할 수도 있다.
커맨드 생성기(130)는 메모리 장치(200a)가 액티브, 독출, 및 기입 등의 동작을 수행하도록 제어부(110)의 제어를 받아 커맨드 신호를 생성하여 스케쥴러(140)에 제공한다.
저장부(120)는 메모리 장치(200a)로부터 수신된 리프레쉬 정보 신호(RI) 중 리프레쉬 요구 어드레스(RRQ_ADDR)를 저장하고 저장된 리프레쉬 요구 어드레스(RRQ_ADDR)를 스케쥴러(140)에 제공한다. 다른 실시예에서는 리프레쉬 정보 신호(RI)중 리프레쉬 요구 신호(RRQS)는 제어부(110)에 전송되고, 리프레쉬 요구 어드레스(RRQ_ADDR)는 데이터 전송선(TL3)을 통하여 입출력 버퍼(150)에 일시적으로 저장되었다가 저장부(120)에 저장된 후 스케쥴러(140)에 제공될 수 있다.
제어부(110)는 호스트(20)로부터의 커맨드 신호(CMD1)와 어드레스 신호(ADDR1)에 기초하여 커맨드 생성기(130)가 메모리 장치(200a)가 액티브, 독출, 및 기입 등의 동작을 수행하도록 커맨드 신호를 생성하도록 한다. 또한 제어부(110)는 메모리 장치(200a)로부터 수신된 리프레쉬 정보 신호(RI)중 리프레쉬 요구 신호(RRQS)에 응답하여 저장부(120)가 리프레쉬 요구 어드레스(RRQ_ADDR)를 스케쥴러(140)에 제공하도록 하고, 스케쥴러(140)가 리프레쉬 요구 어드레스(RRQ_ADDR)를 커맨드 생성기(130)가 생성한 커맨드 신호에 포함시켜 스케쥴링을 수행하도록 한다. 또한 제어부(110)는 메모리 장치(200a)가 모듈로 구성되는 경우 응답신호(RS)를 메모리 장치(200a)에 전송할 수 있다. 스케쥴러(140)에서 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함시켜 스케쥴링한 커맨드 신호는 입출력 버퍼(150)에 제공된다.
예를 들어, 스케쥴러(140)는 메모리 장치(200a)로부터 전달된 리프레쉬 정보 신호(RI)에 포함된 리프레쉬 요구 어드레스(RRQ_ADDR) 중에서 데이터 보유 시간이 노멀 셀에 비하여 짧은 위크 셀을 포함하는 리프레쉬 요구 어드레스의 리프레쉬가 우선하도록 커맨드 스케쥴링을 수행할 수 있다. 또한 예를 들어, 스케쥴러(140)는 전달된 리프레쉬 정보 신호(RI)에 포함된 리프레쉬 요구 어드레스(RRQ_ADDR) 중에서 커맨드 생성기(130)로부터 생성된 커맨드 중 기입 커맨드가 수행될 기입 어드레스와 중복되는 리프레쉬 요구 어드레스는 리프레쉬가 수행되지 않도록 커맨드 스케쥴링을 수행할 수 있다.
입출력 버퍼(150)는 메모리 장치(200a)로 전달하거나, 메모리 장치(200a)로부터 전달되는 신호들을 임시적으로 저장할 수 있다. 메모리 장치(200a)는 입출력 버퍼(150)와 커맨드 핀(101), 데이터 핀(102), 어드레스 핀(103) 및 별도의 핀(104)을 통해 연결된다. 또한, I/O 버퍼(220)를 통해 메모리 컨트롤러(200)의 데이터, 어드레스, 동작 명령 신호등을 메모리 장치(100)로 전송할 수 있다.
병렬화기(160)는 패킷 타입의 리프레쉬 정보 신호(RI)를 병렬화하여 리프레쉬 요구 어드레스(RRQ_ADDR)는 저장부(120)에 제공하고, 리프레쉬 요구 신호(RRQS)는 제어부(110)에 제공할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 구성을 나타내는 블록도이다.
도 4를 참조하면, 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 리프레쉬 어드레스 생성기(297) 및 리프레쉬 요구 회로(300)를 포함할 수 있다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 4에는 4개의 뱅크들을 포함하는 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 메모리 장치(200a)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 메모리 장치일 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 생성기(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다. 또한, 제어 로직(210)은 리프레쉬 어드레스 생성기(297)가 리프레쉬를 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성하도록 리프레쉬 어드레스 생성기(297)를 제어할 수 있다.
리프레쉬 요구 회로(300)는 제어 로직(210)의 제어에 따라 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 적어도 일부의 메모리 셀들에 리프레쉬가 필요한 경우 이를 나타내는 리프레쉬 요구 신호와 리프레쉬 요구 어드레스를 리프레쉬 정보 신호(RI)에 포함시켜서 메모리 컨트롤러(100)에 전송할 수 있다. 실시예에 있어서, 리프레쉬 요구 회로(300)는 리프레쉬 정보 신호(RI) 중 리프레쉬 요구 회로(RRQS)는 별도의 핀(1204)를 통하여 전용 전송선(TL4)을 통하여 메모리 컨트롤러(100)에 전송하고, 리프레쉬 정보 신호(RI) 중 리프레쉬 요구 어드레스(RRQ_ADDR)는 데이터 입출력 버퍼(295)를 통하여 데이터 전송선(TL3)을 통하여 메모리 컨트롤러(100)에 제공되도록 할 수 있다. 또한 리프레쉬 요구 회로(300)는 메모리 장치(200a)가 메모리 모듈로 구성되는 경우 메모리 컨트롤러(100)로부터의 응답 신호(RS)를 수신할 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 4의 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 5를 참조하면, 리프레쉬 요구 회로(300a)는 클럭 생성기(310a), 룩-업 테이블 포인터(LUT pointer, 320a), 룩-업 테이블(330a) 및 리프레쉬 요구 신호 생성기(340a)를 포함할 수 있다. 실시예에 따라, 리프레쉬 요구 회로(300a)는 직렬화기(350a)를 더 포함할 수도 있다.
클럭 생성기(310a)는 클럭 신호(CLK)를 생성한다. 룩-업 테이블 포인터(320a)는 클럭 신호(CLK)에 동기되어 룩-업 테이블(330a)의 테이블 어드레스를 지정하는 순차적으로 증가하는 테이블 포인팅 신호(TPS)를 생성하여 룩-업 테이블(330a)에 제공한다.
룩-업 테이블(330a)은 메모리 장치(200a)의 메모리 셀 어레이의 각각의 셀의 데이터 보유 시간에 기초하여 리프레쉬될 순서에 따라 작성된 리프레쉬 요구 어드레스들을 저장한다. 룩-업 테이블(330a)은 테이블 포인팅 신호(TPS)가 가리키는 테이블 어드레스에 상응하는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스(ROW_ADDR)를 리프레쉬 요구 어드레스(RRQ_ADDR)로서 출력한다. 룩-업 테이블(330a)에서 EMPTY로 표시된 곳은 리프레쉬 요구 어드레스가 채워지지 않은 곳으로서 테이블 포인팅 신호(TPS)가 EMPTY로 표시된 곳의 테이블 어드레스를 지정하는674 경우에는 리프레쉬 요구 어드레스(RRQ_ADDR)는 출력되지 않는다.
또한, 룩-업 테이블(330a)은 도 4의 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)들 중 특정 뱅크 어드레스만을 리프레쉬 요구 어드레스(RRQ_ADDR)로서 메모리 컨트롤러(100)에 제공할 수 있다. 이 경우에 특정 뱅크 어드레스만을 포함하는 리프레쉬 요구 어드레스(RRQ-ADDR)는 리프레쉬 사이클의 수 사이클 전에 메모리 컨트롤러(100)에 전송되고, 메모리 컨트롤러(100)는 이에 기초하여 뱅크별로 리프레쉬가 수행되도록(퍼-뱅크 리프레쉬) 메모리 장치(200a)를 제어할 수 있다.
리프레쉬 요구 신호 생성기(340a)는 룩-업 테이블(330a)에서 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 또는 일정한 개수의 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 활성화되는 리프레쉬 요구 신호(RRQS)를 생성할 수 있다.
직렬화기(350a)는 리프레쉬 요구 신호(RRQS)와 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함하는 리프레쉬 정보 신호(RI)가 패킷 타입으로 메모리 컨트롤러(100)에 전송될 때 리프레쉬 요구 신호(RRQS)가 리프레쉬 요구 어드레스(RRQ_ADDR)를 직렬화하여 하나의 패킷으로 구성할 수 있다. 실시예에 따라 패킷으로 구성되는 리프레쉬 정보 신호(RI)는 리프레쉬 요구 신호(RRQS)와 하나의 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함할 수도 있고, 리프레쉬 요구 신호(RRQS)와 복수의 리프레쉬 요구 어드레스들(RRQ_ADDR)을 포함할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 도 5의 리프레쉬 요구 신호 생성기를 나타낸다.
도 6을 참조하면, 리프레쉬 요구 신호 생성기(340a1)는 감지기(3411)를 포함할 수 있다. 감지기(3411)는 리프레쉬 요구 어드레스(RRQ_ADDR)가 입력되는 경우를 감지하여 리프레쉬 요구 어드레스(RRQ_ADDR)가 입력될 때마다 활성화되는 리프레쉬 요구 신호(RRQS)를 출력할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 도 5의 리프레쉬 요구 신호 생성기를 나타낸다.
도 7을 참조하면, 리프레쉬 요구 신호 생성기(340a2)는 제1 감지기(3412), 카운터(3413) 및 제2 감지기(3414)를 포함하여 구성될 수 있다.
제1 감지기(3412)는 리프레쉬 요구 어드레스(RRQ_ADDR)가 입력되는 경우를 감지하여 리프레쉬 요구 어드레스(RRQ_ADDR)가 입력될 때마다 활성화되는 감지 신호(DS)를 출력할 수 있다. 카운터(3413)는 활성화되는 감지 신호(DS)를 카운팅하여 카운팅 출력 신호(COUT)를 제공할 수 있다. 제2 감지기(3414)는 카운팅 출력 신호(COUT)가 미리 설정된 수를 만족하는 경우에 활성화되는 리프레쉬 요구 신호(RRQS)를 출력할 수 있다. 예를 들어, 제2 감지기(3414)는 카운팅 출력 신호(COUT)가 1, 11, 21 등의 수를 만족하는 경우에 활성화되는 리프레쉬 요구 신호(RRQS)를 출력할 수 있다. 따라서 도 7의 리프레쉬 요구 신호 생성기(340a2)는 미리 정해진 복수의 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 활성화되는 리프레쉬 요구 신호(RRQS)를 메모리 컨트롤러(100)에 전송할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 도 4의 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 8을 참조하면, 리프레쉬 요구 회로(300b)는 클럭 생성기(310b), 룩-업 테이블 포인터(LUT pointer, 320b), 룩-업 테이블(330b) 및 리프레쉬 요구 신호 생성기(340b)를 포함할 수 있다. 실시예에 따라, 리프레쉬 요구 회로(300b)는 직렬화기(350b)를 더 포함할 수도 있다.
클럭 생성기(310b)는 클럭 신호(CLK)를 생성한다. 룩-업 테이블 포인터(320b)는 클럭 신호(CLK)에 동기되어 룩-업 테이블(330b)의 테이블 어드레스를 지정하는 순차적으로 증가하는 테이블 포인팅 신호(TPS)를 생성하여 룩-업 테이블(330b)에 제공하되 룩-업 테이블(330b)의 각 로우에서 지정하는 대기 클럭 정보(WCLKI)가 지정하는 클럭수만큼 지연하여 테이블 포인팅 신호(TPS)를 룩-업 테이블(330b)에 제공한다. 룩-업 테이블(330b)은 메모리 장치(200a)의 메모리 셀 어레이의 각각의 셀의 데이터 보유 시간에 기초하여 리프레쉬될 순서에 따라 작성된 리프레쉬 요구 어드레스들을 저장한다. 룩-업 테이블은 또한 리프레쉬 요구 어드레스(REF_ADDR)을 출력될 타이밍을 지정하는 대기 클럭 정보(WCLKI)도 저장한다.
룩-업 테이블(330b)은 테이블 포인팅 신호(TPS)가 가리키는 테이블 어드레스에 상응하는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스(ROW_ADDR)를 리프레쉬 요구 어드레스(RRQ_ADDR)로서 출력한다.
리프레쉬 요구 신호 생성기(340b)는 룩-업 테이블(330b)에서 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 또는 일정한 개수의 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 활성화되는 리프레쉬 요구 신호(RRQS)를 생성할 수 있다. 리프레쉬 요구 신호 생성기(340b)는 도 6 또는 도 7의 구조를 채용할 수 있다.
직렬화기(350b)는 리프레쉬 요구 신호(RRQS)와 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함하는 리프레쉬 정보 신호(RI)가 패킷 타입으로 메모리 컨트롤러(100)에 전송될 때 리프레쉬 요구 신호(RRQS)가 리프레쉬 요구 어드레스(RRQ_ADDR)를 직렬화하여 하나의 패킷으로 구성할 수 있다. 실시예에 따라 패킷으로 구성되는 리프레쉬 정보 신호(RI)는 리프레쉬 요구 신호(RRQS)와 하나의 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함할 수도 있고, 리프레쉬 요구 신호(RRQS)와 복수의 리프레쉬 요구 어드레스들(RRQ_ADDR)을 포함할 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 도 4의 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 9를 참조하면, 리프레쉬 요구 회로(300c)는 클럭 생성기(310c), 어드레스 카운터(320c), 룩-업 테이블 포인터(LUT pointer, 330c), 룩-업 테이블(340c), 멀티플렉서(350c), 감지기(360c) 및 리프레쉬 요구 신호 생성기(370c)를 포함할 수 있다. 실시예에 따라, 리프레쉬 요구 회로(300c)는 직렬화기(380c)를 더 포함할 수도 있다.
클럭 생성기(310c)는 클럭 신호(CLK)를 생성한다. 어드레스 카운터(320c)는 클럭 신호(CLK)에 동기되어 메모리 장치(200a)의 메모리 셀들을 리프레쉬하기 위한 내부 리프레쉬 어드레스를 생성한다.
룩-업 테이블 포인터(330c)는 클럭 신호(CLK)에 동기되어 룩-업 테이블(340c)의 테이블 어드레스를 지정하는 순차적으로 증가하는 테이블 포인팅 신호(TPS)를 생성하여 룩-업 테이블(340c)에 제공한다.
룩-업 테이블(340c)은 메모리 장치(200a)의 메모리 셀 어레이의 각각의 셀의 데이터 보유 시간에 기초하여 데이터 보유 시간이 노멀 셀들에 비하여 짧은 위크 셀들을 적어도 하나 이상 포함하는 위크 셀 로우들의 어드레스들을 저장한다. 멀티플렉서(350c)는 감지 신호(DS)에 응답하여 어드레스 카운터(320c)로부터 제공되는 내부 리프레쉬 어드레스와 룩-업 테이블(340c)에서 제공되는 위크 셀 로우들의 어드레스들 중 하나를 선택하여 리프레쉬 요구 어드레스(RRQ_ADDR)로 제공한다.
감지기(360c)는 위크 셀 로우들의 어드레스들이 출력될 때마다 활성화되는 감지 신호(DS)를 멀티플렉서(350c)에 제공된다. 따라서 멀티플렉서(350c)는 내부 리프레쉬 어드레스와 위크 셀 로우들의 어드레스들 중에서 위크 셀 로우들의 어드레스들을 우선적으로 선택하게 되므로, 위크 셀 로우들의 어드레스들은 리프레쉬 주기 내에서 적어도 두 번 이상 리프레쉬되게 된다. 리프레쉬 요구 신호 생성기(370c)는 멀티플렉서(350c)에서 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 또는 일정한 개수의 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 활성화되는 리프레쉬 요구 신호(RRQS)를 생성할 수 있다.
직렬화기(380c)는 리프레쉬 요구 신호(RRQS)와 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함하는 리프레쉬 정보 신호(RI)가 패킷 타입으로 메모리 컨트롤러(100)에 전송될 때 리프레쉬 요구 신호(RRQS)가 리프레쉬 요구 어드레스(RRQ_ADDR)를 직렬화하여 하나의 패킷으로 구성할 수 있다. 실시예에 따라 패킷으로 구성되는 리프레쉬 정보 신호(RI)는 리프레쉬 요구 신호(RRQS)와 하나의 리프레쉬 요구 어드레스(RRQ_ADDR)를 포함할 수도 있고, 리프레쉬 요구 신호(RRQS)와 복수의 리프레쉬 요구 어드레스들(RRQ_ADDR)을 포함할 수도 있다.
도 10은 본 발명의 실시예에 따라 도3의 스케쥴러의 동작을 나타낸다.
도 10에서는 스케쥴러(140)가 호스트(20)로부터의 커맨드(410)에 리프레쉬 요구 회로(300)로부터의 리프레쉬 요구 신호(RI)에 포함되는 리프레쉬 요구 어드레스(420)를 포함시켜 스케쥴링을 하는 예를 도시한다. 또한 도 10에서는 뱅크(A-bank)의 데이터 보유 시간이 길고 뱅크(B-bank)의 데이터 보유 시간이 짧은 경우를 가정한다.
도 10을 참조하면, 스케쥴러(140)가 리프레쉬 요구 어드레스(420)에 포함되는 뱅크(B-bank)의 리프레쉬 요구 어드레스들(Refr-Req: B-bank)를 반영하여 커맨드 스케쥴링을 수행함을 알 수 있다. 이렇게 리프레쉬 요구 회로(300)의 리프레쉬 요구 신호를 반영하여 커맨드 스케쥴링을 수행하여도 호스트(20)로부터의 커맨드(410)는 크게 지연되지 않음을 알 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 11에서는 리프레쉬 요구 어드레스(RRQ_ADDR)가 출력될 때마다 리프레쉬 요구 신호(RRQS)가 활성화되는 경우를 나타낸다. 또한 도 11에서는 뱅크(B)의 데이터 보유 특성이 뱅크(A)의 데이터 보유 특성 보다 좋지 않음을 가정한다.
도 5 및 도 11을 참조하면, 클럭 신호(CLK)에 동기되어 테이블 포인팅 신호(TPS)가 지정하는 테이블 어드레스가 증가할 때마다 이에 해당하는 리프레쉬 요구 어드레스들(RQA1, RQA2, RQA3)이 룩-업 테이블(330b)에서 출력되고, 리프레쉬 요구 어드레스들(RQA1, RQA2, RQA3)이 출력될 때마다 리프레쉬 요구 신호(RRQS)가 활성화됨을 알 수 있다. 스케쥴러(150)에서 리프레쉬 요구 어드레스들(RQA1, RQA2, RQA3)을 포함시켜 커맨드 스케쥴링을 수행한 후에 메모리 장치(200a)가 스케쥴링된 커맨드(ACT, RD, ACT, ACT)에 따라 동작을 수행함을 알 수 있다. 즉 리프레쉬 요구 어드레스(RQA1)에 상응하여 뱅크(BANKB)와 로우(ROW1)를 활성화시켜 로우(ROW1)를 리프레쉬하고 독출 커맨드(RD)에 상응하여 뱅크(BANKA)와 로우(ROW3)를 활성화시켜 로우(ROW3)에 대한 독출 동작을 수행하고, 리프레쉬 요구 어드레스(RQA2)에 응답하여 뱅크(BANKB)와 로우(ROW2)를 활성화시켜 로우(ROW2)를 리프레쉬하고, 리프레쉬 요구 어드레스(RQA3)에 응답하여 뱅크(BANKB)와 로우(ROW4)를 활성화하여 로우(ROW4)를 리프레쉬함을 알 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 12에서는 미리 정해진 복수의 리프레쉬 요구 어드레스(RRQ_ADDR)들이 출력될 때마다 리프레쉬 요구 신호(RRQS)가 활성화되는 경우를 나타낸다. 또한 도 12에서도 뱅크(B)의 데이터 보유 특성이 뱅크(A)의 데이터 보유 특성 보다 좋지 않음을 가정한다.
도 5 및 도 12를 참조하면, 클럭 신호(CLK)에 동기되어 테이블 포인팅 신호(TPS)가 지정하는 테이블 어드레스가 증가할 때마다 이에 해당하는 리프레쉬 요구 어드레스들(RQA1, RQA2, RQA3)이 룩-업 테이블(330b)에서 출력되고, 리프레쉬 요구 어드레스들(RQA1, RQA2, RQA3)이 출력된 경우에 리프레쉬 요구 신호(RRQS)가 활성화됨을 알 수 있다. 스케쥴러(150)에서 리프레쉬 요구 어드레스들(RQA1, RQA2, RQA3)을 포함시켜 커맨드 스케쥴링을 수행한 후에 메모리 장치(200a)가 스케쥴링된 커맨드(ACT, RD, ACT, ACT)에 따라 동작을 수행함을 알 수 있다. 즉 리프레쉬 요구 어드레스(RQA1)에 상응하여 뱅크(BANKB)와 로우(ROW1)를 활성화시켜 로우(ROW1)를 리프레쉬하고 독출 커맨드(RD)에 상응하여 뱅크(BANKA)와 로우(ROW3)를 활성화시켜 로우(ROW3)에 대한 독출 동작을 수행하고, 리프레쉬 요구 어드레스(RQA2)에 응답하여 뱅크(BANKB)와 로우(ROW2)를 활성화시켜 로우(ROW2)를 리프레쉬하고, 리프레쉬 요구 어드레스(RQA3)에 응답하여 뱅크(BANKB)와 로우(ROW4)를 활성화하여 로우(ROW4)를 리프레쉬함을 알 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
이하 도 2 내지 도 13을 참조하여, 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
먼저, 메모리 컨트롤러(100)가 메모리 장치(200a)로부터 리퀘스트 요구 신호를 포함하는 리프레쉬 정보 신호(RI)를 수신한다(S510). 실시예에 있어서, 리프레쉬 요구 신호(RRQS)는 전용 전송선(TL4)을 통하여 메모리 컨트롤러(100)에 전송될 수 있고, 리프레쉬 요구 어드레스(RRQ_ADDR)는 데이터 전송선(TL3)을 통하여 메모리 컨트롤러(100)에 전송될 수 있다. 또한 리프레쉬 정보 신호(RI)는 패킷 타입으로 메모리 컨트롤러(100)에 전송될 수 있다.
메모리 컨트롤러(100)의 스케쥴러(140)에서 리프레쉬 정보 신호(RI)를 포함하여 메모리 장치(200a)의 동작 커맨드를 스케쥴링한다(S520). 메모리 컨트롤러(100)가 스케쥴링된 동작 커맨드에 따라 메모리 장치(200a)를 제어한다(S530).
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(600)은 메모리 컨트롤러(610) 및 메모리 모듈(620)을 포함하고, 메모리 모듈(620)은 복수의 메모리 장치들(621~628)과 신호 병합부(630)를 포함할 수 있다.
메모리 장치들(621~628) 각각은 8 비트(x8)의 데이터(DQ)를 데이터 전송선(633)을 통하여 메모리 컨트롤러(610)와 교환한다. 메모리 컨트롤러(610)는 커맨드/어드레스 전송선(631)을 통하여 메모리 장치들(621~628) 각각에 커맨드(CMD)와 어드레스(ADDR)를 전송한다.
또한 메모리 장치들(621~628) 각각은 각각의 메모리 셀 어레이들에서 리프레쉬가 필요한 경우 활성화되는 단일 비트(x1)의 리프레쉬 요구 신호들(RRQS1~RRQS8)을 전용 전송선(635)을 통하여 신호 병합부(630)에 전송하고, 신호 병합부(630)는 리프레쉬 요구 신호들(RRQS1~RRQS8)중 적어도 하나가 하이 레벨일 경우에 하이 레벨이 되는 단일 비트(x1)의 리프레쉬 요구 신호(RRQS)를 전용 전송선(637)을 통하여 메모리 컨트롤러(610)에 전송한다. 메모리 컨트롤러(610)는 하이 레벨의 리프레쉬 요구 신호(RRQS)를 수신한 경우, 이에 대한 응답 신호(RS)를 복수의 메모리 장치들(621~628)에 전송할 수 있다. 이 경우에 응답 신호(RS)는 데이터 전송선(633)을 통하여 메모리 장치들(621~628) 중 하이 레벨의 리프레쉬 요구 신호(RRQS)를 전송한 적어도 하나의 메모리 장치(리프레쉬 요구 메모리 장치)에만 응답 신호(RS)를 전송할 수 있다.
응답 신호(RS)를 수신한 리프레쉬 요구 메모리 장치는 데이터 전송선(633)을 통하여 리프레쉬가 필요한 리프레쉬 요구 어드레스들 및 메모리 장치의 정보가 포함된 리프레쉬 정보 신호를 메모리 컨트롤러(610)에 전송할 수 있다. 리프레쉬 정보 신호는 패킷의 형태로 데이터 전송선(633)을 통하여 메모리 컨트롤러(610)에 전송될 수 있다. 리프레쉬 정보 신호를 수신한 메모리 컨트롤러(610)는 리프레쉬 요구 메모리 장치에만 리프레쉬 커맨드를 전송하고, 이를 수신한 리프레쉬 요구 메모리 장치에서는 리프레쉬를 수행할 수 있다. 또한 리프레쉬 정보 신호를 수신한 메모리 컨트롤러(610)는 이를 포함시켜 리프레쉬 요구 메모리 장치에 대한 동작 커맨드를 스케쥴링하여 스케쥴링된 동작 커맨드에 따라 리프레쉬 요구 메모리 장치를 제어할 수 있다.
도 15는 본 발명의 일 실시예에 따른 도 14의 신호 병합부를 나타낸다.
도 15를 참조하면, 신호 병합부(630)는 오어(OR) 게이트(631)를 포함할 수 있다. 오어 게이트(631)는 복수의 리퀘스트 요구 신호들(RRQS1~RRQS8)을 수신하고, 리퀘스트 요구 신호들(RRQS1~RRQS8) 중 적어도 하나가 하이 레벨인 경우에 하이 레벨을 갖는 리퀘스트 요구 신호(RRQS)를 출력할 수 있다.
도 16은 도 14의 메모리 장치들 각각에 포함될 수 있는 리프레쉬 요구 회로의 구성을 나타내는 블록도이다.
도 16을 참조하면, 도 14의 메모리 장치들(621~628) 각각에 포함될 수 있는 리프레쉬 요구 회로(670)는 클럭 생성기(671), 룩-업 테이블 포인터(672), 룩-업 테이블(673), 리프레쉬 요구 신호 생성기(674) 및 정보 부가기(tagger; 675)를 포함할 수 있다.
클럭 생성기(617)는 클럭 신호(CLK)를 생성한다. 룩-업 테이블 포인터(672)는 클럭 신호(CLK)에 동기되어 룩-업 테이블(673)의 테이블 어드레스를 지정하는 순차적으로 증가하는 테이블 포인팅 신호(TPS)를 생성하여 룩-업 테이블(673)에 제공한다.
룩-업 테이블(673)은 해당하는 메모리 장치의 메모리 셀 어레이의 각각의 셀의 데이터 보유 시간에 기초하여 리프레쉬될 순서에 따라 작성된 리프레쉬 요구 어드레스들을 저장한다. 룩-업 테이블(673)은 테이블 포인팅 신호(TPS)가 가리키는 테이블 어드레스에 상응하는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스(ROW_ADDR)를 리프레쉬 요구 어드레스(RRQ_ADDR)로서 출력한다. 룩-업 테이블(673)은 도 5의 룩-업 테이블(330a) 또는 도 8의 룩-업 테이블(330b)의 구성을 갖을 수 있다.
정보 부가기(information tagger, 675)는 리프레쉬 요구 어드레스(RRQ_ADDR)에 해당하는 메모리 장치의 식별 정보를 부가하여 리프레쉬 정보 신호(RI)를 출력할 수 있다. 도 14의 메모리 모듈(620)의 경우, 메모리 장치들(621~628) 각각은 '000', '001', '010', '011', '100', '101', '110', '111'의 식별 정보를 갖을 수 있다. 이 경우에 리프레쉬 정보 신호(RI)는 리프레쉬 요구 어드레스(RRQ_ADDR)에 3 비트의 메모리 식별 정보가 부가된 형태일 수 있다.
다른 실시예에서, 정보 부가기(675)는 리프레쉬 요구 어드레스(RRQ_ADDR)에 해당하는 메모리 장치의 식별 정보와 리프레쉬의 우선 순위를 나타내는 우선 순위 정보를 부가하여 리프레쉬 정보(RI)를 출력할 수 있다. 이 경우, 우선 순위 정보는 메모리 장치의 식별 정보 앞이나 뒤에 부가될 수 있다.
리프레쉬 요구 신호 생성기(674)는 룩-업 테이블(673)을 모니터링하여 리프레쉬 요구 어드레스에 해당하는 메모리 셀 로우의 리프레쉬가 필요한 시점에 앞서 리프레쉬 요구 신호(RRQS)를 활성화시켜 메모리 컨트롤러(100)에 전송할 수 있다.
리프레쉬 요구 신호(RRQS)를 수신한 메모리 컨트롤러(100)는 이에 대한 응답 신호(RS)를 해당하는 메모리 장치에 전송하고, 클럭 생성기(671)는는 응답 신호(RS)에 응답하여 클럭 신호(CLK)를 생성하고, 룩-업 테이블 포인터(672)는 클럭 신호(CLK)에 응답하여 테이블 포인팅 신호(TPS)를 생성하고, 룩-업 테이블(673)은 테이블 포인팅 신호(TPS)가 나타내는 테이블 어드레스의 뱅크 어드레스와 로우 어드레스를 리프레쉬 요구 어드레스(RRQ_ADDR)로서 출력할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(700)은 메모리 컨트롤러(710) 및 메모리 모듈(720)을 포함하고, 메모리 모듈(720)은 복수의 메모리 장치들(721~728)을 포함할 수 있다. 메모리 장치들(721~728) 각각은 도 16의 리프레쉬 요구 회로(670)를 구비할 수 있다.
메모리 장치들(721~728) 각각은 8 비트(x8)의 데이터(DQ)를 데이터 전송선(733)을 통하여 메모리 컨트롤러(710)와 교환한다. 메모리 컨트롤러(710)는 커맨드/어드레스 전송선(731)을 통하여 메모리 장치들(721~728) 각각에 커맨드(CMD)와 어드레스(ADDR)를 전송한다.
또한 메모리 장치들(721~728) 각각은 각각의 메모리 셀 어레이들에서 리프레쉬가 필요한 경우 활성화되는 단일 비트(x1)의 리프레쉬 요구 신호들(RRQS1~RRQS8)을 전용 전송선(635)을 통하여 메모리 컨트롤러(710)에 전송하고, 메모리 컨트롤러(710)는 리프레쉬 요구 신호들(RRQS1~RRQS8)이 각 비트를 구성하는 8 비트(x8)의 리프레쉬 요구 신호(RRQS)를 수신한다. 리프레쉬 요구 신호(RRQS)의 각 비트가 리프레쉬 요구 신호들(RRQS1~RRQS8)들 각각에 해당하므로 메모리 컨트롤러(710)는 리프레쉬 요구 신호(RRQS)를 수신하면 메모리 장치들(721~728) 중에서 리프레쉬를 필요로 하는 메모리 장치(리프레쉬 요구 메모리 장치)를 알 수 있다. 예를 들어, 리프레쉬 요구 신호(RRQS)가 '00100000'이면 메모리 장치(723)가 리프레쉬 요구 메모리 장치가 된다. 또한 리프레쉬 요구 신호(RRQS)가 '00101000'이면, 메모리 장치들(723, 725)이 리프레쉬 요구 메모리 장치가 된다.
메모리 컨트롤러(710)는 리프레쉬 요구 신호(RRQS)에 응답하여 응답신호(RS)를 리프레쉬 요구 메모리 장치에만 데이터 전송선(733)을 통하여 전송할 수 있다. 응답 신호(RS)를 수신한 리프레쉬 요구 메모리 장치는 데이터 전송선(733)을 통하여 리프레쉬가 필요한 리프레쉬 요구 어드레스들 및 메모리 장치의 정보가 포함된 리프레쉬 정보 신호를 메모리 컨트롤러(710)에 전송할 수 있다. 리프레쉬 정보 신호는 패킷의 형태로 데이터 전송선(733)을 통하여 메모리 컨트롤러(710)에 전송될 수 있다. 리프레쉬 정보 신호를 수신한 메모리 컨트롤러(710)는 리프레쉬 요구 메모리 장치에만 리프레쉬 커맨드를 전송하고, 이를 수신한 리프레쉬 요구 메모리 장치에서는 리프레쉬를 수행할 수 있다. 또한 리프레쉬 정보 신호를 수신한 메모리 컨트롤러(710)는 이를 포함시켜 리프레쉬 요구 메모리 장치에 대한 동작 커맨드를 스케쥴링하여 스케쥴링된 동작 커맨드에 따라 리프레쉬 요구 메모리 장치를 제어할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(910) 및 메모리 모듈(920)을 포함하고, 메모리 모듈(920)은 복수의 메모리 장치들(921~928)을 포함할 수 있다.
메모리 장치들(921~928) 각각은 8 비트(x8)의 데이터(DQ)를 데이터 전송선(933)을 통하여 메모리 컨트롤러(910)와 교환한다. 메모리 컨트롤러(910)는 커맨드/어드레스 전송선(931)을 통하여 메모리 장치들(921~928) 각각에 커맨드(CMD)와 어드레스(ADDR)를 전송한다.
또한 메모리 장치들(721~728) 각각은 각각의 메모리 셀 어레이들에서 리프레쉬가 필요한 경우 활성화되는 단일 비트(x1)의 리프레쉬 요구 신호들과 도 16을 참조하여 설명된 부가 정보를 포함하는 k 비트(k는 2 이상의 자연수)의 리프레쉬 정보신호(RI1~RI8)를 전용 전송선(635)을 통하여 메모리 컨트롤러(710)에 전송하고, 메모리 컨트롤러(710)는 k 비트의 리프레쉬 정보 신호(RI1~RI8)가 병합된 k 비트(xk)의 리프레쉬 정보(RI)나 k 비트의 리프레쉬 정보(RI1~RI8) 모두를 포함하는 8k 비트(x8k)의 리프레쉬 정보(RI)를 수신한다. 메모리 컨트롤러(910)는 리프레쉬 정보 신호(RI)를 디코딩하여 메모리 장치들(921~928) 중에서 리프레쉬를 필요로 하는 메모리 장치(리프레쉬 요구 메모리 장치)를 알 수 있다.
메모리 컨트롤러(910)는 리프레쉬 요구 신호(RRQS)에 응답하여 응답신호(RS)를 리프레쉬 요구 메모리 장치에만 데이터 전송선(933)을 통하여 전송할 수 있다. 응답 신호(RS)를 수신한 리프레쉬 요구 메모리 장치는 데이터 전송선(733)을 통하여 리프레쉬가 필요한 리프레쉬 요구 어드레스들을 메모리 컨트롤러(910)에 전송할 수 있다. 리프레쉬 요구 어드레스를 수신한 메모리 컨트롤러(910)는 리프레쉬 요구 메모리 장치에만 리프레쉬 커맨드를 전송하고, 이를 수신한 리프레쉬 요구 메모리 장치에서는 리프레쉬를 수행할 수 있다. 또한 리프레쉬 요구 어드레스를 수신한 메모리 컨트롤러(910)는 이를 포함시켜 리프레쉬 요구 메모리 장치에 대한 동작 커맨드를 스케쥴링하여 스케쥴링된 동작 커맨드에 따라 리프레쉬 요구 메모리 장치를 제어할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
이하 도 14 내지 도 19를 참조하여, 복수의 메모리 장치들을 구비하는 메모리 모듈과 이를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 대하여 설명한다.
먼저, 메모리 모듈(600)에 포함되는 복수의 메모리 장치들(621~628) 중 적어도 하나에서 하이 레벨의 리프레쉬 요구 신호(RRQS)를 메모리 컨트롤러(610)에 전송한다(S610). 리프레쉬 요구 신호(RRQS)는 전용 전송선(635, 637)을 통하여 메모리 컨트롤러(610)에 전송될 수 있다. 메모리 컨트롤러(610)에서는 하이 레벨의 리프레쉬 요구 신호(RRQS)에 응답하여 하이 레벨의 리프레쉬 요구 신호(RRQS)를 전송한 적어도 하나의 메모리 장치(리프레쉬 요구 메모리 장치)에만 응답 신호(RS)를 전송한다(S520). 메모리 컨트롤러(610)는 데이터 전송선(633)을 통하여 응답 신호(RS)를 적어도 하나의 메모리 장치에 전송할 수 있다. 응답 신호(RS)에 응답하여 적어도 하나의 메모리 장치에서는 리프레쉬 요구 어드레스와 메모리 식별 정보를 포함하는 리프레쉬 정보를 메모리 컨트롤러(610)에 전송한다(S630). 메모리 컨트롤러(610)를 리프레쉬 정보를 수신하고, 이를 다른 커맨드들과 스케쥴링한 후에 적어도 하나의 메모리 장치에 리프레쉬 커맨드를 전송한다(S640). 리프레쉬 커맨드에 응답하여 적어도 하나의 메모리 장치에서 리프레쉬를 수행한다(S650).
따라서 본 발명의 실시예들에 따르면 데이터 보유 특성이 나쁜 위크 셀 기준으로 리프레쉬를 수행하지 않고 각 메모리 셀이나 페이지의 특성에 맞게 메모리 장치에서 리프레쉬를 요구하고, 메모리 컨트롤러에서는 이를 반영하여 커맨드를 스케쥴링함으로써 시스템의 성능을 향상시킬 수 있고, 전류 소모를 감소시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(1110), 통신(Connectivity)부(1120), 사용자 인터페이스(1130), 비휘발성 메모리 장치(1140), 메모리 장치(1150) 및 파워 서플라이(1160)를 포함한다. 실시예에 따라, 모바일 시스템(1100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1150)는 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1150)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 메모리 장치(1150)는 리프레쉬가 필요한 경우 리프레쉬 요구 신호를 포함하는 리프레쉬 정보 신호(RI)를 어플리케이션 프로세서(1110)에 제공하고 어플리케이션 프로세서(1110)는 메모리 장치(1150)를 상기 리프레쉬 정보 신호(RI)를 포함시켜 메모리 장치(1150)를 제어하기 위한 커맨드 스케쥴링을 수행할 수 있다.
비휘발성 메모리 장치(1140)는 모바일 시스템(1100)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1130)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1100)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1100) 또는 모바일 시스템(1100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 입출력 허브(1220), 입출력 컨트롤러 허브(1230), 적어도 하나의 메모리 모듈(1240) 및 그래픽 카드(1250)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(1210)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1200)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1210)는 메모리 모듈(1240)의 동작을 제어하는 메모리 컨트롤러(1211)를 포함할 수 있다. 프로세서(1210)에 포함된 메모리 컨트롤러(1211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1211)와 메모리 모듈(1240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1240)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1211)는 입출력 허브(1220) 내에 위치할 수 있다. 메모리 컨트롤러(1211)를 포함하는 입출력 허브(1220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1240)은 메모리 컨트롤러(1211)로부터 제공된 데이터를 저장하는 복수의 휘발성 메모리 장치들을 포함할 수 있다. 상기 휘발성 메모리 장치들은 각각의 메모리 셀 어레이에 대한 리프레쉬가 필요한 경우 리프레쉬 요구 신호를 포함하는 리프레쉬 정보 신호(RI)를 메모리 컨트롤러(1211)에 제공하고, 메모리 컨트롤러(1211)는 상기 리프레쉬 요구 신호를 포함하여 상기 휘발성 메모리 장치들을 제어하기 위한 커맨드 스케쥴링을 수행하여 상기 휘발성 메모리 장치들을 제어할 수 있다. 또한 상기 메모리 컨트롤러(1211)는 상기 리프레쉬 정보 신호(RI)를 전송한 휘발성 메모리 장치에만 리프레쉬 커맨드를 인가하여 리프레쉬가 수행되도록 할 수 있다.
입출력 허브(1220)는 그래픽 카드(1250)와 같은 장치들과 프로세서(1210) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1220)는 다양한 방식의 인터페이스를 통하여 프로세서(1210)에 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 프로세서(1210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 18에는 하나의 입출력 허브(1220)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1200)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1250)는 AGP 또는 PCIe를 통하여 입출력 허브(1220)와 연결될 수 있다. 그래픽 카드(1250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1220)는, 입출력 허브(1220)의 외부에 위치한 그래픽 카드(1250)와 함께, 또는 그래픽 카드(1250) 대신에 입출력 허브(1220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1230)는 내부 버스를 통하여 입출력 허브(1220)와 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 입출력 컨트롤러 허브(1230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1210), 입출력 허브(1220) 및 입출력 컨트롤러 허브(1230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1210), 입출력 허브(1220) 또는 입출력 컨트롤러 허브(1230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 리프레쉬가 필요한 휘발성 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 복수의 메모리 셀들 각각의 데이터 보유 시간에 따른 리프레쉬 요구 신호를 포함하는 리프레쉬 정보 신호를 생성하는 리프레쉬 요구 회로를 구비하는 적어도 하나의 메모리 장치; 및
    상기 리프레쉬 요구 신호를 포함시켜 상기 적어도 하나의 메모리 장치의 동작에 관한 동작 커맨드를 스케쥴링하여 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서, 상기 리프레쉬 정보 신호는 상기 복수의 메모리 셀들 중 리프레쉬가 필요한 로우를 나타내는 적어도 하나의 리프레쉬 요구 어드레스를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서, 상기 리프레쉬 정보 신호는 패킷의 형태로 상기 메모리 컨트롤러에 전송되는 것을 특징으로 하는 메모리 시스템.
  4. 제2항에 있어서, 상기 적어도 하나의 리프레쉬 요구 어드레스는 상기 메모리 컨트롤러와 상기 메모리 디바이스 사이의 데이터 전송선을 통하여 상기 메모리 컨트롤러에 전송되는 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서, 상기 리프레쉬 요구 회로는
    상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들을 저장하는 룩-업 테이블;
    클럭 신호에 동기되어 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및
    상기 룩-업 테이블에서 상기 메모리 셀 로우들의 어드레스가 출력되는 경우를 감지하여 상기 리프레쉬 요구 신호를 출력하는 리프레쉬 요구 신호 생성기를 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서, 상기 리프레쉬 요구 회로는
    상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들과 상기 리프레쉬 요구 어드레스들의 출력 타이밍을 지정하는 웨이트 클럭 정보를 저장하는 룩-업 테이블;
    클럭 신호와 상기 웨이트 클럭 정보에 기초하여 상기 웨이트 클럭 정보가 지시하는 웨이트 클럭 수만큼 지연시켜 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및
    상기 룩-업 테이블에서 상기 메모리 셀 로우들의 어드레스가 출력되는 경우를 감지하여 상기 리프레쉬 요구 신호를 출력하는 리프레쉬 요구 신호 생성기를 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제1항에 있어서, 상기 리프레쉬 요구 회로는
    클럭 신호에 동기되어 상기 메모리 셀들의 로우를 지정하는 로우 어드레스를 순차적으로 생성하는 어드레스 카운터;
    상기 메모리 셀 로우들 중 데이터 보유 시간이 노멀 셀들에 비하여 짧은 위크 셀을 적어도 하나 이상 구비하는 위크 셀 로우 어드레스들을 저장하는 룩-업 테이블;
    상기 클럭 신호에 동기되어 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및
    상기 로우 어드레스들과 상기 위크 셀 로우 어드레스들 중 상기 위크 셀 로우 어드레스들을 우선적으로 선택하는 멀티플렉서를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제1항에 있어서, 상기 메모리 장치는 복수의 뱅크들을 포함하고,
    상기 리프레쉬 정보 신호는 상기 복수의 뱅크들에 대한 리프레쉬 타이밍 정보를 포함하고, 상기 메모리 컨트롤러는 상기 메모리 장치가 상기 복수의 뱅크별로 리프레쉬를 수행하도록 상기 메모리 장치를 제어하는 것을 특징으로 하는 메모리 시스템
  9. 제1항에 있어서, 상기 적어도 하나의 리프레쉬 요구 어드레스는 복수의 메모리 셀 로우 어드레스들을 포함하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 셀 로우 어드레스들에 대한 리프레쉬를 고려하여 상기 동작 명령 신호를 스케쥴링하는 것을 특징으로 하는 메모리 시스템.
  10. 제1항에 있어서, 상기 메모리 컨트롤러는
    상기 리프레쉬 정보 신호 중 상기 리프레쉬 요구 어드레스를 저장하는 저장부;
    상기 메모리 장치를 제어하기 위한 커맨드를 생성하는 커맨드 생성기;
    상기 리프레쉬 요구 어드레스와 상기 커맨드를 스케쥴링하여 상기 메모리 장치를 제어하기 위한 상기 동작 커맨드로 제공하는 스케쥴러; 및
    상기 리프레쉬 정보 신호 중 상기 리프레쉬 요구 신호에 기초하여 상기 스케쥴러를 제어하는 제어부를 포함하는 것을 특징으로 하는 메모리 시시템.
  11. 복수의 메모리 장치들을 구비하는 메모리 모듈; 및
    상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하고,
    상기 복수의 메모리 장치들 각각은 메모리 셀들에 대하여 리프레쉬가 필요한 경우 리프레쉬 요구 신호를 상기 메모리 컨트롤러에 전송하고,
    상기 메모리 컨트롤러는 상기 리프레쉬 요구 신호에 응답하여 상기 리프레쉬 요구 신호를 전송한 적어도 하나의 메모리 장치(이하 해당 메모리 장치)에 응답 신호를 전송하고,
    상기 해당 메모리 장치는 상기 응답 신호에 응답하여 상기 메모리 장치에서 리프레쉬가 필요한 로우 어드레스를 나타내는 리프레쉬 요구 어드레스를 포함하는 리프레쉬 정보 신호를 전송하는 메모리 시스템.
  12. 제11항에 있어서, 상기 리프레쉬 요구 신호는 상기 메모리 장치들과 상기 메모리 컨트롤러 사이의 전송선을 통하여 상기 메모리 컨트롤러에 전송되는 것을 특징으로 하는 메모리 시스템.
  13. 제12항에 있어서, 상기 전송선은 상기 메모리 장치들의 기입 동작시 데이터 마스크 신호가 상기 메모리 컨트롤러로부터 상기 메모리 장치들로 전송되는 데이터 마스크 신호용 전송선인 것을 특징으로 하는 메모리 시스템.
  14. 제12항에 있어서, 상기 메모리 모듈은 상기 메모리 장치들 각각으로부터의 리프레쉬 요구 신호들을 병합하여 상기 메모리 컨트롤러에 전송하는 병합 회로를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  15. 제11항에 있어서, 상기 리프레쉬 정보 신호는 상기 메모리 장치들과 상기 메모리 컨트롤러 사이의 데이터 전송선을 통하여 상기 메모리 컨트롤러에 전송되는 것을 특징으로 하는 메모리 시스템.
  16. 제11항에 있어서, 상기 메모리 장치들 각각은 상기 리프레쉬 요구 신호와 상기 리프레쉬 정보 신호를 상기 메모리 컨트롤러에 전송하는 리프레쉬 요구 회로를 포함하고,
    상기 리프레쉬 요구 회로는,
    상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들을 저장하는 룩-업 테이블;
    상기 룩-업 테이블을 모니터링하여 상기 리프레쉬 요구 신호를 생성하는 리프레쉬 요구 신호 생성기;
    상기 응답 신호에 응답하여 클럭 신호를 생성하는 클럭 생성기;
    상기 클럭 신호에 동기되어 상기 룩-업 테이블의 테이블 어드레스를 순차적으로 증가시켜 상기 리프레쉬 요구 어드레스들을 출력되도록 지정하는 테이블 포인팅 신호를 생성하는 테이블 포인터; 및
    상기 테이블 포인팅 신호에 응답하여 상기 룩-업 테이블에서 출력되는 상기 리프레쉬 요구 어드레스에 상기 메모리 장치의 식별 정보를 부가하여 상기 리프레쉬 정보 신호로 출력하는 정보 부가기를 포함하는 것을 특징으로 하는 메모리 시스템.
  17. 복수의 메모리 장치들을 구비하는 메모리 모듈과 상기 메모리 모듈을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    상기 복수의 메모리 장치들 중 적어도 하나에서 리프레쉬 요구 신호를 상기 메모리 컨트롤러에 전송하는 단계;
    상기 리프레쉬 요구 신호에 응답하여 상기 메모리 컨트롤러에서 상기 적어도 하나의 메모리 장치에 응답 신호를 전송하는 단계;
    상기 적어도 하나의 메모리 장치에서 상기 응답 신호에 응답하여 상기 메모리 컨트롤러에 리프레쉬 정보를 전송하는 단계;
    상기 메모리 컨트롤러에서 상기 리프레쉬 정보에 따라 상기 적어도 하나의 메모리 장치에 리프레쉬 커맨드를 전송하는 단계; 및
    상기 리프레쉬 커맨드에 따라 상기 적어도 하나의 메모리 장치에서 리프레쉬를 수행하는 단계를 포함하는 동작 방법.
  18. 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들 각각의 데이터 보유 시간에 따른 리프레쉬 요구 신호를 포함하는 리프레쉬 정보 신호를 외부로 전송하는 리프레쉬 요구 회로를 포함하는 메모리 장치.
  19. 제18항에 있어서, 상기 리프레쉬 정보 신호는 상기 메모리 셀들의 데이터 보유 시간에 기초하여 메모리 셀 로우들이 리프레쉬될 순서에 따른 리프레쉬 요구 어드레스들을 더 포함하고,
    상기 리프레쉬 요구 신호는 데이터 마스크 핀을 통하여 상기 외부로 전송되고,
    상기 리프레위 요구 어드레스들은 데이터 핀을 통하여 상기 외부로 전송되는 것을 특징으로 하는 메모리 장치.
  20. 메모리 장치로부터의 리프레쉬 정보 신호에 포함되는 리프레쉬 요구 어드레스를 저장하는 저장부;
    상기 메모리 장치를 제어하기 위한 커맨드를 생성하는 커맨드 생성기; 및
    상기 리프레쉬 요구 어드레스와 상기 커맨드를 스케쥴링하여 상기 메모리 장치를 제어하기 위한 상기 동작 커맨드로 제공하는 스케쥴러를 포함하는 메모리 컨트롤러.
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