JP2020098182A - 半導体装置 - Google Patents

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Yuichiro Ishii
雄一郎 石井
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Abstract

【課題】メモリ回路とテスト対象の論理回路とを有する半導体装置を小型化させることができる。【解決手段】半導体装置は、複数のメモリセルが行列状に配置されたメモリアレイと、複数のメモリセルへデータを書き込み、かつ複数のメモリセルからデータを読み出す入出力回路と、入出力回路を制御する制御信号を生成する制御回路とを有するメモリ回路を備える。更に、半導体装置は、メモリ回路と接続される論理回路を備える。論理回路をテストするテスト動作において、制御回路は外部クロック信号の立ち上がり及び立ち下がりに基づいて制御信号を活性化及び非活性化させる。入出力回路は、テストデータを制御信号に基づいて入出力回路内を介して論理回路へ出力する。【選択図】図４

Description

本発明は半導体装置に関し、メモリ回路とテスト対象の論理回路とを有する半導体装置に利用できるものである。
従来、メモリ回路と複数の論理回路と複数のフリップフロップが形成されたＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）等と呼ばれる半導体装置のテスト時間を短縮するため、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）技術が使用されている。ＤＦＴ技術の１つとして、スキャンパステストがある。スキャンパステストの対象は、半導体装置内の論理回路である。
スキャンパステストでは、半導体装置内のフリップフロップをシリアルに接続してシフトレジスタとして動作させて、複数の論理回路をテストする。スキャンパステストを実施することによって、論理回路の不良が特定される。不良箇所の特定後は、不良原因の解析が実施され、その対策が回路設計及び製造工程へ反映させる。これにより、半導体装置の信頼性が向上する。
また、スキャンパステストを実施する際に、テスト対象の論理回路の前段にメモリ回路が配置されている場合がある。その場合、メモリ回路はテスト対象外のため、スキャンパステスト用のテストデータは、メモリ回路をバイパスして後段の論理回路へ出力される。
特開平１１−２３１０２８号公報（特許文献１）には、組合せ論理とメモリを混載する集積回路のテスト方法において、テストデータが、メモリ内の書き込みデータドライバとメモリセル及びセンスアンプをバイパスして、書き込みデータレジスタから出力ラッチ/ドライバへと転送されている技術が記載されている。また、他のテスト方法として、走査バイパスデータがメモリアレイをバイパスして読出データドライバへ転送されている技術が記載されている。
特開平１１−２３１０２８号公報
しかしながら、特許文献１に記載の半導体装置には、メモリアレイまたはメモリセルをバイパスするために専用の書き込みデータバイパス回路または専用の走査バイパスイネーブル論理回路が設けられている。そのため、半導体装置の小型化を図る観点から改善の余地がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態に係る半導体装置は、複数のメモリセルが行列状に配置されたメモリアレイと、複数のメモリセルへデータを書き込み、かつ複数のメモリセルからデータを読み出す入出力回路と、入出力回路を制御する制御信号を生成する制御回路とを有するメモリ回路とを備える。半導体装置は、更にメモリ回路と接続される論理回路を備える。論理回路のテストするテスト動作において、制御回路は外部クロック信号を受け取り、外部クロック信号の立ち上がり及び立ち下がりに基づいて、制御信号を立ち上げ及び立ち下げる。入出力回路はテストデータを受け取り、テストデータを制御信号に基づいて入出力回路内を介して論理回路へ出力する。
他の実施の形態に係る半導体装置は、複数のメモリセルが行列状に配置されたメモリアレイと、複数のメモリセルへデータを書き込み、かつ複数のメモリセルからデータを読み出す複数の入出力回路と、複数の入出力回路を制御する制御信号を生成する制御回路とを有するメモリ回路とを備える。更に、半導体装置は、メモリ回路と接続される複数の論理回路を備える。複数の論理回路のテストするテスト動作において、制御回路は外部クロック信号を受け取り、外部クロック信号の立ち上がり及び立ち下がりに基づいて、制御信号を立ち上げ及び立ち下げる。複数の入出力回路の各々は、テストデータを受け取り、テストデータを制御信号に基づいて入出力回路内を介して論理回路へ出力する。
他の実施の形態に係る半導体装置は、複数のメモリセルが行列状に配置されたメモリアレイと、複数のメモリセルへデータを書き込み、かつ複数のメモリセルからデータを読み出す複数の入出力回路と、入出力回路を制御する制御信号を生成する制御回路とを有するメモリ回路とを備える。更に、半導体装置は、メモリ回路と接続される論理回路を備える。論理回路のテストするテスト動作において、制御回路は外部クロック信号を受け取り、外部クロック信号のパルス幅に同期した制御信号を生成する。入出力回路は、テストデータを受け取り、テストデータを制御信号に基づいて入出力回路内を介して論理回路へ出力する。
一実施の形態によれば、メモリ回路とテスト対象の論理回路を備えた半導体装置を小型化させることができる。
図１は、半導体装置の構成例を説明するブロック図である。 図２は、論理回路の構成例を説明する回路図である。 図３は、メモリ回路の構成例を説明する回路図である。 図４は、実施の形態１に係る制御回路の構成例を説明する回路図である。 図５は、実施の形態１に係る制御回路を含む半導体装置の動作について説明するタイミングチャートである。 図６は、本発明者が事前検討した制御回路の構成例を説明する回路図である。 図７は、本発明者が事前検討した制御回路を含む半導体装置のテスト動作について説明するタイミングチャートである。 図８は、実施の形態２に係る制御回路の構成例を説明する回路図である。 図９は、実施の形態２に係る制御回路を含む半導体装置のテスト動作について説明するタイミングチャートである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実
施形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なも
のではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関
係にある。また、以下の実施の形態において、構成要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
更に、以下の実施の形態において、その構成要素（動作ステップ等もを有する）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等には類似するものを有するものとする。
更に、以下の実施の形態において、信号の「Ｈ」レベルとは、電圧のＨｉｇｈレベルのことを示し、一例として電源電圧のレベルである。一方、信号の「Ｌ」レベルとは、電圧のＬｏｗレベルのことを示し、一例として、接地電圧のレベルである。
更に、以下の実施の形態において、信号の「活性化」とは、信号が初期状態のレベルから異なるレベルに遷移することを示す。一例として、信号が「Ｈ」レベルから「Ｌ」レベルへ遷移（信号の立ち上がり）することである。一方、信号の「非活性化」とは、上述の異なるレベルから初期状態のレベルへ推移することを示す。一例として、信号が「Ｌ」レベルから「Ｈ」レベルへ遷移（信号の立ち下がり）することである。
（実施の形態１）
［半導体装置の構成］
図１は、半導体装置の構成例を説明するブロック図である。
半導体装置１は、外部クロック生成回路２と、メモリ回路３と、複数の論理回路Ｌ１及びＬ２と、複数のフリップフロップＦ１及びＦ２と、クロック源端子Ｐ１と、スキャンイン端子Ｐ２と、スキャンアウト端子Ｐ３とを備える。図１には、２つの論理回路Ｌ１及びＬ２と、２つのフリップフロップＦ１及びＦ２が設けられている場合が示されているが、その数には限定されない。
半導体装置１内の外部クロック生成回路２と、メモリ回路３と、複数の論理回路Ｌ１及びＬ２と、複数のフリップフロップＦ１及びＦ２には、動作電圧として、図示しない電源端子及び接地端子から電源電圧及び接地電圧が供給される。例えば、電源電圧は３．３Ｖであり、接地電圧は０Ｖである。
外部クロック生成回路２は、メモリ回路３と、複数のフリップフロップＦ１及びＦ２と、クロック源端子Ｐ１とに接続される。
外部クロック生成回路２は、半導体装置１の外部の図示しない発振器からクロック源端子Ｐ１を介してクロック源信号ＣＬＫＳを受け取る。外部クロック生成回路２は、クロック源信号ＣＬＫＳに基づいて外部クロック信号ＣＬＫを生成し、外部クロック信号ＣＬＫをメモリ回路３と複数のフリップフロップＦ１及びＦ２へ供給する。外部クロック信号ＣＬＫは、半導体装置１内の回路ブロック（例えば、メモリ回路３と複数のフリップフロップＦ１及びＦ２等）の動作タイミングを制御するために使用される信号である。
外部クロック生成回路２は、一例として、図示しないＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と分周回路とを有する。ＰＬＬ回路は、クロック源信号ＣＬＫＳを受けて、その信号の周波数を逓倍したクロック信号を生成する。ＰＬＬ回路は、その逓倍したクロック信号を分周回路へ出力する。分周回路は、その逓倍したクロック信号の周波数を例えば１/４倍し、外部クロック信号ＣＬＫとして出力する。外部クロック生成回路２は、上述で説明した構成要素に限らない。例えば、外部クロック生成回路２は、上述の発振器を内蔵してもよい。
メモリ回路３は、メモリアレイ４と、制御回路５と、ワード線駆動回路６と、複数の入出力回路ＩＯ１及びＩＯ２とを有する。図１には、２つの入出力回路ＩＯ１及びＩＯ２が設けられている場合が示されているが、その数には限定されない。
メモリアレイ４は、行列状に配置された複数のメモリセルＭＣを有する。各メモリセ
ルＭＣは、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルで
ある。更に、メモリアレイ４は、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬと、メモリセル列にそれぞれ対応して設けられた複数のビット線対ＢＬＰを有する。図１には、一例として、２本のワード線ＷＬ０及びＷＬ１と、４本のビット線対ＢＬＰ０、ＢＬＰ１、ＢＬＰ２及びＢＬＰ３が設けられている場合が示されているが、その数には限定されない。
制御回路５は、バイパスモード信号ＳＴＭと、内部制御信号ＷＥＮと、外部クロック信号ＣＬＫを受け取る。制御回路５は、それらの信号に基づいて制御信号ＣＳ１及び制御信号ＣＳ２を生成する。制御回路５は、制御信号ＣＳ１を複数の入出力回路ＩＯ１及びＩＯ２へ出力し、制御信号ＣＳ２をワード線駆動回路６へ出力する。それに伴い、制御回路５は、ワード線駆動回路６と複数の入出力回路ＩＯ１及びＩＯ２を制御する。後述するが、制御信号ＣＳ１及びＣＳ２は、１つまたは複数の信号を含んだ信号である。
ワード線駆動回路６は、複数のワード線ＷＬに接続される。また、ワード線駆動回路６は、制御信号ＣＳ２及びバイパス動作信号ＳＴＭを受け取り、それらの信号に基づいて複数のワード線ＷＬを駆動する。
入出力回路ＩＯ１は、複数のビット線対ＢＬＰ０及びＢＬＰ１に接続される。入出力回路ＩＯ２は、複数のビット線対ＢＬＰ２及びＢＬＰ３に接続される。図１には、一例として、２つの入出力回路ＩＯ１及びＩＯ２が設けられている場合が示されているが、その数には限定されない。また、各々の入出力回路は、２本のビット線対に接続されているが、その数にも限定されない。ここでは、入出力回路ＩＯ１について説明する。
メモリセルＭＣへデータを書き込む動作（以下、書込動作と称す）において、入出力回路ＩＯ１は、バイパスモード信号ＳＴＭに基づいて、半導体装置１内の図示しない論理回路４からデータＤ０を受け取る。入出力回路ＩＯ１は、制御信号ＣＳ１に基づいてデータＤ０を、対応するビット線対ＢＬＰ（例えばＢＬＰ０）を介してメモリセルＭＣへ書き込む。
メモリセルＭＣからデータＱ０を読み出す動作（以下、読出動作と称す）において、入出力回路ＩＯ１は、制御信号ＣＳ１に基づいて、メモリセルＭＣが保持するデータＱ０を対応するビット線対ＢＬＰ（例えば、ＢＬＰ＿０）を介して読み出す。それに伴い、入出力回路ＩＯ１は、そのデータＱ０を論理回路Ｌ１へ出力する。
スキャンパステスト動作（以下、テスト動作と称す）において、入出力回路ＩＯ１は、バイパスモード信号ＳＴＭに基づいて、スキャンイン端子Ｐ２を介してテストデータＳＩを受け取る。テストデータＳＩは、制御信号ＣＳ１に基づいて、メモリアレイ４を介さずに入出力回路ＩＯ１内を経由して、テストデータＳＩ０として論理回路Ｌ１へ出力される。したがって、テスト動作時において、テストデータＳＩはメモリアレイ４をバイパスして論理回路Ｌ１へ出力されるバイパス動作が実施される。
更に、テスト動作時において、複数の入出力回路ＩＯ１及びＩＯ２は、バイパスモード信号ＳＴＭに従って、テストデータＳＩの転送経路（伝送経路）としてシリアルに接続され、スキャンチェーンを構成する。それに伴い、複数の入出力回路ＩＯ１及びＩＯ２は、制御信号ＣＳ１に基づいてシフトレジスタとして機能する。具体的に、入出力回路ＩＯ１に入力されたテストデータＳＩは、制御信号ＣＳ１に基づいて、次段の入出力回路ＩＯ２へも入力される。したがって、複数の入出力回路ＩＯ１及びＩＯ２は、制御信号ＣＳ１に基づいて、テストデータＳＩをデータ転送の経路順にシフトさせる。
上述では、入出力回路ＩＯ１について説明したが、入出力回路ＩＯ２も同様の動作である。ただし、入出力回路ＩＯ２へ入力されるデータは、読出動作時ではデータＤ１であり、入出力回路ＩＯ２から出力されるデータは、読出動作時ではデータＱ１であり、テスト動作時ではテストデータＳＩ１である。
論理回路Ｌ１は、メモリ回路３とフリップフロップＦ１に接続される。また、論理回路Ｌ２は、メモリ回路３とフリップフロップＦ２に接続される。ここでは、論理回路Ｌ１について説明する。
論理回路Ｌ１は、メモリ回路３の入出力回路ＩＯ１からデータを受け取る。そのデータは、読出動作時ではデータＱ０であり、テスト動作時ではテストデータＳＩ０である。
また、論理回路Ｌ１は、そのデータに所要の処理を施し、所要の処理を施したデータをフリップフロップＦ１へ出力する。所要の処理を施したデータは、読出動作時ではデータＱＶ０であり、テスト動作時ではテストデータＳＩＶ０である。テスト動作時において、論理回路Ｌ１はテスト対象である。
上述では、論理回路Ｌ１について説明したが、論理回路Ｌ２も同様の動作である。ただし、論理回路Ｌ２へ入力されるデータは、テスト動作時ではデータＱ１であり、テスト動作時ではテストデータＳＩ１であり、論理回路Ｌ２から出力されるデータは読出動作時ではデータＱＶ１であり、テスト動作時ではテストデータＳＩＶ１である。
フリップフロップＦ１は、論理回路Ｌ１と外部クロック生成回路２に接続される。また、フリップフロップＦ２は、論理回路Ｌ１と外部クロック生成回路２に接続される。ここでは、フリップフロップＦ１について説明する。
フリップフロップＦ１は、外部クロック信号ＣＬＫの立ち上がりに基づいて、論理回路Ｌ１から入力されるデータを保持する。そのデータは、読出動作時ではデータＱＶ０であり、テスト動作時ではテストデータＳＩＶ０である。その際に、スキャンモード信号ＳＭＣは「Ｌ」レベルに設定されている。上述では、フリップフロップＦ１について説明したが、フリップフロップＦ２も同様の動作である。ただし、読出動作時ではデータＱＶ１であり、テスト動作時ではテストデータＳＩＶ１である。
また、テスト動作において、複数のフリップフロップＦ１及びＦ２は、「Ｈ」レベルのスキャンモード信号ＳＭＣに従って、各フリップフロップＦ１及びＦ２が保持するテストデータＳＩＶ０及びＳＩＶ１をテストデータ結果信号ＳＯとして出力する。その際に、複数のフリップフロップＦ１及びＦ２は、テストデータ結果信号ＳＯの転送経路としてシリアルに接続され、スキャンチェーンを構成する。それに伴い、複数のフリップフロップＦ１及びＦ２は、外部クロック信号ＣＬＫの立ち上がりに基づいてシフトレジスタとして機能する。具体的には、フリップフロップＦ１が保持するテストデータＳＩＶ０は、外部クロック信号ＣＬＫの立ち上がりに基づいて、フリップフロップＦ１からテスト結果信号ＳＯとしてスキャンアウト端子Ｐ３へ出力される。同様に、フリップフロップＦ２が保持するテストデータＳＩＶ１は、テスト結果信号ＳＯとしてフリップフロップＦ２からフリップフロップＦ１へ出力される。したがって、複数のフリップフロップＦ１及びＦ２は、外部クロック信号ＣＬＫの立ち上がりに基づいてテスト結果信号ＳＯをデータ転送の経路順にシフトさせる。また、上述では、スキャンモード信号ＳＭＣを使用したが、スキャンモード信号ＳＭＣに代わってバイパスモード信号ＳＴＭを使用してもよい。
半導体装置１の外部にある図示しないテスト装置は、半導体装置１から出力されるテスト結果信号ＳＯを受け取る。それに伴い、テスト装置は、テスト結果信号ＳＯと期待値とを比較し、複数の論理回路Ｌ１及びＬ２が不良でないかを特定する。不良箇所の特定後は、不良の原因の解析が実施され、その対策が回路設計及び製造工程へ反映させる。これにより、半導体装置の信頼性が向上する。
［論理回路の構成］
図２は、論理回路の構成例を説明する回路図である。図２には、一例として、論理回路Ｌ１の構成例を示す。
論理回路Ｌ１は、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとで構成されるＣＭＯＳインバータＩＶ１及びＩＶ２を有する。ＣＭＯＳインバータＩＶ１とＣＭＯＳインバータＩＶ２はシリアルに接続され、ＣＭＯＳインバータＩＶ１の出力端がＣＭＯＳインバータＩＶ２の入力端に接続される。具体的には、データＱ０またはテストデータＳＩ０が、論理回路Ｌ１のＣＭＯＳインバータＩＶ１の入力端へ入力され、ＣＭＯＳインバータＩＶ１の出力端及びＣＭＯＳインバータＩＶ２の入力端を介して、所要の処理を施したデータＱＶ０またはテストデータＳＩＶ０がＣＭＯＳインバータ２の出力端から出力される。
図２の論理回路Ｌ１は、ＣＭＯＳインバータＩＶ１及びＩＶ２で構成されているが、論理回路Ｌ１はこの構成に限定されない。例えば、論理回路Ｌ１は、ＡＮＤ回路、ＮＡＮＤ回路、ＮＯＲ回路及びＯＲ回路等の論理ゲートが少なくとも１つあればよい。言い換えれば、論理回路Ｌ１は、少なくともＭＯＳトランジスタで構成された回路であればよい。上述では、論理回路Ｌ１を説明したが、論理回路Ｌ２の構成も同様である。
［メモリ回路の構成］
図３は、メモリ回路の構成例を説明する回路図である。
メモリ回路３は、上述で説明したように、メモリアレイ４と、制御回路５と、ワード線駆動回路６と、複数の入出力回路ＩＯ１及びＩＯ２とを有する。
メモリアレイ４は、上述で説明したように、複数のメモリセルＭＣと、複数のワード線ＷＬ及び複数のビット線対ＢＬＰとを有する。各ビット線対ＢＬＰは、ビット線ＢＬ及び／ＢＬを含む。
メモリセルＭＣは、複数のアクセストランジスタＡＴ１及びＡＴ２と、複数のＣＭＯＳインバータＩＶ３及びＩＶ４とで構成された６つのトランジスタを有する。複数のアクセストランジスタＡＴ１及びＡＴ２は、ワード線ＷＬ０及びビット線対ＢＬＰ０に接続される。図３のメモリセルＭＣの構造は６つのトランジスタで示されているが、この構成に限定されない。例えば、読出動作及び書込動作でポートが異なる場合は、メモリセルＭＣは８つのトランジスタで構成されてもよい。
制御回路５は、バイパスモード信号ＳＴＭ及び外部クロック信号ＣＬＫに基づいて起動信号ＴＤＥＣを生成し、起動信号ＴＤＥＣをワード線駆動回路６のＡＮＤ回路ＡＮ１へ出力する。ちなみに、図１で示した制御信号ＣＳ２は、起動信号ＴＤＥＣである。
また、制御回路５は、バイパスモード信号ＳＴＭと、外部クロック信号ＣＬＫと、内部制御信号ＷＥＮとに基づいて、書込制御信号ＷＴＥと、読出制御信号ＳＡＥと、起動信号ＴＤＥＣとを生成し、それらの信号を複数の入出力回路ＩＯ１及びＩＯ２へ出力する。
具体的には、制御回路５は、書込制御信号ＷＴＥを書込駆動回路ＷＴＤへ出力する。制御回路５は、読出制御信号ＳＡＥを読出駆動回路ＳＡ及び出力ラッチＱＬへ出力する。制御回路５は、起動信号ＴＤＥＣを入力ラッチＤＬ１及びＤＬ２へ出力する。また、図３では、一例として、それらの信号が入出力回路ＩＯ１内の各回路へ出力される場合が示されているが、それらの信号は入出力回路ＩＯ２内の各回路へも出力される。ちなみに、図１で示した制御信号ＣＳ１は、書込制御信号ＷＴＥと、読出制御信号ＳＡＥと、起動信号ＴＤＥＣとを含んでいる。
ワード線駆動回路６は、ＡＮＤ回路ＡＮ１と、複数のワードドライバＷＤ及びインバータＩＶ５とを有する。ワード線駆動回路６は、起動信号ＴＤＥＣ及びバイパスモード信号ＳＴＭを受け取り、ＡＮＤ回路ＡＮ１及びインバータＩＶ５によって複数のワードドライバＷＤを制御する。それに伴い、アドレス情報を示す行の選択制御信号Ｘに応じて対応するワードドライバＷＤが駆動し、対応するワードドライバＷＤに接続されたワード線ＷＬが駆動（活性化）する。また、ワードドライバＷＤ０はワード線ＷＬ０に接続され、ワードドライバＷＤ１はワード線ＷＬ１に接続される。図３では、一例として、２つのワードドライバＷＤ０及びＷＤ１が設けられている場合が示されているが、その数には限定されない。同様に、一例として、２つの選択制御信号Ｘ０及びＸ１が設けられている場合が示されているが、その数には限定されない。
入出力回路ＩＯ１は、セレクタＳＬと、入力ラッチＤＬ１及びＤＬ２と、書込駆動回路ＷＴＤと、データ対線ＣＢＰと、マルチプレクサＭＵＸと、読出駆動回路ＳＡと、出力ラッチＱＬとを有する。
セレクタＳＬは、バイパスモード信号ＳＴＭに基づいてデータＤ０またはテストデータＳＩを選択し、選択されたデータを入力ラッチＤＬ１に出力する。
入力ラッチＤＬ１は、起動信号ＴＤＥＣに基づいてセレクタＳＬから選択されたデータを保持し、書込駆動回路ＷＴＤ及び入力ラッチＤＬ２へ出力する。入力ラッチＤＬ１は、起動信号ＴＤＥＣが「Ｈ」レベルの間にデータを保持し、起動信号ＴＤＥＣが「Ｌ」レベルの間にデータを転送する。
入力ラッチＤＬ２は、起動信号ＴＤＥＣ信号に基づいて入力ラッチＤＬ１から入力されたデータを保持し、後段の入出力回路ＩＯ２のセレクタＳＬへテストデータＳＩとして出力する。また、入力ラッチＤＬ２には、起動信号ＴＤＥＣを反転した信号が入力される。入力ラッチＤＬ２は、起動信号ＴＤＥＣが「Ｈ」レベルの間にデータを転送し、起動信号ＴＤＥＣが「Ｌ」レベルの間にデータを保持する。
したがって、入出力回路ＩＯ１の入力ラッチＤＬ１及びＤＬ２は、フリップフロップとして機能する。また、入出力回路ＩＯ１は、セレクタＳＬ及び入力ラッチＤＬ１及びＤＬ２を介して次段の入出力回路ＩＯ２のセレクタＳＬへテストデータＳＩのデータ転送経路としてシリアルに接続される。それにより、複数の入出力回路ＩＯ１及びＩＯ２はスキャンチェーンを構成する。
書込駆動回路ＷＴＤは、書込制御信号ＷＴＥに基づいて入力ラッチＤＬ１から入力されたデータをデータ線対ＣＢＰへ出力する。具体的には、書込駆動回路ＷＴＤは、書込制御信号ＷＴＥに基づいて駆動（活性化）し、入力ラッチＤＬ１から入力されたデータに応じてデータ線対ＣＢＰを駆動（活性化）する。データ線対ＣＢＰは、データ線ＣＢＬ及び／ＣＢＬを有する。
マルチプレクサＭＵＸは、アドレス情報を示す列の選択制御信号Ｙに従って対応するビット線対ＢＬＰを選択し、対応するビット線対ＢＬＰとデータ線対ＣＢＰとを接続させる。これにより、書込駆動回路ＷＴＤは、入力ラッチＤＬ１から入力されたデータを、データ線対ＣＢＰ及びマルチプレクサＭＵＸを介して対応するビット線対ＢＬＰへ出力する。図３には、一例として、２つの選択制御信号Ｙ０及びＹ１が設けられている場合が示されているが、その数には限定されない。
読出駆動回路ＳＡは、読出制御信号ＳＡＥに基づいてデータ線対ＣＢＰへ入力されたデータを出力ラッチＱＬへ出力する。具体的には、読出駆動回路ＳＡは、読出制御信号ＳＡＥに基づいて駆動（活性化）する。それにより、読出駆動回路ＳＡは、入力されたデータに従ってデータ線対ＣＢＰのデータ線ＣＢＬ及び/ＣＢＬへ伝達された電位差を増幅して、そのデータを出力ラッチＱＬへ出力する。
出力ラッチＱＬは、読出制御信号ＳＡＥに基づいて読出駆動回路ＳＡから入力されたデータを保持し、そのデータを図１の論理回路Ｌ１へ出力する。出力されるデータは、読出動作時ではデータＱ０であり、テスト動作時ではテストデータＳＩ０である。出力ラッチＱＬは、起動信号ＴＤＥＣが「Ｈ」レベルの間にデータを転送し、起動信号ＴＤＥＣが「Ｌ」レベルの間にデータを保持する。
図３には、入出力回路ＩＯ２内にセレクタＳＬのみを示しているが、入出力回路ＩＯ２内のそれ以外の回路は、入出力回路ＩＯ１内の上述で説明した回路と同様の構成である。
［実施の形態１に係る制御回路の構成］
図４は、実施の形態１に係る制御回路の構成例を説明する回路図である。
制御回路５は、パルス信号生成回路ＰＵ１と、起動信号生成回路ＴＵと、遅延信号生成回路ＤＵと、書込信号生成回路ＷＵと、読出信号生成回路ＳＵとを有する。
パルス信号生成回路ＰＵ１は、偶数段で構成せれたインバータ群ＩＶ６と、複数のＮＡＮＤ回路ＮＡ１及びＮＡ２と、インバータＩＶ７とを有する。パルス信号生成回路ＰＵ１は、外部クロック信号ＣＬＫ及びバイパスモード信号ＳＴＭを受け取り、それらの回路によってパルス信号ＣＬＫＮを生成し、パルス信号ＣＬＫＮを起動信号生成回路ＴＵへ出力する。また、インバータ群ＩＶ６は遅延回路として機能する。そのため、インバータ群ＩＶ６はインバータ構造に限定されず、外部クロック信号ＣＬＫを遅延させる回路であればよい。
起動信号生成回路ＴＵは、内部ラッチ回路ＲＳと、遅延回路ＤＥ１と、インバータＩＶ８とを有する。起動信号生成回路ＴＵは、パルス信号ＣＬＫＮと遅延信号ＢＡＣＫを受け取り、それらの回路によって起動信号ＴＤＥＣを生成し、起動信号ＴＤＥＣを書込信号生成回路ＷＵと、遅延信号生成回路ＤＵと、入力ラッチＤＬ１及びＤＬ２と、ワード線駆動回路６とへ出力する。
書込信号生成回路ＷＵは、インバータＩＶ９と、ＯＲ回路Ｒ１と、ＡＮＤ回路ＡＮ２とを有する。書込信号生成回路ＷＵは、起動信号ＴＤＥＣと、バイパスモード信号ＳＴＭと、内部制御信号ＷＥＮとを受け取り、それらの回路によって書込制御信号ＷＴＥを生成し、書込制御信号ＷＴＥを書込駆動回路ＷＴＤへ出力する。
読出信号生成回路ＳＵは、ＯＲ回路Ｒ２と、ＡＮＤ回路ＡＮ３とを有する。読出信号生成回路ＳＵは、遅延信号ＢＡＣＫと、バイパスモード信号ＳＴＭと、内部制御信号ＷＥＮとを受け取り、それらの回路によって読出制御信号ＳＡＥを生成し、読出制御信号ＳＡＥを読出駆動回路ＳＡ及び出力ラッチＱＬへ出力する
遅延信号生成回路ＤＵは、遅延回路ＤＥ２と偶数段で構成せれたインバータ群ＩＶ１０とを有する。遅延信号生成回路ＤＵは、起動信号ＴＤＥＣを受け取り、それらの回路によって、起動信号ＴＤＥＣが遅延した遅延信号ＢＡＣＫを生成する。また、インバータ群ＩＶ１０は遅延回路として機能する。そのため、インバータ群ＩＶ１０は、インバータ構造に限定されず、外部クロック信号ＣＬＫを遅延させる回路であればよい。
［実施の形態１に係る半導体装置の動作］
図５は、実施の形態１に係る制御回路を含む半導体装置の動作について説明するタイミングチャートである。図５には、書込動作のデータＤとしてデータＤ０が示され、読出動作のデータＱとしてデータＱ０が示され、テスト動作のテストデータＳＩ及びテストデータＳＩＶとしてテストデータＳＩ０とＳＩＶ０が示されている。また、図５に示される入力ラッチＤＬ１及びＤＬ２と出力ラッチＱＬは、入出力回路ＩＯ１内の回路である。
また、以下の半導体装置１の書込動作と、読出動作及びテスト動作の説明では、複数の入出力回路内の入出力回路内ＩＯ１を用いて説明する。
（１）実施の形態１の書込動作
以下、図３、図４及び図５を参照しながら、実施の形態１の書込動作について説明する。
書込動作時において、内部制御信号ＷＥＮは「Ｌ」レベルに維持され、バイパスモード信号ＳＴＭは「Ｌ」レベルに維持されている。
時刻Ｔ０において、図３のセレクタＳＬは、「Ｌ」レベルのバイパスモード信号ＳＴＭに基づいてデータＤ０を選択し、入力ラッチＤＬ１へ出力する。
時刻Ｔ０において、図４のパルス信号生成回路ＰＵ１は、外部クロック信号ＣＬＫの立ち上がり及び「Ｌ」レベルのバイパスモード信号ＳＴＭに基づいてパルス信号ＣＬＫＮを生成する。また、書込動作において、バイパスモード信号ＳＴＭは一定のレベルに維持されているため、パルス信号ＣＬＫＮは、実質的に外部クロックＣＬＫの立ち上がりに基づいて活性化される。すなわち、パルス信号ＣＬＫＮは立ち下がる。
時刻Ｔ０において、図４の起動信号生成回路ＴＵは、パルス信号ＣＬＫＮの立ち下がりに基づいて起動信号ＴＤＥＣを生成する。また、起動信号ＴＤＥＣはパルス信号ＣＬＫＮに基づいて遷移するため、起動信号ＴＤＥＣは、実質的に外部クロックＣＬＫの立ち上がりに基づいて活性化される。すなわち、起動信号ＴＤＥＣは立ち上がる。
時刻Ｔ０において、図３のラッチＤＬ１は、起動信号ＴＤＥＣの立ち上がりに基づいて、セレクタＳＬから出力されるデータＤ０を保持し、書込駆動回路ＷＴＤ及び入力ラッチＤＬ２へ出力する。入力ラッチＤＬ２は、起動信号ＴＤＥＣの立ち上がりに基づいて、入力ラッチＤＬ１から入力されるデータＤ０を受け取る。
時刻Ｔ０において、図３のワード線駆動回路６は、起動信号ＴＤＥＣの立ち上がりと、「Ｌ」レベルのバイパスモード信号ＳＴＭと、行の選択制御信号Ｘとに基づいて、対応するワード線ＷＬを駆動する。すたわり、対応するワード線ＷＬは活性化し、対応するワード線ＷＬの電位は、「Ｌ」レベルから「Ｈ」レベルへ遷移する。
時刻Ｔ０において、図４の書込信号生成回路ＷＵは、起動信号ＴＤＥＣの立ち上がりと、「Ｌ」レベルのバイパスモード信号ＳＴＭと、「Ｌ」レベルの内部制御信号ＷＥＮとに基づいて、書込制御信号ＷＴＥを生成する。また、書込動作において、バイパスモード信号ＳＴＭ及び内部制御信号ＷＥＮは一定のレベルに維持され、かつ書込制御信号ＷＴＥは起動信号ＴＤＥＣに基づいて遷移するため、書込制御信号ＷＴＥは、実質的に外部クロックＣＬＫの立ち上がりに基づいて活性化される。すなわち、書込制御信号ＷＴＥは、立ち上がる。
時刻Ｔ０において、図４の書込駆動回路ＷＴＤは、書込制御信号ＷＴＥの立ち上がりに基づいて駆動する。すなわち、書込駆動回路ＷＴＤは活性化する。これにより、書込駆動回路ＷＴＤは、入力ラッチＤＬ１から入力されたデータＤ０に応じてデータ線対ＣＢＰを駆動し、活性化させる。マルチプレクサＭＵＸは、列の選択制御信号Ｙに従って、データ線対ＣＢＰと複数のビット線対ＢＬＰ内の対応するビット線対ＢＬＰを接続する。これにより、データＤ０に応じて、対応するビット線対ＢＬＰのビット線ＢＬ及び／ＢＬの一方の電位は、「Ｈ」レベルから「Ｌ」レベルへ遷移する。その際に、対応するワード線ＷＬが駆動し、活性化しているため、データＤ０はメモリセルＭＣへ書き込まれる。したがって、書込駆動回路ＷＴＤは、書込制御信号ＷＴＥの立ち上がりに基づいて、対応するビット線対ＢＬＰ及び対応するワード線ＷＬに接続されたメモリセルＭＣへデータＤ０を書き込む。
時刻Ｔ１において、上述で説明したように、バイパスモード信号ＳＴＭが「Ｌ」レベルに設定されているため、パルス信号ＣＬＫＮは立ち上がる。したがって、パルス信号ＣＬＫＮは、インバータ群ＩＶ６による遅延時間の間（時刻Ｔ４０からＴ４１の間）「Ｌ」レベルになる。また、「Ｈ」レベルのパルス信号ＣＬＫＮが、内部ラッチ回路ＲＳへ入力されるが、内部ラッチ回路ＲＳは起動信号ＴＤＥＣを「Ｈ」レベルのまま維持する。
時刻Ｔ２において、図４の遅延信号生成回路ＤＵは、起動信号ＴＤＥＣを遅延させた遅延信号ＢＡＣＫを生成する。また、遅延信号ＢＡＣＫは、起動信号ＴＤＥＣの遅延信号のため、遅延信号ＢＡＣＫは実質的に外部クロック信号ＣＬＫの立ち上がりに基づいて活性化される。すなわち、遅延信号ＢＡＣＫは立ち上がる。上述の起動信号ＴＤＥＣを遅延させる時間（時刻Ｔ０からＴ２まで）は、読出動作において、読出駆動回路ＳＡが、メモリセルＭＣに保持されたデータをビット線対ＢＬＰ介して読み出せる電位差が得られるまでの時間に相当するように設計されている。
時刻Ｔ３において、図４の起動信号生成回路ＴＵは、遅延信号ＢＡＣＫの立ち上がりに基づいて、起動信号ＴＤＥＣを立ち下げる。したがって、制御信号ＴＤＥＣは、外部クロックの立ち上がりに基づいて一定の期間活性化され、その後、制御回路９内で生成される制御信号ＢＡＣＫの立ち上がり基づいて、非活性される。すなわち、制御信号ＴＤＥＣは立ち下がる。また、図５の時刻Ｔ２からＴ３までの時間は、起動信号生成回路ＴＵの各回路分による遅延時間である。
時刻Ｔ３において、図３の入力ラッチＤＬ２は、起動信号ＴＤＥＣの立ち下がりに基づいて、データＤ０を保持し、次段の入出力回路ＩＯ２のセレクタＳＬへテストデータＳＩとして出力する。しがしながら、バイパスモード信号ＳＴＭが「Ｌ」レベルに設定されているため、次段の入出力回路ＩＯ２のセレクタＳＬは、テストデータＳＩとして入力されるデータを選択しない。したがって、書込動作時には、スキャンチェーンは構成されない。
時刻Ｔ３において、図４の書込信号生成回路ＷＵは、起動信号ＴＤＥＣの立ち下がりと、「Ｌ」レベルのバイパスモード信号ＳＴＭ及び「Ｌ」レベルの内部制御信号ＷＥＮに基づいて、書込制御信号ＷＴＥを立ち下げる。したがって、書込制御信号ＷＴＥは、外部クロックの立ち上がりに基づいて一定の期間活性化させ、その後、制御回路９内で生成される制御信号ＢＡＣＫの立ち上がりに基づいて、非活性される。すなわち、書込制御信号ＷＴＥは立ち下がる。
時刻Ｔ３において、図４の書込駆動回路ＷＴＤは、書込制御信号ＷＴＥの立ち下がりに基づいて、駆動せず、非活性化される。これにより、書込動作は終了する。
したがって、書込動作において、制御回路５は、外部クロック信号ＣＬＫの立ち上がりに基づいて、制御信号ＣＳ１である起動信号ＴＤＥＣおよび書込制御信号ＷＴＥを生成する。書込動作では、制御信号ＣＳ１は起動信号ＴＤＥＣ、書込制御信号ＷＴＥとする。すなわち、制御信号ＣＳ１を活性化され、それに伴い、入出力回路ＩＯ０は、データＤ０を複数のメモリセルＭＣへ書き込む。一方、制御回路５は、時刻Ｔ４の外部クロック信号ＣＬＫの立ち下がりに基づかずに（影響されずに）に、遅延信号ＢＡＣＫ信号の立ち上がりに基づいて、制御信号ＣＳ１を非活性化させる。それに伴い、データＤ０の書込動作が終了する。
言い換えれば、書込動作時の制御回路５は、外部クロック信号ＣＬＫの立ち上がりをトリガにして、制御信号ＣＳ１を一定の期間活性化させる。そのため、書込動作は、外部クロック信号ＣＬＫの立ち上がりを考慮すればよいため、書込動作のタイミングの設計がしやすい。
また、上述の動作に限定されず、制御回路５は、外部クロックＣＫＬの立ち下がりに基づいて制御信号ＣＳ１を一定の期間活性化させる回路構成でもよい。言い換えれば、書込動作において、制御回路５は、単一の周期サイクル内の外部クロック信号ＣＬＫの立ち上がり及び立ち下がりの内で、どちらかの一方に基づいて、制御信号ＣＳ１を活性化させる。すなわち、制御回路５は、制御信号ＣＳ１を立ち上がる。それに伴い、入出力回路ＩＯ１は活性化され、データＤ０をメモリセルＭＣへ書き込む。
（２）実施の形態１の読出動作
以下、図３、図４及び図５を参照しながら、実施の形態１の読出動作について説明する。上述の書込動作と同様の動作については、具体的な説明は省略する。
書込動作時と異なり、読出動作では、内部制御信号ＷＥＮは「Ｈ」レベルに維持されている。バイパスモード信号ＳＴＭは「Ｌ」レベルに維持されている。
時刻Ｔ１０において、書込動作の時刻Ｔ０と同様に、パルス信号ＣＬＫＮ及び起動信号ＴＤＥＣは生成される。
時刻Ｔ１１において、書込動作の時刻Ｔ１と同様に、バイパスモード信号ＳＴＭが「Ｌ」レベルに設定されているため、パルス信号ＣＬＫＮは立ち上がる。
時刻Ｔ１２において、書込動作の時刻Ｔ２と同様に、図４の遅延信号生成回路ＤＵは、起動信号ＴＤＥＣを遅延させた遅延信号ＢＡＣＫを生成する。したがって、遅延信号ＢＡＣＫは、書込動作と同様に、外部クロック信号ＣＬＫの立ち上がりに基づいて活性化される。すなわち、遅延信号ＢＡＣＫは立ち上がる。
時刻Ｔ１２において、図４の読出信号生成回路ＳＵは、遅延信号ＢＡＣＫの立ち上がりと、「Ｌ」レベルのバイパスモード信号ＳＴＭと、「Ｈ」レベルの内部制御信号ＷＥＮとに基づいて、読出制御信号ＳＡＥを生成する。また、読出動作において、バイパス動作モード信号ＳＴＭ及び内部制御信号ＷＥＮは一定のレベルに維持され、かつ制御信号ＳＡＥは遅延信号ＢＡＣＫに基づいて遷移するため、読出制御信号ＳＡＥは実質的に外部クロック信号ＣＬＫの立ち上がりに基づいて活性化される。すなわち、読出制御信号ＳＡＥは立ち上がる。
時刻Ｔ１２において、図３の読出駆動回路ＳＡは、読出制御信号ＳＡＥの立ち上がりに基づいて駆動（活性化）する。マルチプレクサＭＵＸは、列の選択制御信号Ｙに従って、データ線対ＣＢＰと複数のビット線対ＢＬＰ内の対応するビット線対ＢＬＰとを接続する。
また、時刻Ｔ１２において、書込動作と同様に、対応するワード線ＷＬが駆動（活性化）されているため、読出駆動回路ＳＡは、メモリセルＭＣが保持するデータＱ０を、対応するビット線対ＢＬＰとマルチプレクサＭＵＸとデータ線ＣＢＰを介して、出力ラッチＱＬへ出力する。したがって、読出駆動回路ＳＡは、読出制御信号ＳＡＥの立ち上がりに基づいて、対応するワード線ＷＬと対応するビット線対ＢＬＰに接続されたメモリセルＭＣが保持するデータを出力ラッチＱＬへ出力する。
時刻Ｔ１２において、図３の出力ラッチＱＬは、読出制御信号ＳＡＥの立ち上がりに基づいて、読出駆動回路ＳＡから入力されたデータＱ０を受け取る。
次に、時刻Ｔ１３において、書込動作の時刻Ｔ３と同様に、起動信号ＴＤＥＣは立ち下がる。
次に、時刻Ｔ１４において、図４の遅延信号生成回路ＤＵは、時刻Ｔ１３での起動信号ＴＤＥＣの立ち下がりに基づいて、遅延信号ＢＡＣＫを立ち下げる。したがって、制御信号ＢＡＣＫは、外部クロックの立ち上がりに基づいて一定の期間活性化され、その後、制御信号ＴＤＥＣの立ち下がりに基づいて非活性化される。すなわち、制御信号ＢＡＣＫは立ち下がる。
時刻Ｔ１４において、図４の読出信号生成回路ＳＵは、制御信号ＢＡをＣＫの立ち下がりと、「Ｌ」レベルのバイパスモード信号ＳＴＭと、「Ｈ」レベルの内部制御信号ＷＥＮとに基づいて、読出制御信号ＳＡＥを立ち下げる。したがって、読出動作時において、バイパス動作モード信号ＳＴＭ及び内部制御信号ＷＥＮは一定のレベルに維持され、かつ制御信号ＳＡＥは遅延信号ＢＡＣＫに基づいて遷移するため、制御信号ＳＡＥは外部クロックの立ち上がりに基づいて一定の期間活性化される。その後、制御信号ＳＡＥは、制御信号ＴＤＥＣの立ち下がりに基づいて非活性化される。すなわち、制御信号ＳＡＥは立ち下がる。
時刻Ｔ１４において、図３の読出駆動回路ＳＡは、読出制御信号ＳＡＥの立ち下がりに基づいて、駆動（活性化）しない。これにより、読出駆動回路ＳＡは、メモリセルＭＣが保持するデータＱ０を読み出さない。
また、時刻Ｔ１４において、図３の出力ラッチＱＬは、読出制御信号ＳＡＥの立ち下がりに基づいて、読出駆動回路ＳＡから入力されていたデータＱ０を保持し、データＱ０を論理回路Ｌ１へ出力する。これにより、読出動作が終了する。
したがって、読出動作において、制御回路５は、外部クロック信号ＣＬＫの立ち上がりに基づいて制御信号ＣＳ１である読出制御信号ＳＡＥを生成する。読出動作では、制御信号ＣＳ１は読出制御信号ＳＡＥとする。すなわち、読出制御信号ＳＡＥは活性化され、それに伴い、読出駆動回路ＳＡは、メモリセルＭＣが保持するデータＱ０を読み出す。一方、制御回路５は、時刻Ｔ１５の外部クロック信号ＣＬＫの立ち下がりに基づかずに（影響されずに）、起動信号ＴＤＥＣ信号の立ち下がりに基づいて、制御信号ＣＳ１を非活性化させる。それに伴い、出力ラッチＱＬは、データＱ０を論理回路Ｌ１へ出力し、読出駆動回路ＳＡは駆動せず、非活性化される。これにより、データＱ０の読出動作が終了する。
言い換えれば、書込動作と同様に、制御回路５は、外部クロック信号ＣＬＫの立ち上がりをトリガにして、制御信号ＣＳ１を一定の期間活性化させる。そのため、読出動作は、外部クロック信号ＣＬＫの立ち上がりを考慮すればよいため、読出動作のタイミング設計がしやすい。
また、上述の動作に限定されず、制御回路５は、外部クロックＣＫＬの立ち下がりに基づいて制御信号ＣＳ１を一定の期間活性化される回路構成でもよい。言い換えれば、読出動作において、制御回路５は、単一の周期サイクル内の外部クロック信号ＣＬＫの立ち上がり及び立ち下がりの内で、どちらかの一方に基づいて、制御信号ＣＳ１を活性化させる。すなわち、制御回路５は、制御信号ＣＳ１を立ち上げる。それに伴い、入出力回路ＩＯ１は活性化され、メモリセルＭＣが保持するデータＱ０を読み出す。
（３）実施の形態１のテスト動作
以下、図３、図４及び図５を参照しながら、実施の形態１のテスト動作について説明する。また、上述の書込動作及び読出動作と同様の動作については、具体的な説明は省略する。
書込動作及び読出動作と異なり、テスト動作では、バイパスモード信号ＳＴＭは、「Ｈ」レベルに維持されている。これにより、メモリ回路３のバイパス動作が開始される。また、内部制御信号ＷＥＮは、不定状態に維持されている。メモリ回路３のバイパス動作は、内部制御信号ＷＥＮの状態によらず、バイパスモード信号ＳＴＭが「Ｈ」レベルであれば実施される。
時刻Ｔ２０において、図３のセレクタＳＬは、「Ｈ」レベルのバイパスモード信号ＳＴＭに基づいて、スキャンイン端子Ｐ２を介して入力されるテストデータＳＩ（ＳＩ０）を選択し、入力ラッチＤＬ１へ出力する。
時刻Ｔ２０において、図３のパルス信号生成回路ＰＵ１は、外部クロック信号ＣＬＫの立ち上がり及び「Ｈ」レベルのバイパスモード信号ＳＴＭに基づいて、パルス信号ＣＬＫＮを生成する。したがって、テスト動作において、バイパスモード信号ＳＴＭは一定のレベルに維持されているため、書込動作及び読出動作と同様に、パルス信号ＣＬＫＮは、実質的に外部クロック信号ＣＬＫの立ち上がりに基づいて活性化される。すなわち、パルス信号ＣＬＫＮは立ち下がる。
ただし、書込動作及び読出動作と異なり、バイパスモード信号ＳＴＭが「Ｈ」レベルのため、パルス信号ＣＬＫＮは、インバータ群ＩＶ６による遅延時間に関係なく、外部クロック信号ＣＬＫが「Ｈ」レベルの間（時刻Ｔ２０から時刻Ｔ２１の間）「Ｌ」レベルに維持される。
時刻Ｔ２０において、図４の起動信号生成回路ＴＵは、書込動作の時刻Ｔ０または読出動作の時刻Ｔ１０と同様に、起動信号ＴＤＥＣを生成する。したがって、起動信号ＴＤＥＣは、書込動作及び読出動作と同様に、実質的に外部クロック信号ＣＬＫの立ち上がりに基づいて活性化される。すなわち、起動信号ＴＤＥＣは立ち上がる。
時刻Ｔ２０において、図３の入力ラッチＤＬ１は、起動信号ＴＤＥＣの立ち上がりに基づいて、セレクタＳＬから出力されるテストデータＳＩ０を保持し、書込駆動回路ＷＴＤ及び入力ラッチＤＬ２へ出力する。
時刻Ｔ２０において、図３の入力ラッチＤＬ２は、起動信号ＴＤＥＣの立ち上がりに基づいて、入力ラッチＤＬ１から出力されるテストデータＳＩ０を受け取る。
時刻Ｔ２０において、図３のワード線駆動回路６は、書込動作及び読出動作と異なり、起動信号ＴＤＥＣの立ち上がり及び「Ｈ」レベルのバイパスモード信号ＳＴＭに基づいて、複数のワード線ＷＬを駆動しない。すなわち、複数のワード線ＷＬは非活性化される。具体的には、ワード線駆動回路６は、「Ｈ」レベルの起動信号ＴＤＥＣと、「Ｈ」レベルのバイパスモード信号ＳＴＭとを受け取る。それに伴い、ワード線駆動回路６は、ＡＮＤ回路ＡＮ１及びインバータＩＶ５によって、「Ｌ」レベルになる信号を生成し、その信号を複数のワードドライバＷＤに出力する。これにより、複数のワードドライバＷＤは、複数のワード線ＷＬを駆動させず、非活性化させる。
時刻Ｔ２０において、図４の書込信号生成回路ＷＵは、起動信号ＴＤＥＣの立ち上がりと、「Ｈ」レベルのバイパスモード信号ＳＴＭと、不定状態の内部制御信号ＷＥＮとに基づいて、書込制御信号ＷＴＥを生成する。したがって、テスト動作において、バイパスモード信号ＳＴＭは一定のレベルに維持に維持され、内部制御信号ＷＥＮは不定状態で設定されているため、書込動作及び読出動作と同様に、書込制御信号ＷＴＥは、実質的に外部クロックＣＬＫの立ち上がりに基づいて活性化される。すなわち、書込制御信号ＷＴＥは立ち上がる。
時刻Ｔ２０において、図３の書込駆動回路ＷＴＤは、書込制御信号ＷＴＥの立ち上がりの遷移に基づいて、駆動（活性化）する。これにより、書込駆動回路ＷＴＤは、入力ラッチＤＬ１から入力されたテストデータＳＩ０に応じてデータ線対ＣＢＰを駆動し、活性化する。それにより、テストデータＳＩ０は、データ線対ＣＢＰへ出力される。書込動作及び読出動作と異なり、列の選択制御信号Ｙは非活性に設定されている。それに伴い、マルチプレクサＭＵＸは、ビット線対ＢＬＰとデータ線対ＣＢＰを接続しない。したがって、テストデータＳＩ０は、ビット線対ＢＬＰへ出力されない。
また、例え、マルチプレクサＭＵＸを介してビット線対ＢＬＰとデータ線対ＣＢＰが接続されても、複数のワード線ＷＬは駆動していないため、テストデータＳＩ０は、メモリセルＭＣへ書き込まれない。
時刻Ｔ２１において、図４の遅延信号生成回路ＤＵは、書込動作の時刻Ｔ２または読出動作の時刻Ｔ１２と同様に、起動信号ＴＤＥＣを遅延させた遅延信号ＢＡＣＫを生成する。したがって、遅延信号ＢＡＣＫは、実質的に外部クロック信号ＣＬＫの立ち上がりに基づいて活性化される。すなわち、遅延信号ＢＡＣＫは立ち上がる。また、遅延信号ＢＡＣＫは「Ｌ」レベルから「Ｈ」レベルへ遷移するが、起動信号生成回路ＴＵは、書込動作及び読出動作と異なり、起動信号ＴＤＥＣを「Ｈ」レベルに維持したまま出力する。なぜなら、内部ラッチ回路ＲＳに入力されるパルス信号ＣＬＫＮが「Ｌ」レベルに維持されているため、内部ラッチ回路ＲＳは「Ｈ」レベルの起動信号ＴＤＥＣを保持し続ける。
時刻Ｔ２１において、図４の読出信号生成回路ＳＵは、遅延信号ＢＡＣＫの立ち上がりと、「Ｈ」レベルのバイパスモード信号ＳＴＭと、不定状態の内部制御信号ＷＥＮとに基づいて、読出制御信号ＳＡＥを生成する。したがって、テスト動作において、バイパスモード信号ＳＴＭは一定のレベルに維持に維持され、内部制御信号ＷＥＮは不定状態で設定されているため、読出動作と同様に、読出制御信号ＳＡＥは、実質的に外部クロック信号ＣＬＫの立ち上がりに基づいて活性化される。すなわち、読出制御信号ＳＡＥは立ち上がる。
時刻Ｔ２１において、図３の読出駆動回路ＳＡは、読出制御信号ＳＡＥの立ち上がりに基づいて駆動し、活性化する。読出駆動回路ＳＡは、書込駆動回路ＷＴＤからデータ線対ＣＢＰへ入力されたテストデータＳＩ０に応じて、データ線対ＣＢＰのデータ線ＣＢＬ及び/ＣＢＬへ伝達された電位差を増幅させ、テストデータＳＩ０をラッチＱＬへ出力する。したがって、テスト動作において、テストデータＳＩ０は、メモリアレイ４を介さずに、書込駆動回路ＷＴＤからデータ線対ＣＢＰを介して読出駆動回路へ転送される。
時刻Ｔ２１において、図３の出力ラッチＱＬは、読出制御信号ＳＡＥの立ち下がりに基づいて、読出駆動回路ＳＡから入力されたテストデータＳＩ０を受け取る。
次に、時刻Ｔ２２において、図３のパルス信号生成回路ＰＵ１は、外部クロック信号ＣＬＫの立ち下がり及び「Ｈ」レベルのバイパスモード信号ＳＴＭに基づいて、パルス信号ＣＬＫＮを立ち下げる。言い換えれば、バイパスモード信号ＳＴＭは一定のレベルに維持されているため、パルス信号ＣＬＫＮは実質的に外部クロックの立ち下がりに基づいて非活性化される。すなわち、パルス信号ＣＬＫＮは立ち下がる。
時刻Ｔ２２において、図４の起動信号生成回路ＴＵは、パルス信号ＣＬＫＮの立ち上がりに基づいて、起動信号ＴＤＥＣを立ち下げる。したがって、起動信号ＴＤＥＣはパルス信号ＣＬＫＮに基づいて遷移しているため、起動信号ＴＤＥＣは実質的に外部クロック信号ＣＬＫの立ち下がりに基づいて非性化される。すなわち、起動信号ＴＤＥＣは立ち下がる。
時刻Ｔ２２において、図３の入力ラッチＤＬ２は、起動信号ＴＤＥＣの立ち下がりに基づいて、入力ラッチＤＬ１から出力されるテストデータＳＩ０を保持し、次段の入出力回路ＩＯ２のセレクタＳＬへ出力する。次段の入出力回路ＩＯ２のセレクタＳＬは、バイパスモード信号ＳＴＭが「Ｈ」レベルに設定されているため、テストデータＳＩ０を選択し、入出力回路ＩＯ２の図示しない入力ラッチＤＬ１へ出力する。したがって、スキャンチェーンを構成する複数の入出力回路ＩＯ１及びＩＯ２は、起動信号ＴＤＥＣに基づいて、テストデータＳＩ０をスキャンチェーンの接続順にシフトさせる。
時刻Ｔ２２において、図４の書込信号生成回路ＷＵは、起動信号ＴＤＥＣの立ち下がりと、「Ｈ」レベルのバイパスモード信号ＳＴＭ及び不定状態の内部制御信号ＷＥＮに基づいて、書込制御信号ＷＴＥを立ち下げる。したがって、テスト動作において、バイパスモード信号ＳＴＭは一定のレベルに維持され、内部制御信号ＷＥＮは不定状態に設定され、かつ、書込制御信号ＷＴＥは起動信号ＴＤＥＣに基づいて遷移しているため、書込制御信号ＷＴＥは実質的に外部クロック信号ＣＬＫの立ち下がりに基づいて非活性化される。すなわち、書込制御信号ＷＴＥは立ち下がる。
時刻Ｔ２２において、書込駆動回路ＷＴＤは、書込制御信号ＷＴＥの立ち下がりに基づいて駆動せず、非活性化する。これにより、テストデータＳＩ０は、データ線対ＣＢＰへ出力されない。
時刻Ｔ２３において、図４の遅延信号生成回路ＤＵは、時刻Ｔ２２での起動信号ＴＤＥＣの立ち下がりに基づいて、遅延信号ＢＡＣＫを立ち下げる。したがって、遅延信号ＢＡＣＫは起動信号ＴＤＥＣに基づいて遷移しているため、遅延信号ＢＡＣＫは実質的に外部クロック信号ＣＬＫの立ち下がりに基づいて非活性化される。すなわち、遅延信号ＢＡＣＫは立ち下がる。
時刻Ｔ２３において、図４の読出信号生成回路ＳＵは、遅延信号ＢＡＣＫの立ち下がりと、「Ｈ」レベルのバイパスモード信号ＳＴＭ及び不定状態の内部制御信号ＷＥＮに基づいて、読出制御信号ＳＡＥを立ち下げる。したがって、テスト動作において、バイパスモード信号ＳＴＭは一定のレベルに維持され、内部制御信号ＷＥＮは不定状態に設定され、かつ読出制御信号ＳＡＥは遅延信号ＢＡＣＫに基づいて遷移しているため、読出制御信号ＳＡＥは実質的に外部クロック信号ＣＬＫの立ち下がりに基づいて非活性化される。すなわち、読出制御信号ＳＡＥは立ち下がる。
時刻Ｔ２３において、図３の読出駆動回路ＳＡは、読出制御信号ＳＡＥの立ち下がりに基づいて駆動せず、非活性化する。これにより、読出駆動回路ＳＡは、書込駆動回路ＷＴＤからデータ線対ＣＢＰを介して入力されたテストデータＳＩ０を出力ラッチＱＬへ出力しない。
時刻Ｔ２３において、出力ラッチＱＬは、読出制御信号ＳＡＥの立ち下がりに基づいて、読出駆動回路ＳＡから入力されたテストデータＳＩ０を保持し、図１の論理回路Ｌ１へ出力する。
それに伴い、図１の論理回路Ｌ１は、入出力回路ＩＯ１からテストデータＳＩ０を受け取り、所要の処理を施し、テストデータＳＩＶ０としてフリップフロップＦ１へ出力する。
時刻Ｔ２４において、フリップフロップＦ１は、外部クロック信号ＣＬＫの立ち上り（外部クロック信号ＣＬＫの時刻２０の立ち上がりの次の立ち上がり）に基づいてテストデータＳＩＶ０を保持する。
その後、スキャンモード制御信号ＳＭＣを「Ｈ」レベルに設定し、フリップフロップＦ１の保持されたテストデータＳＩＶ０は、スキャンアウト端子Ｐ３を介してテスト結果信号ＳＯとして出力される。図示しないテスト装置は、半導体装置１から出力されるテスト結果信号ＳＯと期待値とを比較し、テスト対象の論理回路Ｌ１に不良がないかを判定する。同様に、入出力回路ＩＯ２と、論理回路Ｌ２と、フリップフロップＦ２においても、上述の動作が実施される。これにより、半導体装置１内の複数の論理回路のテストが終了する。
したがって、テスト動作において、テストデータＳＩは、制御回路５によって、書込動作と読出動作でデータ伝達経路として使用される入出力回路ＩＯ１内を介して論理回路Ｌ１へ転送される。そのため、テストデータＳＩのための専用のデータ伝達経路を設ける必要がない。また、入出力回路ＩＯ１は、書込動作と読出動作だけなく、テスト動作においても、共通の制御回路５によって制御される。そのため、テスト動作のための専用の制御回路を設ける必要がない。すなわち、半導体装置１を小型化することができる。
また、テストデータＳＩは、メモリアレイ４を介さずに論理回路Ｌ１へ転送される。言い換えれば、テスト動作では、メモリアレイ４をバイパスするバイパス動作が実施される。これにより、メモリセルＭＣが保持するデータに影響されずに、テストデータＳＩが論理回路Ｌ１へ転送される。そのため、信頼性が高い半導体装置１のテストを実施することができる。
更に、テスト動作時において、制御回路５は、外部クロック信号ＣＬＫの立ち上がりに基づいて、制御信号ＣＳ１を生成する。実施の形態１のテスト動作では、制御信号ＣＳ１は起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥとする。すなわち、制御信号ＣＳ１が活性化し、それに伴い、入力ラッチＤＬ１は、テストデータＳＩを出力し、書込制御回路ＷＴＤ及び読出制御回路ＳＡは駆動し、活性化する。これにより、テストデータＳＩは、入出力回路ＩＯ１内の入力ラッチＤＬ１、書込制御回路ＷＴＤ、データ線対ＢＬＰ及び読出制御回路ＳＡを介して出力ラッチＱＬへ出力される。一方、制御回路５は、外部クロック信号ＣＬＫの立ち下がりに基づいて、制御信号ＣＳ１を非活性化される。それに伴い、出力ラッチＱＬは読出制御回路ＳＡから入力されたテストデータＳＩを論理回路Ｌ１へ出力する。書込制御回路ＷＴＤ及び読出制御回路ＳＡは駆動せず、非活性化する。これにより、テストデータＳＩは、出力ラッチＱＬへ出力されない。
言い換えれば、テスト動作時において、制御回路５は、単一の周期サイクル内の外部クロック信号ＣＬＫの立ち上がり及び立ち下がりに基づいて、制御信号ＣＳ１を立ち上げ及び立ち下げる。それに伴い、入出力回路ＩＯ１は、活性化及び非活性化し、テストデータＳＩは入出力回路ＩＯ１内を介して論理回路Ｌ１へ出力される。上述の動作に限定されず、制御回路５は、外部クロックＣＫＬの立ち下がりで制御信号ＣＳ１を立ち上げ、外部クロックＣＫＬの立ち上がりで制御信号ＣＳ１を立ち下げさせるような回路構成でもよい。
また、テスト動作時に生成する制御信号ＣＳ１及びＣＳ２のパルス幅と、書込動作及び読出動作時に生成する制御信号ＣＳ１及びＣＳ２のパルス幅が異なる。例えば、図５に示すように、テスト動作時に生成する制御信号ＣＳ１（起動信号ＴＤＥＣ）のパルス幅（時刻Ｔ２０からＴ２２）は、書込動作時に生成する制御信号ＣＳ１（起動信号ＴＤＥＣ）のパルス幅（時刻Ｔ０からＴ３）より長い。なぜなら、テスト動作では、制御回路５は「Ｈ」レベル（第１レベル）のバイパスモード信号ＳＴＭを受け取るため、それに伴い外部クロック信号ＣＬＫの立ち上がり及び立ち下がりに同期した制御信号ＣＳ１が生成される。一方、書込動作及び読出動作では、制御回路５は「Ｌ」レベル（第２レベル）のバイパスモード信号ＳＴＭを受け取るため、それに伴い外部クロック信号ＣＬＫの立ち下がりには同期せずに、外部クロック信号ＣＬＫの立ち上がりに同期した制御信号ＣＳ１が生成される。
したがって、テスト動作時において、外部クロック信号ＣＬＫの周波数が変われば、それに伴い外部クロック信号ＣＬＫのパルス幅（時刻Ｔ２０から時刻Ｔ２２までの幅）が変わるため、制御信号ＣＳ１のパルス幅も追従して変わる。それに伴い、入出力回路ＩＯ１の書込制御回路ＷＴＤの活性化期間、読出制御回路ＳＡの活性化期間、入力ラッチＤＬ１のデータ保持期間、入力ラッチＤＬ２のデータ受取期間、及び出力ラッチＱＬのデータ受取期間も追従して変わる。すなわち、制御回路５は、外部クロック信号ＣＬＫのパルス幅に同期した制御信号ＣＳ１を生成する。この目的については、後述で、本発明者が事前検討した制御回路７と比較しながら説明する。
また、テスト動作時において、上述で説明した制御回路５の動作は、外部クロック信号ＣＬＫの立ち下がりのタイミング（時刻Ｔ２３）が遅延信号ＢＡＣＫの立ち上がりのタイミング（時刻Ｔ２１）より遅い場合を前提としている。
テスト動作時において、外部クロック信号ＣＬＫの立ち下がりのタイミングが遅延信号ＢＡＣＫの立ち上がりのタイミングより早い場合は、制御信号ＣＳ１は、上述の書込動作及び読出動作と同様のタイミングで非性化される。そのため、制御回路５は、外部クロック信号ＣＬＫの立ち上がりに基づいて、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）を立ち上げ、制御信号ＣＳ１を一定の期間活性化にする。
それにより、例え、外部クロック信号ＣＬＫの周波数を上げて、外部クロック信号ＣＬＫのパルス幅が短くなっても、外部クロック信号ＣＬＫの立ち下がりに基づいて制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）は非活性化されないため、制御回路５の誤動作を防止することができる。
＜発明者による事前検討＞
図６は、本発明者が事前検討した制御回路の構成例を説明する回路図である。
［事前検討例の制御回路の構成］
制御回路７は、本発明者が事前検討した回路である。制御回路７は制御回路５のパルス信号生成回路ＰＵ１に代わってパルス信号生成回路ＰＵ２を有する。したがって、パルス信号生成回路ＰＵ２以外の構成要素は、制御回路５と同様であるため、同一の符号を付し、説明は省略する。
パルス信号生成回路ＰＵ２は、奇数で構成せれたインバータ群ＩＶ１１と、ＮＡＮＤ回路ＮＡ３とを有する。パルス信号生成回路ＰＵ２は、外部クロック信号ＣＬＫを受け取り、それらの回路によってパルス信号ＣＬＫＮを生成し、起動信号生成回路ＴＵへ出力する。また、インバータ群ＩＶ１１は遅延回路及び信号を反転させる回路として機能する。そのため、インバータ群ＩＶ１１はインバータ構造に限定されず、外部クロック信号ＣＬＫを遅延させ、更に反転した信号を出力する回路であればよい。
パルス信号生成回路ＰＵ２は、制御回路５のパルス信号生成回路ＰＵ１と異なり、バイパスモード信号ＳＴＭは入力されない。
［事前検討例の半導体装置のテスト動作］
図７は、本発明者が事前検討した制御回路を含む半導体装置のテスト動作について説明するタイミングチャートである。図７には、図５と同様に、入出力回路ＩＯ１の入力ラッチＤＬ１及びＤＬ２及び出力ラッチＱＬと、プリップフロップＦ１と、テストデータＳＩ０及びＳＩＶ０が示されている。
以下、図１、図３、図６及び図７を参照しながら、事前検討例のテスト動作について説明する。また、上述で説明した実施の形態１の動作と同様に動作については、具体的な説明は省略する。以下の事前検討例のテスト動作の説明では、複数の入出力回路内の入出力回路内ＩＯ１を用いて説明する。
制御回路５を含む半導体装置１のテスト動作と同様に、バイパスモード信号ＳＴＭは、「Ｈ」レベルに設定され、内部制御信号ＷＥＮは、不定状態に設定されている。そのため時刻Ｔ３０において、図３のセレクタＳＬは、テストデータＳＩ（ＳＩ０）を選択し、入力ラッチＤＬ１へ出力する。
時刻Ｔ３０において、図６のパルス信号生成回路ＰＵ２は、外部クロック信号ＣＬＫの立ち上がりに基づいて、パルス信号ＣＬＫＮを生成する。パルス信号ＣＬＫＮは、インバータ群ＩＶ１１による遅延時間の間（時刻Ｔ３０からＴ３１の間）「Ｌ」レベルになる。したがって、事前検討例によるテスト動作のパルス信号ＣＬＫＮは、実施の形態１のテスト動作のパルス信号ＣＬＫＮと異なり、外部クロック信号ＣＬＫの立ち下がりに基づかずに（影響されずに）立ち下がる。言い換えれば、事前検討例によるテスト動作のパルス信号ＣＬＫＮは、実施の形態１の書込動作及び読出動作のパルス信号ＣＬＫＮと同様である。
制御回路７のパルス信号生成回路ＰＵ２以外の構成は制御回路５と同様であるため、事前検討例の時刻Ｔ３０以降の動作は、実施の形態１の書込動作または読出動作と主に同様である。具体的には、時刻Ｔ３０において、制御回路７は書込動作の制御回路５の時刻Ｔ０と同様に、起動信号ＴＤＥＣ及び書込制御信号ＷＴＥを活性化させる。制御回路７は、時刻Ｔ３２において、読出動作の制御回路５の時刻Ｔ１２と同様に、遅延信号ＢＡＣＫ及び読出制御信号ＳＡＥを活性化させる。制御回路７は、時刻Ｔ３３において、書込動作の制御回路５の時刻Ｔ３と同様に、起動信号ＴＤＥＣ及び書込制御信号ＷＴＥを非活性化させる。また、制御回路７は、時刻Ｔ３４において、読出動作の制御回路５の時刻Ｔ１４と同様に、遅延信号ＢＡＣＫ及び読出制御信号ＳＡＥを非活性化させる。
したがって、制御回路７は、外部クロック信号ＣＬＫの立ち上がりに基づいて、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）を生成する（活性化）。それに伴い、テストデータＳＩ０は、入出力回路ＩＯ１内の入力ラッチＤＬ１、書込制御回路ＷＴＤ、データ線対ＢＬＰ及び読出制御回路ＳＡを介して出力ラッチＱＬへ出力される。
一方、制御回路７は、時刻Ｔ３５の外部クロック信号ＣＬＫの立ち下がりに基づかずに（影響されずに）、外部クロック信号ＣＬＫの立ち上がりによって生成された遅延信号ＢＡＣＫ信号の立ち上がりに基づいて、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ）を非活性化させる。同様に、外部クロック信号ＣＬＫの立ち上がりによって生成された起動信号ＴＤＥＣ信号の立ち下がりに基づいて、制御信号ＣＳ１（読出制御信号ＳＡＥ）を非活性化させる。それらに伴い、出力ラッチＱＬは読出制御回路ＳＡから入力されたテストデータＳＩ０を論理回路Ｌ１へ出力する。
それに伴い、論理回路Ｌ１は、テストデータＳＩ０を受け取る。その後、テストデータＳＩ０は、論理回路Ｌ１を介して、テストデータＳＩＶ０としてフリップフロップＦ１へ出力される。
時刻Ｔ３６において、フリップフロップＦ１は、外部クロック信号ＣＬＫの立ち上り（外部クロック信号ＣＬＫの時刻３０の立ち上がりの次の立ち上がり）に基づいてテストデータＳＩＶ０を保持する。
その後の動作は、実施の形態１のテスト動作と同様である。
したがって、制御回路７は、外部クロック信号ＣＬＫの立ち上がりに基づいて、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）を立ち上げ、制御信号ＣＳ１を一定の期間活性化させる。
そのため、外部クロック信号ＣＬＫの周波数が変わり、それに伴い外部クロック信号ＣＬＫのパルス幅が変わっても、制御回路５が生成する制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）のパルス幅は変わらない。そのため、入出力回路ＩＯ１の書込制御回路ＷＴＤの活性化期間、読出制御回路ＳＡの活性化期間、入力ラッチＤＬ１のデータ保持期間、入力ラッチＤＬ２のデータ受取期間、及び出力ラッチＱＬのデータ受取期間も変わらない。
＜事前検討例と実施の形態１の比較＞
ここで、事前検討例と実施の形態１の違いを説明するために、テストの種類について説明する。テストには、大きく分けて、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）テストとＡＣ（Ａｌｔｅｒｎａｔｅ Ｃｕｒｒｅｎｔ）テストがある。もちろん、スキャンパステストにおいても、上述のＤＣテスト及びＡＣテストがある。
ＤＣテストは、回路の静的特性を確認するもので、例えば、テスト対象である論理回路内の構成要素のショート・オープン不良と、論理回路内の構成要素の電圧値及び電流値の特性を確認するテストである。
一方、ＡＣテストは回路の動的特性を確認するもので，例えば、テスト対象である論理回路の入力信号また出力信号の伝達するタイミングと、出力信号の遅延時間と、入力信号のセットアップ時間及びホールド時間とを確認するテストである。
特に、ＤＣテストは、主に回路内のショート・オープン不良を確認するテストのため、半導体装置内の多くの論理回路を同時にテストする。それにより、ＤＣテストの時間が短縮され、半導体装置の製造コストを低くすることが出来る。しかし、半導体装置内の多く回路ブロックが同時に駆動し、活性化するため、通常動作時（例えば、上述で説明した書込動作または読出動作）に比べて過大な電流が流れる。それにより、半導体装置内の回路ブロックに電源電圧を供給する配線の電圧降下（以下、ＩＲドロップと称す）が発生する。それに伴い、回路ブロックの最低動作保障電圧が下回り、回路ブロックが誤動作する。例えば、ＩＲドロップによって、回路ブロックのフリップフロップのスイッチング速度が低下し、それに伴い遅延が増加する。そのため、テスト対象の論理回路の前段にフリップフロップが配置されている場合、フリップフロップは、後段の論理回路へテストデータを正常に出力することが出来ない。すなわち、ＤＣテストにおいて、正常である論理回路が不良と判定され、または不良である論理回路が正常と判定されるという問題がある。
しかしながら、上述で説明したようにフリップフロップは外部クロック信号に基づいて動作する。そのため、テスト対象の論理回路の前段にフリップフロップが配置されている場合、ＩＲドロップで動作電圧が低下しても、外部クロック信号の周波数を緩和すれば、外部クロック信号のパルス幅が長くなり、論理回路及びフリップフロップはその期間に最低動作保障電圧を確保することができる。したがって、フリップフロップに入力されたテストデータは、正常にフリップフロップ内を介して論理回路へ出力される。これにより、上述の問題を回避することが出来る。
一方、本実施の形態のように、テスト対象の論理回路の前段にメモリ回路が配置されている場合がある。その場合、上述で説明したように、テストデータはメモリ回路の入出力回路内を介して論理回路へ出力される。事前検討例の制御回路７は、テスト動作時において、外部クロック信号ＣＬＫの周波数を緩和しても、入出力回路ＩＯ１内の書込制御回路ＷＴＤの活性化期間、読出制御回路ＳＡの活性化期間、入力ラッチＤＬ１のデータ保持期間、入力ラッチＤＬ２のデータ受取期間、及び出力ラッチＱＬのデータ受取期間を変えることは出来ない。そのため、ＤＣテスト時に、ＩＲドロップで動作電圧が低下した際に、入出力回路ＩＯ１内の各回路の最低動作保障電圧を確保することが出来ない。特に、出力ラッチＱＬのデータ受取期間は、書込制御回路ＷＴＤ及び読出制御回路ＳＡの両方が活性化する期間（図７の時刻Ｔ３２から時刻Ｔ３３）であるため、出力ラッチＱＬは、その期間が短いとテストデータＳＩを受け取れない。それに伴い、テストデータＳＩは、入出力回路ＩＯ１内を介して論理回路Ｌ１へ出力されない。すなわち、半導体装置１内の多くの論理回路に対してＤＣテストを実施することが出来ない。
しかしながら、実施の形態１の制御回路５は、外部クロック信号ＣＬＫの周波数を緩和し、外部クロック信号ＣＬＫのパルス幅が長くなれば、入出力回路ＩＯ１の書込制御回路ＷＴＤの活性化期間、読出制御回路ＳＡの活性化期間、入力ラッチＤＬ１のデータ保持期間、入力ラッチＤＬ２のデータ受取期間、及び出力ラッチＱＬのデータ受取期間を長くすることが出来る。そのため、ＤＣテスト時に、ＩＲドロップで動作電圧が低下しても、入出力回路ＩＯ１内の各回路の最低動作保障電圧を確保することが出来る。特に、書込制御回路ＷＴＤの活性化期間及び読出制御回路ＳＡの活性化期間が長くなれば、出力ラッチＱＬのデータ受取期間（図７の時刻Ｔ３２から時刻Ｔ３３）も長くなる。それにより、ＤＣテスト時に、出力ラッチＱＬはテストデータＳＩを受け取ることが出来る。それに伴い、テストデータＳＩは、入出力回路ＩＯ１内を介して論理回路Ｌ１へ出力される。
したがって、事前検討例の制御回路７と比較して、実施の形態１の制御回路５は、外部クロック信号ＣＬＫのパルス幅を長くすることによって、半導体装置１内の多くの論理回路に対してＤＣテストを実施することが出来る。それにより、ＤＣテスト時間は短縮され、半導体装置の製造コストを低くすることが出来る。また、実施の形態１の制御回路５は
外部クロック信号ＣＬＫのパルス幅を長くすることによって、回路ブロック（例えば、入出力回路）の最低動作保障電圧を確保することが出来るため、信頼性が高いテストを実施することが出来る。
（実施の形態２）
図８は、実施の形態２に係る制御回路の構成例を説明する回路図である。
［実施の形態２の制御回路の構成］
制御回路８は、制御回路５のパルス信号生成回路ＰＵ１のインバータＩＶ７に代わってＮＡＮＤ回路ＮＡ４を含むパルス信号生成回路ＰＵ３を有する。更に、制御回路８にはテストモード切替信号ＴＥＳが入力される。それ以外の構成要素は、実施の形態１と同様であるため、同一の符号を付し、説明は省略する。
テストモード切替信号ＴＥＳは、制御回路８のパルス信号生成回路ＰＵ３へ入力され、半導体装置１のＤＣテスト動作の実行またはＡＣテスト動作の実行を切り替える信号である。テストモード切替信号ＴＥＳは、ＤＣテスト動作では、「Ｈ」レベルに設定され、ＡＣテスト動作では、「Ｌ」レベルに設定される。更に、制御回路８を含むメモリ回路２の書込動作及び読出動作において、図示しないが、テストモード切替信号ＴＥＳは、「Ｌ」レベルに設定される。
パルス信号生成回路ＰＵ３は、偶数段で構成せれたインバータ群ＩＶ６と、ＮＡＮＤ回路ＮＡ１と、ＮＡＮＤ回路ＮＡ２と、ＮＡＮＤ回路ＮＡ４とを有する。パルス信号生成回路ＰＵ３は、外部クロック信号ＣＬＫと、テストモード切替信号ＴＥＳと、バイパスモード信号ＳＴＭを受け取り、それらの回路によってパルス信号ＣＬＫＮを生成し、起動信号生成回路ＴＵへ出力する。
［実施の形態２の半導体装置のテスト動作］
図９は、実施の形態２に係る制御回路を含む半導体装置のテスト動作について説明するタイミングチャートである。図９には、図５と同様に、入出力回路ＩＯ１の入力ラッチＤＬ１及びＤＬ２及び出力ラッチＱＬと、プリップフロップＦ１と、テストデータＳＩ０及びＳＩＶ０が示されている。
制御回路８を含む半導体装置１のテスト動作には、ＤＣテスト動作（第１テスト動作）及びＡＣテスト動作（第２テスト動作）がある。以下のＤＣテスト動作及びＡＣテスト動作の説明では、複数の入出力回路内の入出力回路内ＩＯ１を用いて説明する。
（４）実施の形態２のＡＣテスト動作
以下、図１、図３、図８及び図９を参照しながら、実施の形態２のＡＣテスト動作について説明する。た、上述で説明した実施の形態１の動作、または事前検討例の動作と同様に動作については、具体的な説明は省略する。
ＡＣテスト動作では、バイパスモード信号ＳＴＭは「Ｈ」レベルに維持され、内部制御信号ＷＥＮは不定状態に設定されている。また、テストモード切替信号ＴＥＳは、ＡＣテストのため「Ｌ」レベルに維持されている。これにより、ＡＣテスト動作時において、メモリ回路３のバイパス動作が実施される。
時刻Ｔ４０において、実施の形態１のテスト動作の時刻Ｔ２０と同様に、セレクタＳＬは、テストデータＳＩ０を選択し、入力ラッチＤＬ１へ出力する。
時刻Ｔ４０において、図８のパルス信号生成回路ＰＵ３は、外部クロック信号ＣＬＫの立ち上がりと、「Ｌ」レベルのテストモード切替信号ＴＥＳと、「Ｈ」レベルのバイパスモード信号ＳＴＭに基づいて、パルス信号ＣＬＫＮを生成する。パルス信号ＣＬＫＮは、テストモード切替信号ＴＥＳが「Ｌ」レベルのため、インバータ群ＩＶ６の遅延時間の間（時刻Ｔ４０からＴ４１の間）「Ｌ」レベルになる。したがって、実施の形態２のＡＣテスト動作時のパルス信号ＣＬＫＮは、事前検討例のテスト動作のパルス信号ＣＬＫＮと同様である。そのため、実施の形態１のテスト動作のパルス信号ＣＬＫＮと異なり、パルス信号ＣＬＫＮは、外部クロック信号ＣＬＫの立ち下がりに基づかずに（影響されずに）立ち下がる。
制御回路８のパルス信号生成回路ＰＵ３以外の構成は、制御回路７と同様であるため、制御回路８の時刻Ｔ４０以降の動作は、事前検討例のテスト動作と同様である。具体的には、時刻Ｔ４０において、制御回路８は、事前検討例の時刻Ｔ３０と同様に、起動信号ＴＤＥＣ及び書込制御信号ＷＴＥを活性化させる。時刻Ｔ４２において、制御回路８は、事前検討例の時刻Ｔ３２と同様に、遅延信号ＢＡＣＫ及び読出制御信号ＳＡＥを活性化させる。時刻Ｔ４３において、制御回路８は、事前検討例の時刻Ｔ３３と同様に、起動信号ＴＤＥＣ及び書込制御信号ＷＴＥを非活性化させる。また、時刻Ｔ４４において、制御回路８は、事前検討例の時刻Ｔ３４と同様に、遅延信号ＢＡＣＫ及び読出制御信号ＳＡＥを非活性化させる。
したがって、制御回路８は、事前検討例と同様に、外部クロック信号ＣＬＫの立ち上がりに基づいて、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）を生成する（活性化）。それに伴い、テストデータＳＩ０は、メモリアレイ４を介さずに、入出力回路ＩＯ１内の入力ラッチＤＬ１と、書込制御回路ＷＴＤと、データ線対ＢＬＰと、読出制御回路ＳＡとを介して出力ラッチＱＬへ出力される。
また、事前検討例と同様に、制御回路８は、時刻Ｔ４５の外部クロック信号ＣＬＫの立ち下がりに基づかずに（影響されずに）、外部クロック信号ＣＬＫの立ち上がりによって生成された遅延信号ＢＡＣＫ信号の立ち上がりに基づいて、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ）を非活性化させる。同様に、制御回路８は、外部クロック信号ＣＬＫの立ち上がりによって生成された起動信号ＴＤＥＣ信号の立ち下がりに基づいて、制御信号ＣＳ１（読出制御信号ＳＡＥ）を非活性化させる。それらに伴い、出力ラッチＱＬは読出制御回路ＳＡから入力されたテストデータＳＩ０を論理回路Ｌ１へ出力する。
それに伴い、論理回路Ｌ１は、テストデータＳＩ０を受け取る。その後、テストデータＳＩ０は、論理回路Ｌ１を介して、テストデータＳＩＶ０としてフリップフロップＦ１へ出力される。
時刻Ｔ４６において、フリップフロップＦ１は、外部クロック信号ＣＬＫの立ち上り（外部クロック信号ＣＬＫの時刻４０の立ち上がりの次の立ち上がり）に基づいてテストデータＳＩＶ０を保持する。その後の動作は、実施の形態１のテスト動作と同様である。
また、上述の動作に限定されず、制御回路８は、外部クロックＣＫＬの立ち下がりのみに基づいて制御信号ＣＳ１を活性化させる回路構成でもよい。言い換えれば、制御回路８は、単一の周期サイクル内の外部クロック信号ＣＬＫの立ち上がり及び立ち下がりの内で、どちらかの一方に基づいて、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）を活性化させる。
したがって、ＡＣテスト動作において、制御回路８は、外部クロック信号ＣＬＫの立ち上がりのみをトリガにして、制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）を一定の期間活性化にする。
そのため、事前検討例と同様に、外部クロック信号ＣＬＫのパルス幅が変わっても、制御回路８が生成する制御信号ＣＳ１（起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥ）のパルス幅は変わらない。
ＡＣテストは、上述で説明したように、信号の伝達タイミング等を確認するテストである。そのため、ＡＣテスト動作では、通常動作時での半導体装置１内の信号の伝達タイミングを確認にするために、外部クロック信号ＣＬＫの周波数は通常時動作時と同様の周波数を用いる。または、信頼性を高めるために、通常時動作時の外部クロック信号ＣＬＫの周波数より高い外部クロック信号ＣＬＫの周波数を用いて、半導体装置１のＡＣテストが実施される。
ＡＣテスト動作の制御回路８は、実施の形態１のテスト動作の制御回路５と異なり、外部クロック信号ＣＬＫの立ち下がりに基づかず（影響されず）に、起動信号ＴＤＥＣと、遅延信号ＢＡＣＫと、書込制御信号ＷＴＥと、読出制御信号ＳＡＥは非活性化され、初期設定値に戻る。そのため、実施の形態１と異なり、外部クロック信号ＣＬＫの「Ｌ」レベルの期間に、それらの信号を初期設定に戻す制約が少ない。したがって、外部クロック信号ＣＬＫの周波数を高くすることができ、厳しい環境下でＡＣテストの実施が出来る。それにより、半導体装置１の信頼性を高めることが出来る。
（５）実施の形態２のＤＣテスト動作
以下、図１、図３、図８及び図９を参照しながら、実施の形態２のＤＣテスト動作について説明する。た、上述で説明した実施の形態１の動作、または事前検討例の動作と同様に動作については、具体的な説明は省略する。
ＤＣテスト動作では、バイパスモード信号ＳＴＭは「Ｈ」レベルに維持され、内部制御信号ＷＥＮは不定状態に設定されている。また、テストモード切替信号ＴＥＳは、ＤＣテストのため「Ｈ」レベルに維持されている。これにより、ＤＣテスト動作時において、メモリ回路３のバイパス動作が実施される。
時刻Ｔ５０において、実施の形態１のテスト動作の時刻Ｔ２０と同様に、セレクタＳＬは、テストデータＳＩ０を選択し、入力ラッチＤＬ１へ出力する。
時刻Ｔ５０において、図８のパルス信号生成回路ＰＵ３は、外部クロック信号ＣＬＫの立ち上がりと、「Ｈ」レベルのテストモード切替信号ＴＥＳと、「Ｈ」レベルのバイパスモード信号ＳＴＭに基づいて、パルス信号ＣＬＫＮを生成する。ＡＣテスト動作と異なり、テストモード切替信号ＴＥＳが「Ｈ」レベルのため、パルス信号ＣＬＫＮは、インバータ群ＩＶ６の遅延に関係なく、外部クロック信号ＣＬＫが「Ｈ」レベルの間（時刻Ｔ５０から時刻Ｔ５２の間）「Ｌ」レベルに維持される。したがって、実施の形態２のＤＣテスト動作時のパルス信号ＣＬＫＮは、実施の形態１のテスト動作時のパルス信号ＣＬＫＮと同様である。
制御回路８のパルス信号生成回路ＰＵ３以外の構成は、制御回路５と同様であるため、制御回路８の時刻Ｔ５０以降の動作は、実施の形態１のテスト動作と同様である。具体的には、時刻Ｔ５０において、制御回路８は、実施の形態１の時刻Ｔ２０と同様に、起動信号ＴＤＥＣ及び書込制御信号ＷＴＥを活性化させる。時刻Ｔ５１において、制御回路８は、時刻Ｔ５１において、実施の形態１の時刻Ｔ２１と同様に、遅延信号ＢＡＣＫ及び読出制御信号ＳＡＥを活性化させる。時刻Ｔ５２において、制御回路８は、実施の形態１の時刻Ｔ２２と同様に、起動信号ＴＤＥＣ及び書込制御信号ＷＴＥを非活性化させる。時刻Ｔ５３において、制御回路８は、実施の形態１の時刻Ｔ２３同様に、遅延信号ＢＡＣＫ及び読出制御信号ＳＡＥを非活性化させる。
したがって、制御回路８は、実施の形態１のテスト動作時と同様に、外部クロック信号ＣＬＫの立ち上がりに基づいて、制御信号ＣＳ１である起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥを生成（活性化）する。実施の形態２のＤＣテスト動作では、制御信号ＣＳ１は、起動信号ＴＤＥＣ、書込制御信号ＷＴＥ、読出制御信号ＳＡＥとする。制御回路８は、外部クロック信号ＣＬＫの立ち下がりに基づいて、その制御信号ＣＳ１を非活性化させる。それにより、テストデータＳＩ０は、メモリアレイ４を介さずに、入力ラッチＤＬ１と、書込駆動回路ＷＴＤと、ビット線対ＢＬＰと、読出駆動回路ＳＡと入力ラッチＱＬとを介して論理回路Ｌ１へ出力される。
それに伴い、論理回路Ｌ１は、テストデータＳＩ０を受け取る。その後、テストデータＳＩ０は、論理回路Ｌ１を介して、テストデータＳＩＶ０としてフリップフロップＦ１へ出力される。
時刻Ｔ５４において、フリップフロップＦ１は、外部クロック信号ＣＬＫの立ち上り（時刻Ｔ５０の外部クロック信号ＣＬＫの立ち上がりの次の立ち上がりに基づいてテストデータＳＩＶ０を保持する。その後の動作は、実施の形態１のテスト動作と同様である。
したがって、ＤＣテスト動作時の制御回路８は、単一の周期サイクル内の外部クロック信号ＣＬＫの立ち上がり及び立ち下がりに基づいて、制御信号ＣＳ１を立ち上げ及び立ち下げる。 すなわち、実施の形態１の制御回路５と同様に、制御回路８は外部クロック信号ＣＬＫのパルス幅に同期した制御信号ＣＳ１を生成する。
また、ＡＣテスト動作時に生成する制御信号ＣＳ１及びＣＳ２のパルス幅と、ＤＣテスト動作時に生成する制御信号ＣＳ１及びＣＳ２のパルス幅は異なる。例えば、図９に示すように、ＤＣテスト動作時に生成する制御信号ＣＳ１（起動信号ＴＤＥＣ）のパルス幅（時刻Ｔ５０からＴ５２）は、ＡＣテスト時に生成する制御信号ＣＳ１（起動信号ＴＤＥＣ）のパルス幅（時刻Ｔ４０からＴ４３）より長い。なぜなら、テスト動作では、制御回路５は「Ｈ」レベル（第１レベル）のテストモード切替信号ＴＥＳを受け取るため、それに伴い外部クロック信号ＣＬＫの立ち上がり及び立ち下がりに同期した制御信号ＣＳ１が生成される。一方、ＡＣテスト動作では、制御回路５は「Ｌ」レベル（第２レベル）のテストモード切替信号ＴＥＳを受け取るため、それに伴い外部クロック信号ＣＬＫの立ち下がりには同期せずに、外部クロック信号ＣＬＫの立ち上がりに同期した制御信号ＣＳ１が生成される。
そのため、ＤＣテスト動作時の制御回路８は、外部クロック信号ＣＬＫのパルス幅を長くすることによって、入出力回路ＩＯ１の書込制御回路ＷＴＤの活性化期間、読出制御回路ＳＡの活性化期間、入力ラッチＤＬ１のデータ保持期間、入力ラッチＤＬ２のデータ受取期間、及び出力ラッチＱＬのデータ受取期間を長くすることが出来る。すなわち、実施の形態１の制御回路５と同様に、多くの論理回路に対してＤＣテストを実施することができ、更に信頼性が高いＤＣテストを実施することが出来る。また、実施の形態１と比較して、実施の形態２は、パルス信号生成回路ＰＵ３及びテストモード切替信号ＴＥＳによって、ＡＣテストまたはＤＣテスト向けに入出力回路ＩＯ１の動作を変えることが出来るため、テスト全体の効率を高くすることが出来る。それにより、テストの時間が短縮され、半導体装置の製造コストを低くすることが出来る。
また、上述で説明したＤＣテスト動作時の制御回路８の動作は、実施の形態１のテスト動作と同様に、外部クロック信号ＣＬＫの立ち下がりのタイミング（時刻Ｔ５３）が遅延信号ＢＡＣＫの立ち上がりのタイミング（時刻Ｔ５１）より遅い場合を前提としている。外部クロック信号ＣＬＫの立ち下がりのタイミングが遅延信号ＢＡＣＫの立ち上がりのタイミングより早い場合は、この条件時での実施の形態１の制御回路５の動作と同様である。
１ 半導体装置
２ 外部クロック生成回路
３ メモリ回路
４ メモリアレイ
５、７、８ 制御回路
６ ワード線駆動回路
ＡＴ１、ＡＴ２ アクセストランジスタ
ＡＮ１、ＡＮ２、ＡＮ３ ＡＮＤ回路
ＢＬＰ、ＢＬＰ０、ＢＬＰ１、ＢＬＰ２、ＢＬＰ３ ビット線対
ＢＬ、/ＢＬ ビット線
ＣＢＰ データ線対
ＣＢＬ、/ＣＢＬ データ線
ＤＥ１、ＤＥ２ 遅延回路
ＤＵ 遅延信号生成回路
ＤＬ１、ＤＬ２ 入力ラッチ
Ｆ１、Ｆ２ フリップフロップ
Ｌ１、Ｌ２ 論理回路
ＴＵ 起動信号生成回路
ＩＯ１、ＩＯ２ 入出力回路
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５、ＩＶ７、ＩＶ８、ＩＶ９ インバータ
ＩＶ６、ＩＶ１０、ＩＶ１１ インバータ群
ＭＣ メモリセル
ＭＵＸ マルチプレクサ
ＮＡ１、ＮＡ２、ＮＡ３、ＮＡ４ ＮＡＮＤ回路
Ｐ１ クロック源端子
Ｐ２ スキャンイン端子
Ｐ３ スキャンアウト端子
ＰＵ１、ＰＵ２、ＰＵ３ パルス信号生成回路
ＱＬ 出力ラッチ
Ｒ１、Ｒ２ ＯＲ回路
ＲＳ 内部ラッチ回路
ＳＡ 読出駆動回路
ＳＬ セレクタ
ＳＵ 読出信号生成回路
ＴＵ 起動信号生成回路
ＷＤ、ＷＤ０、ＷＤ１ ワードドライバ
ＷＴＤ 書込駆動回路
ＷＬ、ＷＬ０、ＷＬ１ ワード線
ＷＵ 書込信号生成回路

Claims (20)

  1. 複数のメモリセルが行列状に配置されたメモリアレイと、前記複数のメモリセルへデータを書き込み、かつ前記複数のメモリセルからデータを読み出す入出力回路と、前記入出力回路を制御する制御信号を生成する制御回路とを有するメモリ回路と、
    前記メモリ回路と接続される論理回路と、
    を備え、
    前記論理回路をテストする第１テスト動作において、
    前記制御回路は外部クロック信号を受け取り、前記外部クロック信号の立ち上がり及び立ち下がりに基づいて制御信号を立ち上げ及び立ち下げ、
    前記入出力回路はテストデータを受け取り、前記テストデータは前記制御信号に基づいて前記入出力回路内を介して前記論理回路へ出力される、半導体装置。
  2. 前記複数のメモリセルへデータの書込動作において、
    前記制御回路は、前記外部クロック信号の立ち上がり及び立ち下がりの一方のみに基づいて前記制御信号を立ち上げ、
    前記入出力回路はデータを受け取り、前記制御信号に基づいて前記複数のメモリセルへ前記データを書き込む、請求項１に記載の半導体装置。
  3. 前記制御回路及び前記入出力回路は、更にバイパスモード信号を受け取り、
    前記第１テスト動作時において、
    前記制御回路は、前記バイパスモード信号の第１レベルと、前記外部クロック信号の立ち上がり及び立ち下がりに基づいて前記制御信号を立ち上げ及び立ち下げ、
    前記入出力回路は、前記バイパスモード信号の前記第１レベルに基づいて前記テストデータを受け取り、前記テストデータは、前記制御信号に基づいて前記メモリアレイを介さずに前記論理回路へ出力される、請求項２に記載の半導体装置。
  4. 前記書込動作時において、
    前記制御回路は、前記外部クロック信号の立ち上がり及び立ち下がりの一方のみと、前記バイパスモード信号の第２レベルに基づいて前記制御信号を立ち上げ、
    前記入出力回路は前記バイパスモード信号の前記第２レベルに基づいて前記データを受け取り、前記制御信号に基づいて前記複数のメモリセルへ前記データを書き込む、請求項３に記載の半導体装置。
  5. 前記バイパスモード信号の前記第１レベルは、電源電圧レベルであり、
    前記バイパスモード信号の前記第２レベルは、接地電圧レベルである、請求項４に記載の半導体装置。
  6. 前記半導体装置は、更に、
    前記論理回路を介して前記メモリ回路と接続されるフリップフロップと、
    前記メモリ回路の前記制御回路と前記フリップフロップに前記外部クロック信号を供給する外部クロック生成回路と、
    を備える、請求項２に記載の半導体装置。
  7. 前記論理回路は、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとで構成される、請求項６に記載の半導体装置。
  8. 前記入出力回路は、前記複数のメモリセルへデータを書き込む書込駆動回路と、前記複数のメモリセルが保持するデータを読み出す読出駆動回路と、前記書込駆動回路と前記読出駆動回路とを接続するデータ線対とを有し、
    前記第１テスト動作おいて、
    前記入出力回路は、前記制御信号に基づいて、前記テストデータを前記書込駆動回路から前記データ線対を介して前記読出駆動回路へ転送する、請求項７に記載の半導体装置。
  9. 前記書込動作において、
    前記入出力回路は、前記制御信号に基づいて前記書込駆動回路から前記データ線対を介して前記複数のメモリセルへ前記データを書き込む、請求項８に記載の半導体装置。
  10. 前記論理回路をテストする第２テスト動作において、
    前記制御回路は、前記外部クロック信号の立ち上がり及び立ち下がりの一方のみに基づいて前記制御信号を立ち上げ、
    前記入出力回路は、テストデータを受け取り、前記テストデータは前記制御信号に基づいて前記入出力回路内を介して前記論理回路へ出力される、請求項１に記載の半導体装置。
  11. 前記第１テスト動作のテストは、前記論理回路の静的特性を確認するＤＣテストであり、
    前記第２テスト動作のテストは、前記論理回路の動的特性を確認するＡＣテストである、請求項１０に記載の半導体装置。
  12. 前記制御回路は、更にテストモード切替信号を受け取り、
    前記第１テスト動作において、前記制御回路は、前記外部クロック信号の立ち上がり及び立ち下がりと前記テストモード切替信号の第１レベルに基づいて、前記制御信号を立ち上げ及び立ち下げ、
    前記第２テスト動作において、前記制御回路は、前記外部クロック信号の立ち上がり及び立ち下がりの一方のみと、前記テストモード切替信号の第２レベルに基づいて、前記制御信号を立ち上げる、請求項１１に記載の半導体装置。
  13. 前記テストモード切替信号の第１レベルは、電源電圧レベルであり、
    前記テストモード切替信号の第２レベルは、接地電圧レベルである、請求項１２に記載の半導体装置。
  14. 前記外部クロック信号の立ち上がり及び立ち下がりは、前記外部クロック信号の単一の周期サイクル内で生じる、請求項１に記載の半導体装置。
  15. 複数のメモリセルが行列状に配置されたメモリアレイと、前記複数のメモリセルへデータを書き込み、かつ前記複数のメモリセルからデータを読み出す複数の入出力回路と、前記複数の入出力回路を制御する制御信号を生成する制御回路と、を有するメモリ回路と、
    前記複数の入出力回路と接続される複数の論理回路と、
    を備え、
    前記複数の論理回路をテストするテスト動作において、
    前記制御回路は外部クロック信号を受け取り、前記外部クロック信号のパルス幅に同期した制御信号を生成し、
    前記複数の入出力回路の各々はテストデータを受け取り、前記テストデータは前記制御信号に基づいて前記複数の各々の入出力回路内を介して前記複数の論理回路の各々へ出力される、半導体装置。
  16. 前記メモリアレイは、前記複数のメモリセル列にそれぞれ対応して設けられた複数のビット線対を有し、
    前記複数の入出力回路の各々は、前記複数のビット線対の各々に接続される、請求項１５に記載の半導体装置。
  17. 前記複数の入出力回路の各々は、バイパスモード信号を受け取り、
    前記テスト動作おいて、前記複数の入出力回路の各々は、前記バイパスモード信号に基づいてシリアルに接続され、前記テストデータの伝送経路となるスキャンチェーンを構成する、請求項１６に記載の半導体装置。
  18. 前記テスト動作は、前記複数の論理回路の静的特性を確認するＤＣテストである、請求項１７に記載の半導体装置。
  19. 複数のメモリセルが行列状に配置されたメモリアレイと、前記複数のメモリセルへデータを書き込み、かつ前記複数のメモリセルからデータを読み出す入出力回路と、及び前記入出力回路を制御する制御信号を生成する制御回路とを有するメモリ回路と、
    前記メモリ回路と接続される論理回路と、
    を備え、
    前記論理回路をテストするテスト動作において、
    前記制御回路は外部クロック信号を受け取り、前記外部クロック信号のパルス幅に同期した制御信号を生成し、
    前記入出力回路はテストデータを受け取り、前記テストデータは前記制御信号に基づいて前記入出力回路内を介して前記論理回路へ出力される、半導体装置。
  20. 前記複数のメモリセルへデータの書込動作において、
    前記制御回路は、前記外部クロック信号の立ち上がり及び立ち下がりの一方のみに基づいて前記制御信号を立ち上げ、
    前記入出力回路はデータを受け取り、前記制御信号に基づいて前記複数のメモリセルへ前記データを書き込む、請求項１９に記載の半導体装置。
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