JPH07296598A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】１チップＭＣＵ・ＬＳＩのメモリテスト時間を
大幅に削減する。 【構成】プリチャ−ジ制御回路１４は、ＣＰＵモ−ド時
にプリチャ−ジ回路２２を制御する低速プリチャ−ジ制
御回路１４ａと、この低速プリチャ−ジ制御回路よりも
高速に動作し、メモリテストモ−ド時にプリチャ−ジ回
路２２を制御する高速プリチャ−ジ制御回路１４ｂを有
する。読み出し制御回路２６は、ＣＰＵモ−ド時に読み
出し回路２７を制御する低速読み出し制御回路２６ａ
と、この低速読み出し制御回路よりも高速に動作し、メ
モリテストモ−ド時に読み出し回路２７を制御する高速
読み出し制御回路２６ｂを有する。低速用回路と高速用
回路の切り替えは、セレクタ１４ｃ，２６ｃにより行わ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＣＵ内部の大容量メ
モリテスト回路に関するもので、特にＭＯＳメモリ回路
を内蔵する１チップＭＣＵ・ＬＳＩに使用されるもので
ある。

【０００２】

【従来の技術】図１２は、従来の１チップＭＣＵ・ＬＳ
Ｉを示している。ＸＩＮは、入力端子、ＸＯＵＴは、出
力端子である。ＸＩＮ端子１１から入力したクロック
は、内部クロック発生回路１３に入力される。内部クロ
ック発生回路１３は、このクロックに基づいて、ＦＰＨ
信号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成する。

【０００３】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、ＰＨ１信号、
ＰＨ２信号、ＢＴＯ信号及びＴＥ信号に基づいて、Ａ２
信号を生成する。Ａ２信号は、行デコ−ダ回路１５及び
列セレクタ／プリチャ−ジ回路２２に入力される。

【０００４】セレクタ１８には、ＣＰＵ１７内のプログ
ラムカウンタのＣＡＬｎ信号、及び外部端子１９のＴＡ
Ｌｎ信号がポ−ト２０を介して、それぞれ入力される。
セレクタ１８は、ＣＰＵモ−ド時においては、ＣＰＵ１
７内のプログラムカウンタのＣＡＬｎ信号を選択し、メ
モリテストモ−ド時においては、外部端子１９のＴＡＬ
ｎ信号を選択する。

【０００５】ＣＡＬｎ信号又はＴＡＬｎ信号が内部アド
レスＡＬｎとなり、この内部アドレスＡＬｎが行デコ−
ダ回路１６及び列デコ−ダ回路１７にそれぞれ入力され
る。行デコ−ダ回路１６は、選択ゲ−ト信号ＳＬｎ，Ｓ
Ｒｎ及びワ−ド線信号ＷＬ０〜ＷＬｎをメモリセル回路
／ディスチャ−ジ回路１６に供給する。列デコ−ダ１７
は、カラム選択信号ＣＬ０〜ＣＬｎを列セレクタ／プリ
チャ−ジ回路２２に供給する。

【０００６】メモリセル回路／ディスチャ−ジ回路１６
から読み出されたビットデ−タＢＩＴ０〜ＢＩＴｎは、
列セレクタ／プリチャ−ジ回路２２により選択され、読
み出し回路２７に入力される。

【０００７】セレクタ２３には、ＣＰＵ１７からＣＲＤ
信号、及び外部端子２４のＴＲＤ信号がポ−ト２５を介
して、それぞれ入力される。セレクタ２３は、ＣＰＵモ
−ド時においては、ＣＰＵ１７内のＣＲＤ信号を選択
し、メモリテストモ−ド時においては、外部端子２４の
ＴＲＤ信号を選択する。

【０００８】ＣＲＤ信号又はＴＲＤ信号は、読み出し制
御回路２６に入力される。読み出し制御回路２６は、ラ
ッチ信号ＭＬＡＴＣＨ及び出力イネ−ブル信号ＯＥを読
み出し回路２７に供給する。読み出し回路２７から出力
されたデ−タは、デ−タバスＭＢＵＳｎ、ポ−ト２８及
び出力端子２９を介して外部に出力される。図１３は、
図１２のプリチャ−ジ生成回路１４の構成を詳細に示す
回路図である。このプリチャ−ジ生成回路１４は、クロ
ックドインバ−タ１１４，１１５、ＡＮＤ１１２、ＮＯ
Ｒ１１３，１１８、ＮＡＮＤ１１７及びインバ−タ１１
３，１１６，１１９，１２０，１２１から構成されてい
る。ＣＬＫＯＵＴ信号及びＲＯＭＴＥＳＴ信号は、ＡＮ
Ｄ１１２のに入力される。ＢＴＯ信号及びＡＮＤ１１２
の出力信号は、ＮＯＲ１１３に入力されている。

【０００９】ＮＯＲ１１３の出力信号は、クロックドイ
ンバ−タ１１４，１１５及びインバ−タ１１６を介して
ＮＡＮＤ１１７に入力されている。クロックドインバ−
タ１１４は、ＰＨ２信号により制御され、クロックドイ
ンバ−タ１１５は、ＰＨ１信号により制御されている。

【００１０】ＲＯＭＴＥＳＴ信号及びＲＯＭＣＳ信号
は、ＮＯＲ１１８に入力され、ＮＯＲ１１８の出力信号
は、インバ−タ１１９を介してＮＡＮＤ１１７に入力さ
れている。ＮＡＮＤ１１７には、ＴＥ信号も入力されて
いる。ＮＡＮＤ１１７の出力信号は、インバ−タ１２
０，１２１を介すことによりＡ２信号となる。図１４
は、図１２の読み出し制御回路（ラッチ制御回路を含
む）の構成を詳細に示すものである。ラッチ制御回路
は、ＮＡＮＤ１２２及びインバ−タ１２３から構成され
ている。ＰＨ２信号は、ＮＡＮＤ１２２の一方の入力端
に入力され、ＴＥ信号は、ＮＡＮＤ１２２の他方の入力
端に入力されている。ＮＡＮＤ１２２は、インバ−タ１
２３を介してＭＬＡＴＣＨ信号を出力する。

【００１１】読み出し制御回路は、ＮＡＮＤ１２４，１
２６及びインバ−タ１２５，１２７により構成されてい
る。ＲＯＭＣＳ信号及びＲＤ信号は、ＮＡＮＤ１２４に
入力される。ＮＡＮＤ１２４の出力信号は、インバ−タ
１２５を介してＮＡＮＤ１２６に入力される。Ｐｈ１信
号も、ＮＡＮＤ１２６に入力される。ＮＡＮＤ１２６
は、インバ−タ１２７を介して読み出し制御信号ＯＥを
出力する。図１５は、図１２の回路においてＣＰＵモ−
ド時のタイミングチャ−トを示し、図１６は、図１２の
回路においてメモリテストモ−ド時のタイミングチャ−
トを示している。

【００１２】図１５の回路の動作について詳細に説明す
る。まず、ＣＰＵモ−ド時のメモリデ−タの読み出し動
作について、図１５を参照しながら説明する。

【００１３】ＸＩＮ端子１１から入力したクロックは、
内部クロック発生回路１３に入力される。内部クロック
発生回路１３は、このクロックに基づいて、ＦＰＨ信
号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成する。

【００１４】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、ＰＨ１信号、
ＰＨ２信号、ＢＴＯ信号及びＴＥ信号に基づいて、Ａ２
信号を生成する。

【００１５】また、ＣＰＵモ−ド時においては、ＣＰＵ
１７内のプログラムカウンタのＣＡＬｎ信号がセレクタ
１８により選択され、このＣＡＬｎ信号が内部アドレス
ＡＬｎとなり、行デコ−ダ回路１５及び列デコ−ダ回路
２１に入力される。ＣＡＬｎ信号は、ＰＨ１信号を２分
周した立ち上がりエッジで変化する信号である。

【００１６】ＡＬｎ信号がメモリアドレスエリアに設定
された時、ＰＨ２信号の立ち上がりで、ＲＯＭＣＳ（メ
モリエリアイネ−ブル）信号がプリチャ−ジ生成回路１
４、行デコ−ダ回路１５、列デコ−ダ回路２１及び読み
出し制御回路２６にそれぞれ入力され、メモリ回路が動
作可能となる。

【００１７】期間Ｔ１（Ｔｓ）では、ＣＰＵ１７内のプ
ログラムカウンタ値が変化し、ＡＬｎ信号がメモリアド
レスとなる。期間Ｔ２では、ＲＯＭＣＳ信号が“１”と
なると共に、ＰＲＣＶ（プリチャ−ジ）信号が“０”と
なる。メモリセル回路／ディスチャ−ジ回路１６には、
行デコ−ダ回路１５からワ−ド線信号ＷＬ０〜ＷＬｎが
入力される。列セレクタ／プリチャ−ジ回路２２には、
列デコ−ダ回路２１からカラム選択信号ＣＬ０〜ＣＬｎ
が入力される。また、ディスチャ−ジ信号ＳＬｎ（ＳＲ
ｎ）が“０”となり、ビット線が“１”にプリチャ−ジ
される。

【００１８】期間Ｔ３では、ＰＲＣＶ信号が“１”にな
ると共に、メモリセル回路／ディスチャ−ジ回路１６に
は、行デコ−ダ回路１５から選択ゲ−ト信号ＳＬｎ（Ｓ
Ｒｎ）信号が入力される。ビット線が、メモリセルのオ
ン・オフ状態により“１”又は“０”へ遷移し、列セレ
クタ／プリチャ−ジ回路２２からメモリデ−タの反転信
号ＭＯＴＶが出力される。

【００１９】期間Ｔ４では、読み出し制御信号ＣＲＤ
が、ＣＰＵ１７から出力されると共に、セレクタ２３か
ら出力されるＲＤ信号が“１”になる。また、ＲＯＭＣ
Ｓ信号が“１”になり、メモリセルデ−タのラッチ信号
ＭＬＡＴＣＨが“１”となるため、読み出し回路２７内
のラッチ回路にメモリセルデ−タがラッチされる。

【００２０】期間Ｔ５では、メモリセルデ−タの読み出
し制御信号ＯＥが“１”となり、ラッチ回路内のメモリ
セルデ−タがデ−タバスＭＢＵＳｎに出力される。な
お、期間Ｔ５は、次のメモリアドレスにおける読み出し
サイクルの期間Ｔ１でもある。次に、メモリテストモ−
ド時のメモリデ−タの読み出し動作について、図１６を
参照しながら説明する。メモリテストモ−ド時において
は、ＣＡＬｎ信号に変って外部端子１９からのＴＡＬｎ
信号がセレクタ１８により選択され、このＴＡＬｎ信号
が内部アドレスＡＬｎとなり、行デコ−ダ回路１５及び
列デコ−ダ回路２１に入力される。また、ＣＲＤ信号に
変って外部端子２４からのＴＲＤ信号がセレクタ２３に
より選択され、このＴＲＤ信号が内部読み出し制御信号
ＲＤとなり、読み出し制御回路２６に入力される。

【００２１】メモリテストモ−ド時は、ＣＰＵ１７から
出力されているＢＴＯ信号が“０”に固定される。プリ
チャ−ジ生成回路１４から出力されるＡ２信号は、ＣＬ
ＫＯＵＴ信号（ＰＨ１を２分周した信号）により、ＣＰ
Ｕモ−ド時と全く同じタイミングで“１”になる。な
お、メモリテストモ−ドでは、ＣＰＵモ−ド時には存在
しなかったアドレスラッチの期間Ｔ０が必要となる。

【００２２】期間Ｔ０では、アドレスラッチ信号ＰＨＡ
ＤＲが入力され、ポ−ト２０において外部アドレスデ−
タがラッチされ、ＴＡＬｎ信号が変化する。期間Ｔ１で
は、セレクタ１８からＡＬｎ信号（＝ＴＡＬｎ信号）が
メモリアドレスとして出力される。

【００２３】期間Ｔ２では、ＲＯＭＣＳ信号が“１”と
なると共に、ＰＲＣＶ（プリチャ−ジ）信号が“０”と
なる。メモリセル回路／ディスチャ−ジ回路１６には、
行デコ−ダ回路１５からワ−ド線信号ＷＬ０〜ＷＬｎが
入力される。列セレクタ／プリチャ−ジ回路２２には、
列デコ−ダ回路２１からカラム選択信号ＣＬ０〜ＣＬｎ
が入力される。また、ディスチャ−ジ信号ＳＬｎ（ＳＲ
ｎ）が“０”となり、ビット線が“１”にプリチャ−ジ
される。

【００２４】期間Ｔ３では、ＰＲＣＶ信号が“１”にな
ると共に、メモリセル回路／ディスチャ−ジ回路１６に
は、行デコ−ダ回路１５から選択ゲ−ト信号ＳＬｎ（Ｓ
Ｒｎ）信号が入力される。ビット線が、メモリセルのオ
ン・オフ状態により“１”又は“０”へ遷移し、列セレ
クタ／プリチャ−ジ回路２２からメモリデ−タの反転信
号ＭＯＴＶが出力される。

【００２５】期間Ｔ４では、ポ−ト２５のデ−タを
“１”に設定し、セレクタ２３からのＲＤ信号（＝ＴＲ
Ｄ信号）を“１”にすると共に、ＲＯＭＣＳ信号も
“１”にする。これにより、メモリセルデ−タのラッチ
信号ＭＬＡＴＣＨが“１”となるため、読み出し回路２
７内のラッチ回路にメモリセルデ−タがラッチされる。

【００２６】期間Ｔ５では、メモリセルデ−タの読み出
し制御信号ＯＥが“１”となり、ラッチ回路内のメモリ
セルデ−タがデ−タバスＭＢＵＳｎに出力されると共
に、ポ−ト２８にメモリセルデ−タの情報が伝達され
る。

【００２７】なお、期間Ｔ４の後半のタイミングは、次
のメモリアドレスにおけるラッチ期間となり、期間Ｔ５
は、次のメモリアドレスにおける内部アドレスが入力さ
れる期間となる。

【００２８】

【発明が解決しようとする課題】上述の１チップＭＣＵ
・ＬＳＩでは、ＣＰＵモ−ド時とメモリテスト時におけ
るメモリセルデ−タの読み出しサイクル時間が全く同じ
になっている。このため、メモリ容量が増大することに
より、ＭＣＵの１チップの評価項目（動作機能評価、Ａ
Ｃマ−ジン評価、ＤＣマ−ジン評価、メモリテスト評価
など）の中で、メモリテスト評価の占める割合が増大
し、チップコストを上昇させる欠点がある。

【００２９】例えば、メモリテスト評価の低周波動作評
価では、ＸＩＮ端子１１から入力するクロックサイクル
Ｘｔａｌ＝３３ｋＨｚ、メモリ容量６４ｋバイト（６５
５３６個）とすると、メモリテスト時間は、１アドレス
のサイクル時間（１２０μｓ）×６５５３６個＝７．９
ｓとなる。

【００３０】従って、メモリテストに約８秒もの時間を
費やしてしまう欠点がある。即ち、通常のＭＣＵテスト
の１チップ評価テスト時間が約１０秒程度であるので、
上記メモリテスト時間が追加されると、全評価時間は、
約１０秒から約１８秒へと増大する。

【００３１】このように、従来は、ＣＰＵモ−ド時とメ
モリテスト時におけるメモリセルデ−タの読み出しサイ
クル時間が同じであるため、メモリテスト評価の占める
割合が増大し、チップコストを上昇させる欠点がある。

【００３２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＭＯＳメモリ回路を内蔵する１チ
ップＭＣＵ・ＬＳＩにおいて、メモリテスト時間を大幅
に削減することである。

【００３３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、メモリセル回路と、前記
メモリセル回路のビット線をプリチャ−ジするためのプ
リチャ−ジ回路と、前記プリチャ−ジ回路の動作を制御
するプリチャ−ジ制御回路と、ＣＰＵモ−ド時にはＣＰ
Ｕからのアドレス信号に基づいて前記メモリセル回路の
メモリセルを選択し、メモリテストモ−ド時には外部か
らのアドレス信号に基づいて前記メモリセル回路のメモ
リセルを選択する手段と、前記メモリセル回路からのデ
−タを読み出すための読み出し回路と、前記読み出し回
路の動作を制御する読み出し制御回路と、前記読み出し
回路から出力さされたデ−タを外部へ取り出すための手
段とを備えており、さらに、前記プリチャ−ジ制御回路
は、ＣＰＵモ−ド時に前記プリチャ−ジ回路を制御する
低速プリチャ−ジ制御回路と、前記低速プリチャ−ジ制
御回路よりも高速に動作し、メモリテストモ−ド時に前
記プリチャ−ジ回路を制御する高速プリチャ−ジ制御回
路とを有し、前記読み出し制御回路は、ＣＰＵモ−ド時
に前記読み出し回路を制御する低速読み出し制御回路
と、前記低速読み出し制御回路よりも高速に動作し、メ
モリテストモ−ド時に前記読み出し回路を制御する高速
読み出し制御回路を有している。

【００３４】前記プリチャ−ジ制御回路は、前記低速プ
リチャ−ジ制御回路から出力される低速プリチャ−ジ信
号と前記高速プリチャ−ジ制御回路から出力される高速
プリチャ−ジ信号とを切り替え、ＣＰＵモ−ド時には前
記低速プリチャ−ジ信号を前記プリチャ−ジ回路に供給
し、メモリテストモ−ド時には前記高速プリチャ−ジ信
号を前記プリチャ−ジ回路に供給するセレクタを有し、
前記読み出し制御回路は、前記低速読み出し制御回路か
ら出力される低速読み出し制御信号と前記高速読み出し
制御回路から出力される高速読み出し制御信号とを切り
替え、ＣＰＵモ−ド時には前記低速読み出し制御信号を
前記読み出し回路に供給し、メモリテストモ−ド時には
前記高速読み出し制御信号を前記読み出し回路に供給す
るセレクタを有している。

【００３５】

【作用】上記構成によれば、プリチャ−ジ制御回路及び
読み出し制御回路に低速用回路と、低速用回路よりも高
速に動作する高速用回路を設け、メモリテスト時におい
ては、高速プリチャ−ジ制御回路及び高速読み出し制御
回路を使用することにより、メモリアドレスのアクセス
タイムを大幅に高速化できる。特に、大容量メモリを内
蔵する１チップＭＣＵ・ＬＳＩのメモリテスト時間を大
幅に削減することができる。

【００３６】

【実施例】以下、図面を参照しながら、本発明のＭＣＵ
内部の大容量メモリテスト装置について詳細に説明す
る。図１は、本発明の一実施例に係わる１チップＭＣＵ
・ＬＳＩを示している。ＸＩＮは、入力端子、ＸＯＵＴ
は、出力端子である。ＸＩＮ端子１１から入力したクロ
ックは、内部クロック発生回路１３に入力される。内部
クロック発生回路１３は、このクロックに基づいて、Ｆ
ＰＨ信号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成す
る。

【００３７】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、低速プリチャ
−ジ制御回路１４ａ、高速プリチャ−ジ制御回路１４ｂ
及びセレクタ１４ｃから構成されている。

【００３８】高速プリチャ−ジ制御回路１４ｂは、低速
プリチャ−ジ生成回路１４ａよりも高速に動作する。セ
レクタ１４ｃは、ＣＰＵモ−ド時に低速プリチャ−ジ生
成回路１４ａのＡ２Ａ信号を選択し、メモリテスト時に
高速プリチャ−ジ制御回路１４ｂのＡ２Ｂ信号を選択す
る。

【００３９】即ち、低速プリチャ−ジ生成回路１４ａ
は、ＰＨ１信号、ＰＨ２信号及びＢＴＯ信号に基づい
て、Ａ２Ａ信号を生成する。高速プリチャ−ジ生成回路
１４ｂは、ＦＰＨ信号、ＲＯＭＣＳ信号に基づいて、Ａ
２Ｂ信号を生成する。セレクタ１４ｃは、Ａ２Ａ信号及
びＡ２Ｂ信号を選択し、Ａ２信号を行デコ−ダ回路１５
及び列セレクタ／プリチャ−ジ回路２２に供給する。

【００４０】セレクタ１８には、ＣＰＵ１７内のプログ
ラムカウンタのＣＡＬｎ信号、及び外部端子１９のＴＡ
Ｌｎ信号がポ−ト２０を介して、それぞれ入力される。
セレクタ１８は、ＣＰＵモ−ド時においては、ＣＰＵ１
７内のプログラムカウンタのＣＡＬｎ信号を選択し、メ
モリテストモ−ド時においては、外部端子１９のＴＡＬ
ｎ信号を選択する。

【００４１】ＣＡＬｎ信号又はＴＡＬｎ信号が内部アド
レスＡＬｎとなり、この内部アドレスＡＬｎが行デコ−
ダ回路１６及び列デコ−ダ回路１７にそれぞれ入力され
る。行デコ−ダ回路１６は、選択ゲ−ト信号ＳＬｎ，Ｓ
Ｒｎ及びワ−ド線信号ＷＬ０〜ＷＬｎをメモリセル回路
／ディスチャ−ジ回路１６に供給する。列デコ−ダ１７
は、カラム選択信号ＣＬ０〜ＣＬｎを列セレクタ／プリ
チャ−ジ回路２２に供給する。

【００４２】メモリセル回路／ディスチャ−ジ回路１６
から読み出されたビットデ−タＢＩＴ０〜ＢＩＴｎは、
列セレクタ／プリチャ−ジ回路２２により選択され、読
み出し回路２７に入力される。

【００４３】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。読み出し制御回路２６は、低速読み出し制御
回路２６ａ、高速読み出し制御回路２６ｂ及びセレクタ
２６ｃから構成されている。

【００４４】高速読み出し制御回路２６ｂは、低速読み
出し制御回路２６ａよりも高速に動作する。セレクタ２
６ｃは、ＣＰＵモ−ド時に低速読み出し制御回路２６ａ
のＣＲＤ１信号を選択し、メモリテスト時に高速読み出
し制御回路２６ｂのＴＲＤ１信号を選択する。

【００４５】即ち、低速読み出し制御回路２６ａは、Ｃ
ＲＤ信号、ＰＨ２信号及びＴＥ信号に基づいて、ＣＲＤ
１信号を生成する。高速読み出し制御回路２６ｂは、Ｔ
ＲＤ信号、ＦＰＨ信号、ＰＨ１信号、ＰＨ２信号及びＡ
２信号に基づいて、ＴＲＤ１信号を生成する。セレクタ
２６ｃは、ＣＲＤ１信号及びＴＲＤ１信号を選択し、ラ
ッチ信号ＭＬＡＴＣＨ及び出力イネ−ブル信号ＯＥを読
み出し回路２７に供給する。読み出し回路２７から出力
されたデ−タは、デ−タバスＭＢＵＳｎ、ポ−ト２８及
び出力端子２９を介して外部に出力される。図２は、図
１のプリチャ−ジ制御回路１４の構成を詳細に示すもの
である。低速プリチャ−ジ制御回路１４ａは、クロック
ドインバ−タ３０，３１、ＮＡＮＤ３２及びインバ−タ
３３から構成されている。ＲＯＭＣＳ信号は、ＮＡＮＤ
３２の一方の入力端に入力され、ＢＴＯ信号は、クロッ
クドインバ−タ３０，３１を介してＮＡＮＤ３２の他方
の入力端に入力されている。ＮＡＮＤ３２は、Ａ２Ａ信
号を出力し、Ａ２Ａ信号は、インバ−タ３３を介してセ
レクタ１４ｃに入力されている。

【００４６】高速プリチャ−ジ制御回路１４ｂは、イン
バ−タ３４，３５、ＡＮＤ３６及びＮＯＲ３７から構成
されている。ＰＨ１信号は、ＡＮＤ３６の一方の入力端
に入力され、ＦＰＨ信号は、インバ−タ３５を介してＡ
ＮＤ３６の他方の入力端に入力されている。ＡＮＤ３２
の出力は、ＮＯＲ３７の一方の入力端に入力され、ＲＯ
ＭＣＳ信号は、インバ−タ３４を介してＮＯＲ３７の他
方の入力端に入力されている。ＮＯＲ３７は、／Ａ２Ｂ
信号を出力し、この／Ａ２Ｂ信号は、セレクタ１４ｃに
入力されている。

【００４７】セレクタ１４ｃは、クロックドインバ−タ
３９，４０、インバ−タ４０〜４２，４３及びＮＯＲ４
３により構成されている。ＲＯＭＴＥＳＴ信号は、クロ
ックドインバ−タ３９，４０の動作を制御している。ク
ロックドインバ−タ３９，４０の出力信号（Ａ２Ａ信号
又はＡ２Ｂ信号）は、ＮＯＲ４３の一方の入力端に入力
され、ＴＥ信号は、インバ−タ４２を介してＮＯＲ４３
の他方の入力端に入力されている。ＮＯＲ４３の出力
は、インバ−タ４４に入力され、インバ−タ４４は、Ａ
２信号を出力する。図３は、図１の読み出し制御回路
（ラッチ制御回路を含む）の構成を詳細に示すものであ
る。低速読み出し制御回路２６ａは、ＮＡＮＤ４５によ
り構成されている。ＣＲＤ信号は、ＮＡＮＤ４５の一方
の入力端に入力され、ＰＨ１信号は、ＮＡＮＤ４５の他
方の入力端に入力されている。ＮＡＮＤ４５は、／ＣＲ
Ｄ１信号を出力する。

【００４８】高速読み出し制御回路２６ｂは、ＡＮＤ４
６、ＮＯＲ４７及びＮＡＮＤ４８により構成されてい
る。ＦＰＨ信号は、ＡＮＤ４６の一方の入力端に入力さ
れ、ＰＨ２信号は、ＡＮＤ４６の他方の入力端に入力さ
れている。ＡＮＤ４６の出力は、ＮＯＲ４７の一方の入
力端に入力されている。Ａ２信号は、ＮＯＲ４７の他方
の入力端に入力されている。ＮＯＲ４７の出力は、ＮＡ
ＮＤ４８の一方の入力端に入力され、ＴＲＤ信号は、Ｎ
ＡＮＤ４８の他方の入力端に入力されている。ＮＡＮＤ
４８は、／ＴＲＤ１を出力する。

【００４９】セレクタ２６ｃは、クロックドインバ−タ
４９，５０、インバ−タ５１〜５３，５５及びＮＡＮＤ
５４により構成されている。ＲＯＭＴＥＳＴ信号は、ク
ロックドインバ−タ４９，５０の動作を制御している。
クロックドインバ−タ４９，５０の出力信号（／ＣＲＤ
１信号又は／ＴＲＤ１信号）は、ＮＡＮＤ５４の一方の
入力端に入力され、ＲＯＭＣＳ信号は、インバ−タ５３
を介してＮＡＮＤ５４の他方の入力端に入力されてい
る。ＮＡＮＤ５４の出力は、インバ−タ５５に入力され
る。インバ−タ５５は、メモリセルデ−タの読み出し制
御信号ＯＥを出力する。

【００５０】低速ラッチ制御回路２６ａ´は、インバ−
タ５６により構成されている。ＰＨ２信号は、インバ−
タ５６を介してセレクタ２６ｃ´に入力されている。高
速ラッチ制御回路２６ｂ´は、ＮＡＮＤ５７により構成
されている。ＦＰＨ信号は、ＮＡＮＤ５７の一方の入力
端に入力され、ＰＨ１信号は、ＮＡＮＤ５７の他方の入
力端に入力されている。ＮＡＮＤ５７の出力は、セレク
タ２６ｃ´に入力されている。

【００５１】セレクタ２６ｃ´は、クロックドインバ−
タ５８，５９、インバ−タ６０〜６２，６４及びＮＡＮ
Ｄ６３により構成されている。ＲＯＭＴＥＳＴ信号は、
クロックドインバ−タ５８，５９の動作を制御してい
る。クロックドインバ−タ５８の出力信号又はクロック
ドインバ−タ５９の出力信号は、ＮＡＮＤ６３の一方の
入力端に入力され、ＴＥ信号は、インバ−タ６２を介し
てＮＡＮＤ６３の他方の入力端に入力されている。ＮＡ
ＮＤ６３の出力は、インバ−タ６４に入力される。イン
バ−タ６４は、メモリセルデ−タのラッチ信号ＭＬＡＴ
ＣＨを出力する。

【００５２】図４は、図１の内部クロック発生回路の構
成を詳細に示すものである。ＸＩＮ信号は、インバ−タ
６５，６６を介して２分周回路６９に入力されている。
また、ＸＩＮ信号は、インバ−タ６５〜６８を介すこと
によりＦＰＨ信号となる。２分周回路６９の出力信号
は、ＮＯＲ７０の一方の入力端に入力されると共に、イ
ンバ−タ７６を介してＮＯＲ７５の一方の入力端に入力
されている。

【００５３】ＮＯＲ７０の出力信号は、インバ−タ７
１，７２を介すことによりＰＨ１信号となる。また、Ｎ
ＯＲ７０の出力信号は、インバ−タ７１〜７４を介して
ＮＯＲ７５の他方の入力端に入力されている。ＮＯＲ７
５の出力信号は、インバ−タ７７，７８を介すことによ
りＰＨ２信号となる。また、ＮＯＲ７５の出力信号は、
インバ−タ７７〜８０を介してＮＯＲ７０の他方の入力
端に入力されている。

【００５４】また、ＸＩＮ信号は、ＮＡＮＤ８１の一方
の入力端に入力されている。ＮＡＮＤ８１の他方の入力
端と出力端との間には、Ｎチャネル型ＭＯＳトランジス
タ８２及びＰチャネル型ＭＯＳトランジスタ８３のソ−
ス・ドレインが接続されている。ＯＳＣＥ信号は、イン
バ−タ８４，８５を介してＭＯＳトランジスタ８２のゲ
−トに入力され、インバ−タ８４を介してＭＯＳトラン
ジスタ８３のゲ−トに入力されている。図５は、図１の
メモリセル回路／ディスチャ−ジ回路１６及び列セレク
タ／プリチャ−ジ回路２２の構成を詳細に示すものであ
る。メモリセル回路は、例えば互いに直列に接続された
８つのメモリセルＭ０〜Ｍ７を有している。直列接続さ
れたメモリセルＭ０〜Ｍ７の一端は、接地点に接続さ
れ、他端は、選択トランジスタＴ１，Ｔ２を介してビッ
ト線ＢＩＴ０〜ＢＩＴｎに接続されている。

【００５５】列セレクタ回路２２ａは、カラム選択トラ
ンジスタＣＴ１〜ＣＴｎを有している。各々のビット線
ＢＩＴ０〜ＢＩＴｎは、カラム選択トランジスタＣＴ１
〜ＣＴｎを介して互いに接続され、その共通接続点は、
プリチャ−ジ回路２２ｂに接続されている。

【００５６】プリチャ−ジ回路２２ｂは、クロックドイ
ンバ−タ８６及びＮＡＮＤ８７を有している。ビット線
ＢＩＴ０〜ＢＩＴｎの共通接続点は、クロックドインバ
−タ８６に接続されると共に、Ｐチャネル型ＭＯＳトラ
ンジスタ８８を介して電源端子に接続されている。Ａ２
信号は、ＮＡＮＤ８７の一方の入力端に入力されてい
る。ＡＳＥＬ０信号は、ＮＡＮＤ８７の他方の入力端に
入力されると共に、クロックドインバ−タ８６を制御し
ている。ＮＡＮＤ８７の出力信号は、ＭＯＳトランジス
タ８８のゲ−トに入力されている。

【００５７】メモリセル回路／ディスチャ−ジ回路１６
及び列セレクタ／プリチャ−ジ回路２２ａ，２２ｂから
構成されるｍ個のブロックは、互いに接続され、ＭＯＴ
Ｖ信号を出力する。図６は、図１の読み出し回路の構成
を詳細に示すものである。この読み出し回路は、クロッ
クドインバ−タ８９，９２及びラッチ回路から構成され
ている。ラッチ回路は、インバ−タ９０及びクロックド
インバ−タ９１から構成されている。ＭＯＴＶ信号は、
クロックドインバ−タ８９を介してラッチ回路に入力さ
れている。クロックドインバ−タ８９は、ＭＬＡＴＣＨ
信号により制御されている。ラッチ回路の出力信号は、
クロックドインバ−タ９２に入力されている。クロック
ドインバ−タ９２は、ＯＥ信号により制御されている。
クロックドインバ−タ９２からは、ＭＢＵＳｎ信号が出
力される。図７は、図１のメモリテスト用アドレス入力
ポ−ト２０の構成を詳細に示すものである。このメモリ
テスト用アドレス入力ポ−ト２０は、バッファ９３、９
７、ＡＮＤ９４，９９、出力ラッチ回路９５、方向制御
回路９６及びインバ−タ９８により構成されている。

【００５８】外部端子１９からの入力信号は、バッファ
９３を介してＴＡＬｎ信号となる。バッファ９３は、Ｐ
ＨＡＤＲ信号により制御されている。ＡＮＤ９４は、Ｒ
ＯＭＴＥＳＴ信号及びＰＨＰ（＝ＦＰＨ＊ＰＨ２）信号
を入力し、ＰＨＡＤＲ信号を出力する。

【００５９】ＭＢＵＳｎ信号は、出力ラッチ回路９５及
び方向制御回路９６に入力されている。出力ラッチ回路
９５の出力信号は、バッファ９７を介して外部端子１９
に伝達される。方向制御回路９６の出力信号は、ＡＮＤ
９９の一方の入力端に入力されている。ＲＯＭＴＥＳＴ
信号は、インバ−タ９８を介してＡＮＤ９９の他方の入
力端に入力されている。ＡＮＤ９９の出力信号は、バッ
ファ９７を制御している。図８は、ＲＯＭテストモ−ド
時のデ−タ出力（ＭＢＵＳ出力）用ポ−ト２８の構成を
詳細に示すものである。このデ−タ出力用ポ−ト２８
は、出力ラッチ回路１００、方向制御回路１０１、バッ
ファ１０２〜１０４、インバ−タ１０５及びＯＲ１０６
により構成されている。

【００６０】ＭＢＵＳｎ信号は、出力ラッチ回路１０
０、方向制御回路１０１及びバッファ１０２に入力され
ている。出力ラッチ回路１００の出力信号は、バッファ
１０３．１０４を介して外部端子２９に伝達される。バ
ッファ１０２の出力信号は、バッファ１０４を介して外
部端子２９に伝達される。バッファ１０２は、ＲＯＭＴ
ＥＳＴ信号により制御され、バッファ１０３は、／ＲＯ
ＭＴＥＳＴ信号により制御されている。ＯＲ１０６に
は、方向制御回路１０１の出力信号及びＲＯＭＴＥＳＴ
信号が入力される。バッファ１０４は、ＯＲ１０６の出
力信号により制御されている。図９は、ＲＯＭテストモ
−ド時の読み出し制御信号入力（ＴＲＤ）用ポ−ト２５
の構成を詳細に示すものである。この読み出し制御信号
入力（ＴＲＤ）用ポ−ト２５は、バッファ１０７、１１
０、ＡＮＤ１１１、出力ラッチ回路１０８、方向制御回
路１０９及びインバ−タ１１２により構成されている。

【００６１】外部端子２４からの入力信号は、バッファ
１０７を介してＴＲＤ信号となる。バッファ１０７は、
ＲＯＭＴＥＳＴ信号により制御されている。ＭＢＵＳ０
信号は、出力ラッチ回路１０８及び方向制御回路１０９
に入力されている。出力ラッチ回路１０８の出力信号
は、バッファ１１０を介して外部端子２４に伝達され
る。方向制御回路１０９の出力信号は、ＡＮＤ１１１の
一方の入力端に入力されている。ＲＯＭＴＥＳＴ信号
は、インバ−タ１１２を介してＡＮＤ１１１の他方の入
力端に入力されている。ＡＮＤ１１１の出力信号は、バ
ッファ１１０を制御している。次に、図１の回路の動作
について詳細に説明する。まず、ＣＰＵモ−ド時のメモ
リデ−タの読み出し動作について、図１０を参照しなが
ら説明する。

【００６２】ＸＩＮ端子１１から入力したクロックは、
内部クロック発生回路１３に入力される。内部クロック
発生回路１３は、このクロックに基づいて、ＦＰＨ信
号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成する。

【００６３】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、ＰＨ１信号、
ＰＨ２信号、ＢＴＯ信号及びＴＥ信号に基づいて、Ａ２
信号を生成する。

【００６４】なお、プリチャ−ジ生成回路１４内におい
ては、メモリテスト信号ＲＯＭＴＥＳＴが“０”である
ため、低速プリチャ−ジ制御回路１４ａのＡ２Ａ信号が
選択される。このＡ２Ａ信号は、Ａ２信号としてプリチ
ャ−ジ生成回路１４から出力される。

【００６５】読み出し制御回路２６内においても、メモ
リテスト信号ＲＯＭＴＥＳＴが“０”であるため、低速
読み出し制御回路２６ａのＣＲＤ１信号が選択され、こ
のＣＲＤ１信号が、ＯＥ信号として読み出し制御回路２
６から出力される。また、メモリテスト信号ＲＯＭＴＥ
ＳＴが“０”であるため、低速ラッチ回路２６ａ´の出
力信号が選択され、この出力信号が、ＭＬＡＴＣＨ信号
として読み出し制御回路２６から出力される。

【００６６】また、ＣＰＵモ−ド時においては、ＣＰＵ
１７内のプログラムカウンタのＣＡＬｎ信号がセレクタ
１８により選択され、このＣＡＬｎ信号が内部アドレス
ＡＬｎとなり、行デコ−ダ回路１５及び列デコ−ダ回路
２１に入力される。ＣＡＬｎ信号は、ＰＨ１信号を２分
周した立ち上がりエッジで変化する信号である。

【００６７】ＡＬｎ信号がメモリアドレスエリアに設定
された時、ＰＨ２信号の立ち上がりで、ＲＯＭＣＳ（メ
モリエリアイネ−ブル）信号がプリチャ−ジ生成回路１
４、行デコ−ダ回路１５、列デコ−ダ回路２１及び読み
出し制御回路２６にそれぞれ入力され、メモリ回路が動
作可能となる。

【００６８】期間Ｔ１（Ｔｓ）では、ＣＰＵ１７内のプ
ログラムカウンタ値が変化し、ＡＬｎ信号がメモリアド
レスとなる。期間Ｔ２では、ＲＯＭＣＳ信号が“１”と
なると共に、ＰＲＣＶ（プリチャ−ジ）信号が“０”と
なる。メモリセル回路／ディスチャ−ジ回路１６には、
行デコ−ダ回路１５からワ−ド線信号ＷＬ０〜ＷＬｎが
入力される。列セレクタ／プリチャ−ジ回路２２には、
列デコ−ダ回路２１からカラム選択信号ＣＬ０〜ＣＬｎ
が入力される。また、ディスチャ−ジ信号ＳＬｎ（ＳＲ
ｎ）が“０”となり、ビット線が“１”にプリチャ−ジ
される。

【００６９】期間Ｔ３では、ＰＲＣＶ信号が“１”にな
ると共に、メモリセル回路／ディスチャ−ジ回路１６に
は、行デコ−ダ回路１５から選択ゲ−ト信号ＳＬｎ（Ｓ
Ｒｎ）信号が入力される。ビット線が、メモリセルのオ
ン・オフ状態により“１”又は“０”へ遷移し、列セレ
クタ／プリチャ−ジ回路２２からメモリデ−タの反転信
号ＭＯＴＶが出力される。

【００７０】期間Ｔ４では、読み出し制御信号ＣＲＤ
が、ＣＰＵ１７から出力されると共に、セレクタ２３か
ら出力されるＲＤ信号が“１”になる。また、ＲＯＭＣ
Ｓ信号が“１”になり、メモリセルデ−タのラッチ信号
ＭＬＡＴＣＨが“１”となるため、読み出し回路２７内
のラッチ回路にメモリセルデ−タがラッチされる。

【００７１】期間Ｔ５では、メモリセルデ−タの読み出
し制御信号ＯＥが“１”となり、ラッチ回路内のメモリ
セルデ−タがデ−タバスＭＢＵＳｎに出力される。な
お、期間Ｔ５は、次のメモリアドレスにおける読み出し
サイクルの期間Ｔ１でもある。次に、メモリテストモ−
ド時のメモリデ−タの読み出し動作について、図１１を
参照しながら説明する。メモリテストモ−ド時において
は、ＣＡＬｎ信号に変って外部端子１９からのＴＡＬｎ
信号がセレクタ１８により選択され、このＴＡＬｎ信号
が内部アドレスＡＬｎとなり、行デコ−ダ回路１５及び
列デコ−ダ回路２１に入力される。また、ＣＲＤ信号に
変って外部端子２４からのＴＲＤ信号がセレクタ２３に
より選択され、このＴＲＤ信号が内部読み出し制御信号
となり、読み出し制御回路２６に入力される。

【００７２】また、メモリテストモ−ド時においては、
メモリテスト信号ＲＯＭＴＥＳＴが“１”であるため、
プリチャ−ジ制御回路１４内では、高速プリチャ−ジ制
御回路１４ｂのＡ２Ｂ信号が選択され、このＡ２Ｂ信号
が、Ａ２信号としてプリチャ−ジ制御回路１４から出力
される。

【００７３】また、読み出し制御回路２６内では、メモ
リテスト信号ＲＯＭＴＥＳＴが“１”であるため、高速
読み出し制御回路２６ｂのＴＲＤ１信号が選択される。
このＴＲＤ１信号は、読み出し制御信号ＯＥとして、読
み出し制御回路２６から出力される。なお、メモリセル
デ−タをラッチするタイミングは、ＰＨ２信号に基づく
タイミングからＰＨＰ（＝ＦＰＨ＊ＰＨ１）信号に基づ
くタイミングに切り替える。なお、メモリテストモ−ド
では、ＣＰＵモ−ド時には存在しなかったアドレスラッ
チの期間Ｔ０が必要となる。

【００７４】期間Ｔ０では、外部端子１９から入力され
た外部アドレスデ−タがポ−ト２０においてラッチさ
れ、ＴＡＬｎ信号が変化する。期間Ｔ１／２では、内部
アドレスＡＬｎが確定すると共に、行デコ−ダ回路１５
の出力信号ＷＬ０〜ＷＬｎ及び列デコ−ダ回路２１の出
力信号ＣＬ０〜ＣＬｎが確定する。また、高速プリチャ
−ジ制御回路１４ｂから出力されたプリチャ−ジ制御信
号Ａ２Ｂが選択されると共に、ビット線プリチャ−ジ制
御信号ＰＲＣＶが“０”になり、ビット線が“１”にプ
リチャ−ジされる。

【００７５】期間Ｔ２／２では、ビット線プリチャ−ジ
制御信号ＰＲＣＶが“１”になると共に、ディスチャ−
ジ制御信号ＳＬｎ又はＳＲｎが選択される。従って、メ
モリセルのオン・オフ状態により、ビット線が“０”又
は“１”になり、列セレクタ回路からメモリセルの反転
信号ＭＯＴＶが得られる。

【００７６】この期間は、外部端子１９から入力される
信号を“１”に固定しているため、読み出し制御信号
は、アドレスラッチタイミング及びビット線プリチャ−
ジタイミング以外の時においては、“１”となる。よっ
て、メモリセルデ−タラッチ信号ＭＬＡＴＣＨが“１”
となり、メモリセルデ−タがラッチされる。

【００７７】期間Ｔ２／２及びＴ３／２において、メモ
リセルのデ−タ読み出し制御信号ＯＥが“１”となるた
め、メモリセルデ−タは、デ−タバスＭＢＵＳｎに読み
出される。即ち、期間Ｔ２／２、Ｔ３／２及びＴ４／２
を通じて、メモリセルデ−タは、外部端子２９に読み出
される。なお、期間Ｔ４／２は、次のメモリアドレスに
おける期間Ｔ０（ラッチ期間）となる。上述のように、
本発明では、メモリセルのデ−タの読み出しについて、
ＣＰＵモ−ド時においては、プイチャ−ジ制御回路及び
読み出し制御回路（ラッチ制御回路を含む）に低速用回
路（システム標準サイクル）を使用し、メモリテスト時
においては、プイチャ−ジ制御回路及び読み出し制御回
路（ラッチ制御回路を含む）に高速用回路（システム標
準サイクルより１／２以上短いサイクル）を使用してお
り、メモリテスト時間の大幅な削減が可能である。

【００７８】

【発明の効果】以上、説明したように、ＭＣＵ内部の大
容量メモイテスト装置によれば、次のような効果を奏す
る。プリチャ−ジ制御回路及び読み出し制御回路（ラッ
チ制御回路を含む）に低速用回路と高速用回路を設け、
メモリテスト時においては、高速プリチャ−ジ制御回路
及び高速読み出し制御回路を使用することにより、メモ
リアドレスのアクセスタイムを大幅に高速化できる。

【００７９】特に、大容量メモリを内蔵する１チップＭ
ＣＵ・ＬＳＩのメモリテスト時間が大幅に削減できる。
例えばメモリ容量が６４ｋバイト（６５５３６個）を有
するＭＣＵのメモリテスト評価の低周波動作評価では、
クロックサイクルＸｔａｌが３３ｋＨｚ時の読み出しテ
ストにおいて、メモリテスト時間ＴＭＴＥＳＴは、１ア
ドレスのサイクル時間（１２０μｓ）×６５５３６個＝
３．９５ｓとなる。このメモリテスト時間ＴＭＴＥＳＴ
は、従来のメモリテスト時間（約８秒）に比べて、半分
（４秒短縮）になっている。

【００８０】量産時では、追加評価時間が１００時間以
上必要になっていたが、本発明により追加評価時間が５
０時間程度で済むようになった。即ち、大容量メモリを
内蔵する１チップＭＣＵの全評価時間の増大を抑えるこ
とができ、チップコストの低減に貢献できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる１チップＭＣＵ・Ｌ
ＳＩを示すブロック図。

【図２】図１のプリチャ−ジ制御回路を示す回路図。

【図３】図１の読み出し制御回路を示す回路図。

【図４】図１の内部クロック発生回路を示す回路図。

【図５】図１のメモリセル回路、列セレクタ回路及びプ
リチャ−ジ回路を示す図。

【図６】図１の読み出し回路を示す回路図。

【図７】図１のテストモ−ド時のアドレス入力用ポ−ト
を示す回路図。

【図８】図１のテストモ−ド時のデ−タ出力用ポ−トを
示す回路図。

【図９】図１のテストモ−ド時の読み出し制御信号入力
用ポ−トを示す回路図。

【図１０】図１の回路のＣＰＵモ−ド時の動作を示すタ
イミング図。

【図１１】図１の回路のテストモ−ド時の動作を示すタ
イミング図。

【図１２】従来の１チップＭＣＵ・ＬＳＩを示すブロッ
ク図。

【図１３】図１２のプリチャ−ジ制御回路を示す回路
図。

【図１４】図１２の読み出し制御回路を示す回路図。

【図１５】図１２の回路のＣＰＵモ−ド時の動作を示す
タイミング図。

【図１６】図１２の回路のテストモ−ド時の動作を示す
タイミング図。

【符号の説明】

１１ …入力端子、 １２ …出力端子、 １３ …内部クロック発生回路、 １４ …プリチャ−ジ制御回路、 １４ａ …低速プリチャ−ジ制御回路、 １４ｂ …高速プリチャ−ジ制御回路、 １４ｃ …セレクタ、 １５ …行デコ−ダ回路、 １６ …メモリセル回路／ディスチャ−ジ
回路、 １７ …ＣＰＵ（プログラムカウンタ）、 １８，２３ …セレクタ、 １９，２４，２９ …外部端子、 ２０ …アドレス入力用ポ−ト、 ２１ …列デコ−ダ回路、 ２２ …列セレクタ／プリチャ−ジ回路、 ２５ …読み出し制御信号入力用ポ−ト、 ２６ …読み出し制御回路、 ２６ａ …低速読み出し制御回路、 ２６ｂ …高速読み出し制御回路、 ２６ｃ …セレクタ、 ２７ …読み出し回路、 ２８ …デ−タ出力用ポ−ト、 ３０，３１，３８，３９，４９，５０，５８，５９，８
６，８９，９１，９２，１１４，１１５ …クロッ
クドインバ−タ、 ３２，４５，４８，５４，５７，６３，８１，８７，１
１７，１２２，１２４，１２６ …ＮＡＮ
Ｄ、 ３３，３４，３５，４０〜４２，４４，５１〜５３，５
５，５６，６０〜６２，６４〜６８，７１〜７４，７６
〜８０，８４，８５，９０，９８，１０５，１１２，１
１６，１１９〜１２１，１２３，１２５，１２７…イン
バ−タ、 ３６，４６，９４，９９，１１１，１１２…ＡＮＤ、 ３７，４３，４７，７０，７５，１１３，１１８…ＮＯ
Ｒ、 １０６ …ＯＲ、 ６９ …２分周回路、 ８２ …Ｎチャネル型ＭＯＳトランジス
タ、 ８３，８８ …Ｐチャネル型ＭＯＳトランジス
タ、 ９３，９７，１０２〜１０４，１０７，１１０…バッフ
ァ、 ９５，１００，１０８ …出力ラッチ回路、 ９６，１０１，１０９ …方向制御回路、 Ｍ０〜Ｍ７ …メモリセル、 Ｔ１，Ｔ２ …選択トランジスタ、 ＣＴ１〜ＣＴｎ …カラム選択トランジスタ、 ＢＩＴ０〜ＢＩＴｎ …ビット線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリセル回路と、前記メモリセル回路
   のビット線をプリチャ−ジするためのプリチャ−ジ回路
   と、前記プリチャ−ジ回路の動作を制御するプリチャ−
   ジ制御回路と、ＣＰＵモ−ド時にはＣＰＵからのアドレ
   ス信号に基づいて前記メモリセル回路のメモリセルを選
   択し、メモリテストモ−ド時には外部からのアドレス信
   号に基づいて前記メモリセル回路のメモリセルを選択す
   る手段と、前記メモリセル回路からのデ−タを読み出す
   ための読み出し回路と、前記読み出し回路の動作を制御
   する読み出し制御回路と、前記読み出し回路から出力さ
   されたデ−タを外部へ取り出すための手段とを備え、 前記プリチャ−ジ制御回路は、ＣＰＵモ−ド時に前記プ
   リチャ−ジ回路を制御する低速プリチャ−ジ制御回路
   と、前記低速プリチャ−ジ制御回路よりも高速に動作
   し、メモリテストモ−ド時に前記プリチャ−ジ回路を制
   御する高速プリチャ−ジ制御回路とを有し、 前記読み出し制御回路は、ＣＰＵモ−ド時に前記読み出
   し回路を制御する低速読み出し制御回路と、前記低速読
   み出し制御回路よりも高速に動作し、メモリテストモ−
   ド時に前記読み出し回路を制御する高速読み出し制御回
   路を有していることを特徴とする半導体メモリ。
2. 【請求項２】 前記プリチャ−ジ制御回路は、前記低速
   プリチャ−ジ制御回路から出力される低速プリチャ−ジ
   信号と前記高速プリチャ−ジ制御回路から出力される高
   速プリチャ−ジ信号とを切り替え、ＣＰＵモ−ド時には
   前記低速プリチャ−ジ信号を前記プリチャ−ジ回路に供
   給し、メモリテストモ−ド時には前記高速プリチャ−ジ
   信号を前記プリチャ−ジ回路に供給するセレクタを有
   し、 前記読み出し制御回路は、前記低速読み出し制御回路か
   ら出力される低速読み出し制御信号と前記高速読み出し
   制御回路から出力される高速読み出し制御信号とを切り
   替え、ＣＰＵモ−ド時には前記低速読み出し制御信号を
   前記読み出し回路に供給し、メモリテストモ−ド時には
   前記高速読み出し制御信号を前記読み出し回路に供給す
   るセレクタを有していることを特徴とする請求項１に記
   載の半導体メモリ。