JPH0493988A - カラーパレット装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、カラーパレット（ルックアップテーブルとも
呼ばれる）装置に関するものであり、特に高速動作に適
したカラーパレット装置に関するものである。

［従来の技術］ 第３図に、従来のカラーパレット装置のブロック図を示
し、第４図に、第３図のカラーパレット装置に於けるタ
イミングチャート図を示す、１４０がカラーパレット装
置である。１２０はディスプレイコントローラ、１４０
のカラーパレット装置に、ビクセルデータ１２５と、基
準クロック１２６を供給する。１３１は記憶装置であり
、シングルボートＲＡＭ　（Ｒａｎｄｏｍ　　Ａｃｃｅ
ｓｓＭｅｍｏｒｙ）で構成されておりＲＡＭを通常パレ
ットＲＡＭとよばれている。１５２は出力装置であり、
データレジスタとＤＡ変換器より構成されている。１２
１はシステム全体の制御を行なうマイクロプロセッサ（
以下ＭＰＵと称す）であり１２４は１４０のカラーパレ
ット装置との間でデータ転送するデータバス、１２３は
読みだし信号、１２２は書き込み信号である。１２４．
１２３．１２２信号により、ＭＰＵはバレ・ントＲＡＭ
へ変換データの書き込み、読みだしを行なう。１３２は
ＭＰＵインターフェイス装置であり、ＭＰＵかうパレッ
トＲＡＭの書き込み、又は読みだしの要求が来た場合に
１４０のカラーパレット装置内部の制御及びインターフ
ェイスを行なう。１３３はパレットＲＡＭとの間でデー
タ転送を行なうデータバスである。１２０のディスプレ
イコントローラから送られてきた基準クロック１２６は
、１２７のクロックバッファ装置に入力される。クロッ
クバッファ装置は入力された基準クロックから１４３．
１４４．１４５．１４６のフリップフロップ（以下Ｆ／
Ｆと称す）にクロック１３６を供給している。

第４図を基に動作について説明する。第１ステージとし
て、１２５より入力されたビクセル　アドレスは、１４
３のＦ／Ｆを通して１３０のビクセル　アドレス　レジ
スタに入力され、クロック１３６により、アドレス　レ
ジスタに取り込まれる。第２ステージとしてアドレス　
レジスタ出力が、１４４のＦ／Ｆを通して、パレットＲ
ＡＭへのアドレス１３９に供給し、パレットＲＡＭは１
３９により指定されたアドレスのデータを、１４５のＦ
／Ｆを通して１３５のディスプレイ表示データレジスタ
に出力する。第３ステージとして、１３５のディスプレ
イ表示レジスタは、パレットＲＡＭより出力されたデー
タを、クロック１３６により取り込む、第４ステージと
して、ディスプレイ表示レジスタに取り込まれたデータ
は、１４８のＤＡ変換器によりアナログ信号１３７より
出力される。即ち、４クロツク目で、取り込んだビクセ
ルアドレスに対応した信号が出力されるパイプライン処
理を行っている。

［発明が解決しようとする課題］ 従来の技術では、上述した各装置に於ける処理が、外部
から供給された基準クロックの、１クロツクの間で行な
われていた。このシステムに於いて、カラーパレット装
置自体の動作速度を決めている処理が、パレットＲＡＭ
の読みだしアクセスの部分である。何故ならパレットＲ
ＡＭの読みだしアクセスには、メモリセルの選択のため
のワードラインの活性化、メモリセルからのビット線へ
のデータの読みだし、更にビット線データの増幅が行な
われるためであり、高速なカラーパレット装置を実現す
るためにはパレットＲＡＭの読みだしアクセスを高速に
する必要があった。パレットＲＡＭの読みだしアクセス
を高速化するための手段としては、プロセスの微細化又
はＢ　ｉ　ＣＭＯＳ等を用いて高速化を図らねばならず
、高価格な装置になるという問題点を有する。そこで本
発明はこの様な問題点を解決するもので、その目的とす
るところは、低価格な高速カラーパレット装置を提供す
るところにある。

［課題を解決するための手段］ １゜本発明のカラーパレット装置は、ディスプレイコン
トローラ及び、マイクロプロセッサとのインターフェイ
ス装置と１画素単位の表示データを入力し、前記表示デ
ータをディスプレイ表示データに変換する記憶装置とし
、ディスプレイを表示するための信号を出力する装置を
有し、前記インターフェイス装置と、前記記憶装置と、
前記出力装置が、バイブライン処理され順次ディスプレ
イを表示するための信号が、外部から供給される基準ク
ロックに同期して出力されるカラーバレット装置におい
て、前記記憶装置が、記憶内容をマルチボートで読み出
し、書き込みをする手段と、外部から供給されるアドレ
ス及びデータを保持するための第１の保持回路を複数有
し、保持されたアドレス及びデータを基準クロックより
発生した第１の内部クロックにより制御され、前記第１
の複数の保持回路から１つの保持回路を選択する手段と
、パレットＲＡＭ出力を保持するための第２の保持回路
を複数有し、記憶されたパレットＲＡＭ出力を基準クロ
ックより発生した第２の内部クロックにより、前記第２
の複数の保持回路から１つの保持回路を選択する手段を
、具備したことを特徴とする。

２６本発明のカラーパレット装置を同一基板上に集積し
たことを特徴とする。

〔実　施　例〕

以下に本発明について、実施例に基いて説明する。第１
図は、本発明の実施例を示す図で本発明によるカラーパ
レット装置である。第２図は、第１図のカラーパレット
装置のタイミングチャート図である。

１００がカラーパレット装置である。２００はディスプ
レイコントローラ、１００のカラーパレット装置に、ビ
クセルデータ２１０と、基準クロック２２０を供給する
。１０９は記憶装置であり、第１のボートがリード／ラ
イト可能で、第２のボートがリードのみ可能なデュアル
ポートＲＡＭで構成されている。３００はシステム全体
の制御を行なうＭＰＵであり３３０は１００のカラパレ
ット装置との間でデータ転送するデータバス、３１０は
読みだし信号、３２０は書き込み信号である。３１０．
３２０．３３０信号により、ＭＰＵはバレッＩ−ＲＡＭ
へ変換データの書き込み、読みだしを行なう。１０２は
ＭＰＵインクフェイス装置であり、ＭＰＴＪからパレッ
トＲＡＭの書き込み、又は読みだしの要求が来た場合に
１００のカラーパレット装置内部の制御及びインターフ
ェイスを行なう。１２７はパレットＲＡＭとの間でデー
タ転送を行なうデータバスである。２００のディスプレ
イコントローラから送られてきた基準クロック２２０は
、１０１のクロックジェネレイタ−クロックバッファ装
置に入力される。クロックジェネレイター　クロックバ
ッファ装置は入力された基準クロックから１３６．１３
７１３８の内部クロックを発生し、１ｏ３．１゜７．１
０８．１１０．１１１、のＦ／Ｆにクロック１３６を供
給し、また１０４．１１４の入力及び出力選択装置にク
ロック１３７と１３８を供給している。２１０より入力
されたビクセルアドレスは、１３７のクロックにより入
力選択装置を介して、ビクセルアドレスレジスタ１、ま
たはビクセルアドレスレジスタ２に取り込まれ、パレッ
トＲＡＭへのアドレス１２５と１２６を供給する。

パレットＲＡＭは１２５または１２６により指定された
アドレスのデータを１１２．１１３のディスプレイ表示
データレジスタ１またはディスプレイ表示レジスタ２が
取り込む。データレジスタｌまたは２に取り込まれたデ
ータは、１１４の出力選択装置を介して１３５のデータ
バスより出力される。

第２図を基に動作について説明する。まず、２１０より
入力されたビクセル　アドレスは、１０３のＦ／Ｆを通
して１０４の入力選択装置に入り、１０５．１０６のビ
クセル　アドレス　レジスタｌまたは２が選択し入力さ
れ、クロック１３７により、ビクセル　アドレス　レジ
スタに取り込まれる。次に、アドレス　レジスフ出力が
、１３６の内部クロックによりクロック供給された１０
７．１０８のＦ／Ｆに取り込んで、パレットＲＡＭへの
アドレス１２５．１２６を供給する。即ち、２倍の基準
クロック期間で、アドレスレジスタからアドレスデータ
が出力されることとなり、パレットＲＡＭは１２５．１
２６により指定されたアドレスのデータを、２クロツク
で読みだしすることになる。そして、１０９のデュアル
ポートＲＡＭからの１２８，１２９の出力が１１２と１
１３のディスプレイ表示データレジスタ１または２に出
力する。これにより、２クロツクの周期でパレットＲＡ
Ｍが動作することができる０次に、ディスプレイ表示レ
ジスタ１または２に取り込まれたデータは、１１４の出
力選択装置により１３２，１３３を、基準クロックの期
間で４１０にデータが出力され、１１６のＤＡ変換器に
よりアナログ信号１３７より出力される。即ち、４クロ
ツク目で、取り込んだビクセルアドレスに対応した信号
が出力されるパイプライン処理を行ってい机 上記の実施例においては、パレットＲＡＭを第１のボー
トがリード／ライト可能で、第２のホトがリードのみ可
能なデュアルポートとして説明しているが、第１のボー
トがリード／ライト可能で、第２及び３のボートがリー
ドのみ可能なトリプルボート等マルチボートにより実現
することができる。

［発明の効果ｊ 以上述べた様に本発明によれば、デュアルポー１−ＲＡ
Ｍにすることにより読みだしアクセスの期間を基準クロ
ックの２倍に広げることができパレットＲＡＭのアクセ
スを高速にすることなく、カラーパレット装置の高速化
を図ることができる。

これによりプロセスの微細化をせず、ＢｉＣＭ○Ｓ等の
工程の増加をする事なく、従来のプロセス技術を用いた
ままでカラーパれっと装置の高速化を実現でき、低価格
な高速カラーパレット装置を容易に提供することができ
るという効果がある。

【図面の簡単な説明】

第１図は、本発明のカラーパレット装置の実施例を示す
ブロック図。第２図は、本発明第１図のカラーパレット
装置の動作を示すタイミングチャド図。第３図は、従来
のカラーパレット装置を示すブロック図。第４図は、従
来の第３図のカラーパレット装置の動作を示すタイミン
グチャート図。 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（化１名）第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、）ディスプレイコントローラ及び、マイクロプロセ
   ッサとのインターフェイス装置と、画素単位の表示デー
   タを入力し、前記表示データをディスプレイ表示データ
   に変換する記憶装置と、ディスプレイを表示するための
   信号を出力する装置とを有し、前記インターフェイス装
   置と、前記記憶装置と、前記出力装置が、パイプライン
   処理され順次ディスプレイを表示するための信号が、外
   部から供給される基準クロックに同期して出力されるカ
   ラーパレット装置において、前記記憶装置が、記憶内容
   をマルチポートで読み出し、書き込みをする手段と、外
   部から供給されるアドレス及びデータを保持するための
   第１の保持回路を複数有し、保持されたアドレス及びデ
   ータを基準クロックより発生した第１の内部クロックに
   より制御され、前記第１の複数の保持回路から１つの保
   持回路を選択する手段と、パレットＲＡＭ出力を保持す
   るための第２の保持回路を複数有し、記憶されたパレッ
   トＲＡＭ出力を基準クロックより発生した第２の内部ク
   ロックにより、前記第２の複数の保持回路から１つの保
   持回路を選択する手段を、具備したことを特徴とするカ
   ラーパレット装置。 ２、）請求項１記載のカラーパレット装置を同一基板上
   に集積したことを特徴とするカラーパレット装置。