JPH06267270A - ラインメモリ - Google Patents

Abstract

(57)【要約】 【目的】 ラインメモリの高速化を図りながら回路規模
を縮小する。 【構成】 走査線単位で入力バッファ回路２１に入力さ
れる画像データは、書き込み制御回路２２の制御により
第１データがラッチ２４に取り込まれ、第２データから
メモリセルブロック２３の所定のアドレスに順次記憶さ
れる。画像データの読み出しの際には、読み出し制御回
路２６の制御により、まず第１データがラッチ２４から
出力バッファ回路２５に読み出され、その後にメモリセ
ルブロック２３から入力バッファ回路２１に第２データ
以降が読み出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ランダム・アクセス・
メモリ（ＲＡＭ）を用いたラインメモリに関する。

【０００２】

【従来の技術】画像信号を取り扱うＶＴＲ等の各種装置
においては、画像の１走査線分の信号を記憶するライン
メモリが用いられる。通常のラインメモリとしては、画
像信号をアナログ量としてそのまま記憶するガラス遅延
線やＣＣＤを利用した遅延素子の他に、デジタルデータ
に変換された画像信号をＲＡＭに記憶させる方式のもの
があげられる。このようなＲＡＭ方式によるラインメモ
リは、画像信号処理のデジタル化に伴って数多く採用さ
れるようになっており、デジタルＶＴＲやデジタルＴＶ
では必要不可欠なものとなっている。

【０００３】図４は、２ポートタイプのＲＡＭを用いた
ラインメモリのブロック図である。入力バッファ回路１
は、１走査線単位で送られてくる画像データを取り込
み、このデータを書き込み制御回路２のアドレス指定に
応答してメモリセルブロック３に書き込む。この入力バ
ッファ回路１においては、パラレルに入力される画像デ
ータはそのままパラレルにメモリセルブロック３に与え
られ、シリアルに入力される画像データに対してはパラ
レルに変換されてメモリセルブロック３に与えられる。
書き込み制御回路２は、画像データの伝送クロックに同
期してカウント動作するカウンタ構成となっており、メ
モリセルブロック３のアドレスを所定の順序で指定し、
入力バッファ回路１に順次入力される画像データをメモ
リセルブロック３内の決められたアドレスに順に書き込
む。そして、１走査線分の画像データの書き込みが完了
すると、書き込み制御回路２はリセットされ、書き込み
アドレスが初期設定されて次の画像データの入力に備え
る。一方、出力バッファ回路４は、読み出し制御回路５
のアドレスの指定に従って読み出される画像データを取
り込み、次段の回路に出力する。読み出し制御回路５
は、書き込み制御回路２と同様にカウンタ構成を成して
おり、書き込み制御回路２のアドレス指定の順序と同一
の順序でメモリセルブロック３のアドレスを指定するこ
とにより、入力バッファ回路１からメモリセルブロック
３に書き込まれた順に画像データを読み出すようにして
いる。この読み出し制御回路５についても、１走査線分
の画像データの読み出しが完了した後にリセットされ、
読み出しアドレスが初期設定されて次の画像データの読
み出しに備える。このように、メモリセルブロック３へ
のデータの書き込みとメモリセルブロック３からのデー
タの読み出しとを別々の回路で行うようにした２ポート
タイプのＲＡＭは、メモリセルにデータを書き込みなが
ら同時にデータの読み出しが可能であるため、読み出し
動作と書き込み動作とを独立して実行することが可能と
なり、画像信号用のラインメモリに適している。

【０００４】ところで、メモリセルブロック３の各メモ
リセルとしてスタティックＲＡＭを採用すると、スタテ
ィックＲＡＭの各セルを構成するトランジスタが多いこ
とから、メモリセルブロック３の回路規模が大きくな
り、装置のコストを増大させる要因となる。これに対し
て、１セルあたりのトランジスタ数が少ないダイナミッ
クＲＡＭを採用すると、回路規模の縮小は可能である
が、スタティックＲＡＭに比べてメモリセルのプリチャ
ージに時間がかかるため、メモリセルブロック３のアク
セスが遅れ、画像信号処理に十分に対応できない場合が
ある。

【０００５】そこで、１走査線毎の画像データの始まり
の数個のデータをスタティックＲＡＭに記憶させ、残り
の画像データをダイナミックＲＡＭに記憶させることで
回路規模の増大を押さえながら高速動作に対応させるこ
とが考えられる。図５は、画像データをスタティックＲ
ＡＭとダイナミックＲＡＭとに分けて記憶させるライン
メモリの要部を示す回路図である。

【０００６】入力バッファ回路１からの出力には、書き
込み選択信号ＳＷによって相補的にスイッチング動作を
する２つのトランジスタ１１、１２が並列に接続され、
これらトランジスタ１１、１２を介して入力バッファ回
路１の出力がＳＲＡＭセル１３及びＤＲＡＭセル１４に
与えられる。書き込み選択信号ＳＷは、例えば書き込み
制御回路２によって作成されるもので、１走査線単位で
入力バッファ回路１から出力される画像データの最初の
１データ期間にＳＲＡＭセル１３を活性化すると同時に
トランジスタ１１をオンさせて第１データをＳＲＡＭセ
ル１３に記憶させ、その後にＤＲＡＭセル側のトランジ
スタ１２をオンさせるように設定される。一方、ＳＲＡ
Ｍセル１３及びＤＲＡＭセル１４の読み出し出力には、
それぞれ読み出し選択信号ＳＲによってスイッチング動
作するトランジスタ１５、１６が接続され、各セル１
３、１４からの読み出しデータがトランジスタ１５、１
６を介して出力バッファ回路４に与えられる。読み出し
選択信号ＳＲは、書き込み選択信号ＳＷに合わせ、画像
データの第１データを読み出す１データ期間にトランジ
スタ１５をオンさせ、その後にトランジスタ１６をオン
させるように設定される。

【０００７】即ち、ＳＲＡＭセル１３は、入力バッファ
回路１から画像データが入力されるタイミングに合わせ
て活性化され、１走査線単位で入力バッファ回路１から
入力される画像データの内、第１の画像データのみを記
憶する。そして、ＤＲＡＭセル１４は、第１の画像デー
タがＳＲＡＭセル１３に書き込まれる間に第１アドレス
のセルが活性化状態となり、第１の画像データに続いて
第２の画像データが入力されたときに、そのデータを第
１アドレスのセルに記憶する。また、第３の画像データ
の入力に対しては、第２アドレスのセルが第１アドレス
の書き込み動作の間に活性化状態となり、第３の画像デ
ータが入力されると第２アドレスのセルに記憶される。
このため、ＤＲＡＭセル１４を活性化状態とするのに時
間的な余裕が十分でない第１の画像データについてはア
クセスの速いＳＲＡＭセル１３に記憶され、時間的な余
裕を与えることが可能な第２データ以降の画像データに
ついては回路規模が小さいＤＲＡＭセル１４に記憶され
る。従って、高速での画像信号処理に対応できると共
に、回路規模の縮小が図れる。

【０００８】

【発明が解決しようとする課題】以上のようにＳＲＡＭ
セル１３とＤＲＡＭセル１４とを混載したラインメモリ
の場合、メモリセルブロック３を全てＳＲＡＭセルで構
成した場合に比べて回路的な規模は縮小されるが、これ
らの回路を半導体基板上に集積化する際に基板上の面積
の縮小が困難となる。一般に、ＳＲＡＭセル１３やＤＲ
ＡＭセル１４等のメモリセルブロックは、データ保持の
安定化を図るためにブロック周辺部を一定電位に固定で
きるような拡散層等で取り囲む必要があり、各セル１
３、１４を取り囲んで設けられる拡散層によって基板上
の面積は大きくなる。また、ＳＲＡＭセル１３自体の容
量を小さくしたとしても、そのメモリセルからデータを
読み出すセンスアンプについては画像データのビット数
に対応する数だけ必要であり、メモリセルの周辺回路が
複雑となると共に、そのセンスアンプを制御するための
信号が多くなるという問題がある。従って、メモリセル
部分の回路規模を縮小できたとしても、それらの回路を
実際に基板上に形成する際には十分な面積の縮小ができ
ず、装置のコストを低減できるという効果を十分に生か
すことが困難である。

【０００９】そこで本発明は、回路動作の高速性を保ち
ながら回路規模を小さくし、さらに基板上の面積を縮小
して装置のコストを効率よく低減させることを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、一定の記憶容量を有するメモリセルブロックと、入
力されるデジタルデータを取り込む入力バッファ回路
と、上記メモリセルブロックのアドレスを所定の順序で
指定して上記入力バッファ回路に取り込まれたデジタル
データを各メモリセルに順次記憶させる書き込み制御回
路と、上記入力バッファ回路からのデジタルデータの一
部を保持するラッチ回路と、上記メモリセルブロックの
各メモリセルを上記書き込み制御回路のアドレスの指定
順序に従い順次活性化して上記デジタルデータを読み出
す読み出し制御回路と、読み出されたデジタルデータを
取り込んで出力する出力バッファ回路と、を備え、上記
デジタルデータの連続単位毎の少なくとも第１データを
上記ラッチ回路に保持させるようにしたことにある。

【００１１】

【作用】本発明によれば、第１データの記憶が、高速動
作に適した論理回路の組み合わせによるラッチ回路によ
り行われるため、特定の単位で連続するデジタルデータ
の第１データを素早く記憶することができる。そして、
その第１データをラッチ回路に保持させることで、メモ
リセルブロックの第１アドレスのメモリセルを活性化す
る時間が生じ、第１データに続いて第２データが入力さ
れると、この第２データは直ちに第１アドレスのメモリ
セルに書き込まれる。

【００１２】

【実施例】図１は、本発明のラインメモリのブロック図
である。走査線単位で入力される画像データを受ける入
力バッファ回路２１は、取り込んだ画像データを書き込
み制御回路２２の制御に基づいてメモリセルブロック２
３またはラッチ２４の何れか一方に入力する。この入力
バッファ回路２１においても、図４と同様に、パラレル
に入力される画像データ及びシリアルに入力される画像
データの何れに対しても画像データをパラレルに出力す
る。メモリセルブロック２３は、３トランジスタセル形
のＤＲＭセルにより構成され、入力バッファ回路２１よ
り入力される画像データを書き込み制御回路２２が指定
するアドレスのメモリセルに順次記憶する。ラッチ２４
は、画像データのビット数に対応して、例えば画像デー
タが８ビット構成の場合には８つのラッチ回路により構
成され、入力バッファ回路２１から走査線単位毎に入力
される画像データの第１データのみを記憶する。書き込
み制御回路２２は、画像データの伝送クロックをカウン
トするカウンタを備えており、伝送クロックに同期する
ようにしてメモリセルブロック２３のアドレスを所定の
順序で指定する。このとき、書き込み制御回路２２は、
入力バッファ回路２１の出力に合わせて走査線単位で入
力される画像データの第１データをラッチ２４側に入力
させ、第２データ以降をメモリセルブロック２３に入力
させるように選択制御を行う。尚、１走査線分の画像デ
ータの書き込みが完了すると、その度にカウンタがリセ
ットされ、次の走査線の画像データの入力に備える。

【００１３】出力バッファ回路２５は、読み出し制御回
路２６の制御に基づき、ラッチ２４に取り込まれた画像
データ及びメモリセルブロック２３に記憶された画像デ
ータを取り込んで出力する。読み出し制御回路２６は、
書き込み制御回路２２に合わせてカウント動作するカウ
ンタを備えており、読み出し制御回路２６の動作に同期
して最初にラッチ２４から画像データの第１データを読
み出し、続いてメモリセルブロック２３から第２データ
以降を所定のアドレス順序で読み出す。この読み出し制
御回路２６においても、書き込み制御回路２２と同様に
して、１走査線分の画像データの読み出しが完了する毎
にカウンタがリセットされ、次の画像データの読み出し
に備える。これにより、画像データが入力バッファ回路
２１に入力される順序と一致する順序で出力バッファ回
路３５から画像データが出力されることになる。第３デ
ータ以降の書き込み動作については、図５の場合と同一
である。

【００１４】以上のように走査線単位で連続する画像デ
ータの第１データのみをラッチ２４に取り込んで記憶す
るようにすれば、画像データの入力に対して俊敏に応答
できる。そして、第２データについては、第１データが
ラッチ２４に取り込まれる間にメモリセルブロック２３
の第１アドレスのメモリセルを活性化することで、第１
データに続いて第２データが入力されたときには、直ち
に第１アドレスのメモリセルに書き込まれることにな
る。

【００１５】図２は、ラッチ２４の入力及び出力の切り
換え回路の構成を示す回路図で、図３は、その動作を示
すタイミング図である。この図においては、図面簡略化
のために１ビットの構成を示す。入力バッファ回路２１
の出力は、書き込み選択信号ＳＷに従ってスイッチング
動作をするトランジスタ３１を介してメモリセルブロッ
ク２３に接続されると共に、ラッチ２４を構成するフリ
ップフロップ３０のデータ入力に接続される。このフリ
ップフロップ３０は、書き込み選択信号ＳＷをタイミン
グ入力に受け、書き込み選択信号ＳＷに従うタイミング
で入力バッファ回路２１からの画像データを取り込む。
またフリップフロップ３０の出力は、読み出し選択信号
ＳＲに従ってスイッチング動作をするトランジスタ３２
を介して出力バッファ回路２５に接続され、これと並列
してメモリセルブロック２３からの出力がトランジスタ
３２と相補的に動作するトランジスタ３３を介して出力
バッファ回路２５に接続される。このようなフリップフ
ロップ３０及び選択用のトランジスタ３１〜３３は、画
像データのビット数に合わせて設けられるもので、画像
データが８ビット構成であれば、フリップフロップ３０
及び各トランジスタ３１〜３３がそれぞれ８つ並列に接
続される。

【００１６】画像データの書き込み動作において、まず
リセットクロックが入力されると、書き込み制御回路２
２がリセットされると同時に入力バッファ回路２１の出
力がラッチ２４側に切り換えられて待機状態となる。そ
こで、走査線単位で連続する画像データの第１データＤ
１が入力されると、この第１データＤ１がラッチ２４に
取り込まれる。このとき、書き込み制御回路２２は、メ
モリセルブロック２３の第１アドレスのメモリセルを活
性化し、第２データＤ２の入力に対応できるようにして
いる。続いて第２データＤ２が入力されるときには、入
力バッファ回路２１の出力がメモリセルブロック２３側
に切り換えられ、この２データＤ２は活性化状態となっ
ている第１アドレスのメモリセルに書き込まれる。そし
て、第３データＤ３、第４データＤ４・・・が順次入力
されると、それぞれ１クロック前の期間で活性化された
第２アドレス、第３アドレス・・・のメモリセルに書き
込まれる。

【００１７】一方、画像データの読み出し動作は書き込
み動作と並行して行われ、読み出し制御回路２６が書き
込み制御回路２２と同様に、まずリセットクロックの入
力でリセットされると共に、出力バッファ回路２５への
出力がラッチ２４側に切り換えられる。この画像データ
の読み出しのタイミングは、画像データの処理目的（例
えば、ＴＶ放送のライン相関）に合わせて、画像データ
の書き込みタイミングを基準として設定する。そして、
ラッチ２４から画像データの第１データが読み出された
後には、出力バッファ回路２５への出力がメモリセルブ
ロック２３に切り換えられ、入力バッファ回路２１から
書き込まれた第２データ、第３データ・・・を順次読み
出して出力バッファ回路２５に与える。この画像データ
の読み出し動作は、書き込み動作と同一周期及び同一の
アドレス順序で実行される。

【００１８】

【発明の効果】本発明によれば、特定単位で連続する画
像データの第１データを高速動作に適したラッチに取り
込み、続く第２データからメモリセルブロックに記憶さ
せることにより、回路規模の増大を抑制しながら高速で
の画像データの記憶を可能にしている。特に、画像デー
タの第１データを取り込むラッチは、論理回路の組み合
わせのみで実現できることから、メモリセルブロックを
取り囲む拡散層や周辺回路としてのセンスアンプが必要
なく、ＳＲＡＭセルに比べて回路規模の縮小及び基板上
の面積の縮小が望める。また、制御信号の簡略化によ
り、制御系の回路規模も縮小できるため、メモリセルブ
ロックの回路規模の縮小と併せて、集積化の際のチップ
サイズの小型化に有効である。

【図面の簡単な説明】

【図１】本発明のラインメモリの構成を示すブロック図
である。

【図２】本発明のラインメモリの切り換え回路部分を示
す回路図である。

【図３】本発明のラインメモリの書き込み動作を説明す
るタイミング図である。

【図４】従来のラインメモリの構成を示すブロック図で
ある。

【図５】メモリセルブロックの一部をＳＲＡＭセルに置
き換えたラインメモリの回路図である。

【符号の説明】

１、２１ 入力バッファ回路 ２、２２ 書き込み制御回路 ３、２３ メモリセルブロック ４、２５ 出力バッファ回路 ５、２６ 読み出し制御回路 １３ ＳＲＡＭセル １４ ＤＲＡＭセル ２４ ラッチ ３０ フリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 特定の単位で連続するデジタルデータを
   繰り返し記憶するラインメモリにおいて、一定の記憶容
   量を有するメモリセルブロックと、入力されるデジタル
   データを取り込む入力バッファ回路と、上記メモリセル
   ブロックのアドレスを所定の順序で指定して上記入力バ
   ッファ回路に取り込まれたデジタルデータを各メモリセ
   ルに順次記憶させる書き込み制御回路と、上記入力バッ
   ファ回路からのデジタルデータの一部を保持するラッチ
   回路と、上記メモリセルブロックの各メモリセルを上記
   書き込み制御回路のアドレスの指定順序と同一順序で順
   次活性化して上記デジタルデータを読み出す読み出し制
   御回路と、読み出されたデジタルデータを取り込んで出
   力する出力バッファ回路と、を備え、上記デジタルデー
   タの連続単位毎の少なくとも第１データを上記ラッチ回
   路に保持させることを特徴とするラインメモリ。
2. 【請求項２】 上記メモリセルブロックの特定アドレス
   のメモリセルにデジタルデータを記憶する期間に、次ア
   ドレスのメモリセルを活性化することを特徴とする請求
   項１記載のラインメモリ。
3. 【請求項３】 上記入力バッファ回路に取り込まれたデ
   ジタルデータを上記メモリセルブロックあるいは上記ラ
   ッチ回路の何れかに入力する第１の選択手段と、上記メ
   モリセルブロックから出力されるデジタルデータあるい
   は上記ラッチ回路から出力されるデジタルデータの何れ
   かを上記出力バッファ回路に供給する第２の選択手段
   と、を有することを特徴とする請求項１記載のラインメ
   モリ。