JPS6318391A - フレ−ムメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はフレームメモリ、特に、ＣＰＵからのデータ入
出力、カメラからのデータ入力及びディスプレイへのデ
ータ出力を有する３ポートのフレームメモリに関するも
のである。

（従来の技術） 従来のこの樵のフレームメモリの一例を第５図に示す。

第５図はカメラおよびディスプレイとの１ビツトのイン
タフェース分を示しメモリ部１００とシリアルレジスタ
２００からなっている。

メーＴ−！Ｊ部１００はＣｔＵがらのデータの入出力を
受は持ち一般に速度は遅くて良い。一方、シリアルレジ
スタ２００は高速のレジスタであｐ、カメラから入力さ
れる高速シリアルデータを一時保持してメモリ部１００
へ出力する仁とにょシ、高速シリアルデータをメモリ部
１ｏｏに取込むことが可能で、また、メモリ部１００内
のデータをシリアルレジスタ２００に出力し、高速シリ
アルデータとしてディスプレイへ出力することもできる
。

なお、フレームメモリにおいては、一般に、シリアルレ
ジスタ２００への入出力はメモリ部１００へのアクセス
に優先して行なうよりに設計される。

（発明が解決しようとする問題点） このような従来構成では、フレームメモリのデ−タをｃ
ＰＵからアクセスしようとするときには、通常１フレー
ムの間である帰線消去期間にアクセスをするしかないた
め、ＣＰＵにおけるメモリアクセス制御が複雑になシデ
ータ処理の効率が悪くなるという欠点がありた。

また、カメ２およびディスプレイとパラレル入出力にす
るためＫは、このようなフレームメモリを複数セット備
えなくてはいけなくなシ、さらに制御が複雑になるとい
った欠点がある。

本発明の目的はこのような欠点を無＜　Ｌ、ＣＰＵは任
意なときにフレームメモリをアクセスすることが可能化
するような構成を採るととＫよシ、制御が簡単化される
フレームメモリを提供することＫある。

（問題点を解決するための手段） 本発明のメモリは、少なくとも一つのＣＰＵによりアク
セス可能なバッファメモリ部と、ビデオ入出力およびバ
ッファメモリ部と３ポートのインタフェースを有するフ
レームメモリ部とから成り、データを多相展開すること
により両メモリ間のデータ転送を１フレーム期間で可能
化したことを特徴とする。

（実施例） 次に本発明の実施例について説明する。

第１図は本発明の第１の実施例の基本ブロック図を示す
。

第１図において、フレームメモリ部２は、カメラからの
ビデオ入力をそのまま記憶することができるもので高速
データの流れになっている。その読出しデータは通常、
ディスプレイへ高速で出力され表示されるものである。

また、バッファメモリ部１は、少なくとも一つのＣＰＵ
によりアクセス可能であると共に、データを多相展開す
ることにより、高速パラレルポート３を介してフレーム
メモリ部２と１フレーム期間でデータ転送ができるよう
に構成されている。

ＣＰＵから本フレームメモリをアクセスする場合は、ま
ずバッファメモリ部１にデータを転送する。その後、フ
レームメモリ部２に高速パラレルポート３を介して１フ
レ一ム単位でデータを転送する。

また、逆にフレームメモリ部２からＣＰＵヘデータを転
送するＫは、バッファメモリ部ｌに１フレ一ム分だけデ
ータ転送しておいて、その後、ＣＰＵがバッファメモリ
部１にデータを読みにいけばよい。

第２図は、第１図におけるバッファメモリ部１の詳細ブ
ロック図を示す。

第２図を参照すると、本バッファメモリ部は、Ｓ／Ｐ変
換部８、Ｐ／Ｓ変換部４、メモリ部５、データ制御部９
および制御回路７からなることがわかる。

なお、第１図におけるフレームメモリ部２は周知の画像
用フレームメモリ構成であるため、その詳細説明は省略
する。

第２図において、高速データ１０はパラレルで入出力さ
れるが、最初に入力時について説明する。

高速データ１０は入力データ１０として８／Ｐ変換部８
に入力される。８７Ｐ変換部８は周知のシリアルパラレ
ル変換器である。ここでは例として入力データ１（１４
相に展開するものとして説明する。Ｓ／Ｐは制御回路７
からの信号２６によりシリアルパラレル変換をして、デ
ータを４相展開しデータ１３，１４，１５，１６とする
。データ１３〜１６はメモリ部５に入力し、制御回路７
からの信号２７によってメモリ部５に記憶される。

次に、出力時について説明する。メモリ部５に記憶され
たデータは制御回路７からの信号２７によって読出され
、データ２１，２２，２３．２４となる。データ２１〜
２４はＰ／Ｓ変換部４に入力し、制御回路７からの信号
２５により通常のパラレルシリアル変換によって速度を
変換され出力信号１２となる。出力信号１２は高速デー
タ１０となって外部へ出力される。

データ制御部９は、ＣＰＵアクセスのときに用いられる
。制御回路７からの信号２８によって、書込み時にはメ
モリ部５への入力信号としてデータ１７．１８，１９．
２０の中の一つを出力することで書込みを行なう。同様
に読出し時にはデータ２１．２２，２３．２４の中の一
つのみを選択し、ＣＰＵデータとして出力する制御を行
なう。

制御回路７は、入力されるフレームメモリ２側のコント
ロールとＣＰＵコントロール信号を転送方向に合わせて
各々選択し、各部への制御信号を発生し、供給するよう
にしている。メモリ部５は一般のスタティックＲＡＭで
構成することにより実現できる。

第３図は本発明の第２の実施例の基本ブロック図であシ
、バッファメモリ部１′は、複数のＣＰＵ　（ＣＰＵＩ
〜ＣＰＵＮ）によりアクセス可能である。

第４図は、第３図におけるバッファメモリ部１′の詳細
ブロック図を示す。

第４図を参照すると、本バッファメモリ部１′は、８／
Ｐ変換部８、Ｐ／Ｓ変換部４、メモリ部５、データ切換
部６および制御回路７からなる。

本実施例はＮ＝２のケースである。

データ切換部６はＣＰＵアクセスのときに用いられる。

つ１！り、ＣＰＵＩとＣＰＵ２の入出力データポートと
なっている。ＣＰＵＩ及びＣＰＵ２の切換は制御回路７
からの信号２８によって行なわれる。書込み時にはＣＰ
Ｕ１とＣＰＵ２のどちらか一方のデータを選択し％書込
みデータ１７゜１８．１９．２０のどれか一つを出力す
る。出力されたデータはメモリ部５に記憶される。この
ときＳ／Ｐ変換部８の出力信号はライン上に出ないよう
に制御される。読出しは第２図におけるのと同様にデー
タ２１，２２，２３．２４のどれが一つく出力されるの
でデータ切換部６では、それを選択しＣＰＵＩ　６るい
１ｄｃＰＵ２の方へ出力する。この様なことＫよ、ｂｃ
ＰＵｘ　とＣＰＵ２どちらがらのアクセスも可能にして
いる。

制御回路７は入力される三種のコントロール信号、つｌ
）高速データのコントロール信号、ＣＰＵ１コントロー
ル（ｉ号、ＣＰＵ２コントロ一ル信号の中で入力された
データと一緒に入力されるコントロール信号を選択し動
作する。この３ボ一トメモリ回路は全てメモリ部５を共
有して使用するため、高速データ１ｏがＣＰＵＩあるい
はＣＰＵ２に、ＣＰＵ１のデータがＣＰＵ２あるいは高
速データに、ＣＰＵ２のデータがＣＰＵＩあるいは高速
データに出力することができる。そのため、ＣＰＵ１と
ＣＰＵ２及び高速データは同時に動作することは無い。

メモリ部５は一般のスタティックＲＡＭで構成すれば制
御は簡単である。

第２の実施例の効果は、バッファメモリ部１’ＫＣＰＵ
アクセスポートを複数個持つことによう、各々のＣＰＵ
でバッフ丁メモリ部１′ヲ共有できることにある。

（発明の効果） 本発明によれば、バッファメモＩＪ　’に持つことによ
りＣＰＵからのアクセスを任意に行なうことができ、フ
レームメモリへの転送を１フレ一ム単位で行なうため、
制御が簡単でデータ処理効率の良いフレームメモリを提
供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の基本ブロック図、第２
図は本発明の第１の実施例におけるバッファメモリ部の
詳細ブロック図、第３図は本発明の第２の実施例の基本
ブロック図、第４図は第２の実施例におけるバッファメ
モリ部の詳細ブロック図および第５図は従来例のブロッ
ク図をそれぞれ示す。 １．１′・・・バッファメモリ部、２・・・フレームメ
モリ部、３・・・高速パラレルポート、４・・・Ｐ／Ｓ
変換部、５，１００・・・メモリ部、６・・・データ切
換部、７・・−制御回路、８・・・Ｓ／Ｐ変換部、９・
・・データ制御部、２００・・・シリアルレジスタ。 代理人　弁理士　　内　原　　　晋１１．゛パＣＰＵへ ＄　ｌ　　凹 芽　３　図

Claims (1)

【特許請求の範囲】
1. 少なくとも一つのＣＰＵによりアクセス可能なバッファ
   メモリ部と、ビデオ入出力および前記バッファメモリ部
   と３ポートのインタフェースを有するフレームメモリ部
   とから成り、データを多相展開することにより両メモリ
   間のデータ転送を１フレーム期間で可能化したことを特
   徴とするフレームメモリ。