JP2002132744A - レジスタ制御装置及びマルチｃｐｕシステム - Google Patents

Abstract

(57)【要約】 【課題】 複数のＣＰＵが同一のレジスタに対してどの
ようなタイミングでリード・モディファイ・ライトサイ
クルを行った場合でも、そのレジスタのデータ値が期待
値通りになるように制御できるレジスタ制御装置を提供
する。 【解決手段】 ＣＰＵ１１がビット操作命令を実行し、
TIERレジスタ１４の任意のビットのデータ値を“１”に
セットする場合は、ＲＭＷサイクル前半のリードサイク
ルにおいてTIER1Wレジスタ１６をアクセスしてデータを
読み出し、変更対象ビットのデータ値を“１”にしてか
らTIER1Wレジスタ１６のアドレスでライトサイクルを行
うと、マルチプレクサ１７は、TIERレジスタ１４のマス
タラッチ１８に対して、データ値が“１”に変更された
ビットについてはそのデータ値“１”を出力し、それ以
外のビットについてはスレーブラッチ１９の保持データ
を出力するように選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＣＰＵによ
ってアクセスされるレジスタのデータ値を制御するため
のレジスタ制御装置、及びそのレジスタ制御装置を備え
てなるマルチＣＰＵシステムに関する。

【０００２】

【従来の技術】複数のＣＰＵを備えて高度な機能を実現
するように構成されるマルチＣＰＵシステムにおいて
は、各ＣＰＵがリードサイクルやライトサイクルを実行
しようとする場合、常に１つのＣＰＵだけが排他的にバ
スを使用するように、アービタによってバスの使用権が
調停されるようになっている。

【０００３】また、このようなシステムでは、コントロ
ールレジスタ等の周辺回路を共用したり、セマフォの値
をチェックした後セットを行う場合などに、ＣＰＵは、
あるレジスタから読み出した（リード）データにビット
操作を行い（モディファイ）、そのビット操作を行った
結果のデータ値を同じレジスタに書き戻す（ライト）と
いうリード・モディファイ・ライトサイクルを実行する
ことがある。

【０００４】そして、ＣＰＵの種類によっては、リード
・モディファイ・ライトサイクルを不可分な１つのサイ
クルとして、バスを占有し続けて実行するように各信号
が出力されるものがある。しかし、そのような機能を有
していないＣＰＵを用いてマルチＣＰＵシステムを構成
することを想定すると、以下のような問題が生じること
が考えられる。

【０００５】

【発明が解決しようとする課題】図３は、上記マルチＣ
ＰＵシステムの一構成例である。ＣＰＵ１，２は、アド
レスバス３及びデータバス４に接続されており、何れも
レジスタ５に対してアクセスが可能となっている。デー
タバス４のサイズは例えば８ビットであるとする。レジ
スタ５は、例えば、８チャネルのタイマによるタイマ割
り込みについて、各々の割り込みの可否を設定するため
のコントロールレジスタ(TIER:Timer Interruput Enabl
e Register) であり、ビット０〜３はＣＰＵ１が設定を
行い、ビット４〜７はＣＰＵ２が設定を行うようになっ
ている。

【０００６】アドレスバス３に接続されているアドレス
デコーダ６は、ＣＰＵ１または２が出力するアドレスを
デコードして、例えばTIERレジスタ５に対してアクセス
が行われる場合のデコード信号TIERを、TIERレジスタ５
に出力するようになっている。また、ＣＰＵ１または２
がバスサイクルを実施する場合には、上述のように、図
示しないアービタによってバス３及び４の使用権が調停
されるようになっている。

【０００７】TIERレジスタ５は、図４に示すＣＫＡ，Ｃ
ＫＢの二相クロック信号によってラッチ動作を行うダブ
ルラッチ構成であり、マスタラッチ５Ｍ及びスレーブラ
ッチ５Ｓを備えて構成されている。データバス４はマス
タラッチ５Ｍの入力側に接続されており、マスタラッチ
５Ｍの出力側はスレーブラッチ５Ｓの入力側に接続され
ている。そして、スレーブラッチ５Ｓの出力側は、出力
バッファ７を介してデータバス４に接続されている。

【０００８】ＡＮＤゲート８は、デコード信号TIER，Ｃ
ＰＵ１または２が出力するライト信号及びクロック信号
ＣＫＢの論理積信号をマスタラッチ５Ｍにラッチ信号と
して出力するようになっている。スレーブラッチ５Ｓの
ラッチ信号には、クロック信号ＣＫＡが直接与えられて
いる。そして、一方、ＡＮＤゲート９は、デコード信号
TIER及びＣＰＵ１または２が出力するリード信号の論理
積信号を出力バッファ７にイネーブル信号（レベル）と
して出力するようになっている。

【０００９】以上のマルチＣＰＵシステムにおいて、図
５に示すタイミングチャートに従ってTIERレジスタ５に
アクセスが行われた場合を説明する。尚、ＣＰＵ１及び
２は、クロック信号ＣＫＡに同期して動作するようにな
っている。TIERレジスタ５の初期値が“００ｈ（ＨＥ
Ｘ）”であるとする。先ず、ＣＰＵ１が時刻Ｔ１におい
てリード・モディファイ・ライトサイクル（以下、ＲＭ
Ｗサイクルと称す）を開始し、TIERレジスタ５（スレー
ブラッチ５Ｓ）のデータ値を読み出してビット操作（第
０ビットを“１”にセット）を行い、その操作結果のデ
ータ値“０１ｈ”を時刻Ｔ３においてTIERレジスタ５書
き込むとする。すると、マスタラッチ５Ｍには時刻Ｔ３
後のクロック信号ＣＫＢのタイミングでデータが書き込
まれる。

【００１０】この時、もう１つのＣＰＵ２が時刻Ｔ２に
おいてＲＭＷサイクルを開始すると、ＣＰＵ２は、時刻
Ｔ２において、その時点ではＣＰＵ０によるビット操作
結果が未だ反映されていないTIERレジスタ５のデータ値
“００ｈ”を読み出してビット操作（第４ビットを
“１”にセット）を行い、その操作結果のデータ値“１
０ｈ”を時刻Ｔ４においてTIERレジスタ５に書き込む。

【００１１】つまり、ＣＰＵ２が時刻Ｔ４においてＲＭ
Ｗサイクルを開始すれば、ＣＰＵ１は、ＣＰＵ１による
ビット操作結果が反映されたTIERレジスタ５のデータ値
“０１ｈ”を読み出してビット操作を行うことになり、
その結果、TIERレジスタ５に書き込まれるデータ値は
“１１ｈ”となるはずである。しかしながら、上記のよ
うにＣＰＵ１によるＲＭＷサイクルの実行途中において
ＣＰＵ２がサイクルを実行すると、TIERレジスタ５のデ
ータは期待値通りにならず、以降の制御に支障を来す結
果となってしまう。

【００１２】本発明は上記事情に鑑みてなされたもので
あり、その目的は、複数のＣＰＵが同一のレジスタに対
してどのようなタイミングでリード・モディファイ・ラ
イトサイクルを行った場合でも、そのレジスタのデータ
値が期待値通りになるように制御できるレジスタ制御装
置、及びそのレジスタ制御装置を備えてなるマルチＣＰ
Ｕシステムを提供することにある。

【００１３】

【課題を解決するための手段】請求項１記載のレジスタ
制御装置によれば、例えば、何れかのＣＰＵがビット操
作命令を実行し、レジスタの任意のビットのデータ値を
“０”にセットする場合は、先ず、リード・モディファ
イ・ライトサイクル（ＲＭＷサイクル）前半のリードサ
イクルにおいて、“０”セット用レジスタをアクセスし
て全ビット“１”のデータ値（以下、オール“１”デー
タと称す）を読み出す。そして、読み出したオール
“１”データの内、変更対象ビットのデータ値を“０”
にしてから、“０”セット用レジスタのアドレスでライ
トサイクルを行う。すると、マルチプレクサは、レジス
タに対して、ＣＰＵによりデータ値が“０”に変更され
たビットについてはそのデータ値“０”を出力し、それ
以外のビットについては当該レジスタの保持データを出
力するように選択する。

【００１４】また、何れかのＣＰＵがレジスタの任意の
ビットのデータ値を“１”にセットする場合は、ＲＭＷ
サイクル前半のリードサイクルにおいて、“１”セット
用レジスタをアクセスして全ビット“０”のデータ値
（以下、オール“０”データと称す）を読み出す。そし
て、読み出したオール“０”データの内、変更対象ビッ
トのデータ値を“１”にしてから、“１”セット用レジ
スタのアドレスでライトサイクルを行う。すると、マル
チプレクサは、レジスタに対して、ＣＰＵによりデータ
値が“１”に変更されたビットについてはそのデータ値
“１”を出力し、それ以外のビットについては当該レジ
スタの保持データを出力するように選択する。

【００１５】即ち、他のＣＰＵ（Ａ）が行ったＲＭＷサ
イクルが完了する前に前記ＣＰＵ（Ｂ）がＲＭＷサイク
ルを開始したとしても、ＣＰＵ（Ｂ）による後半のライ
トサイクルが行われる時点ではＣＰＵ（Ａ）によるＲＭ
Ｗサイクルは完了しており、その変更後のデータがレジ
スタに保持されている。故に、ＣＰＵ（Ｂ）によるライ
トサイクルでレジスタに書き込まれるデータは、ＣＰＵ
（Ｂ）が変更しなかったビットについてはＣＰＵ（Ａ）
によって変更されたデータとなる。従って、予めマルチ
ＣＰＵシステムに適用することを想定した設計が行われ
ていない複数のＣＰＵがレジスタをアクセスする場合で
も、そのレジスタのデータ値が常に期待値通りとなるよ
うに制御することができる。

【００１６】請求項２記載のレジスタ制御装置によれ
ば、マルチプレクサが、レジスタに対して出力するデー
タにＣＰＵの出力データを選択する条件に、 又は（デコード信号がレジスタ） を加える。従って、ＣＰＵは、レジスタに対してビット
操作により設定を行うだけでなく、レジスタに割り当て
られているアドレスを出力して通常の書き込み（即ち、
全ビットの同時書き込み）を行うこともできる。

【００１７】請求項３記載のマルチＣＰＵシステムによ
れば、請求項１また２記載のレジスタ制御装置を備える
ことで、予めマルチＣＰＵシステムに適用することを想
定した設計が行われていないＣＰＵを用いて、レジスタ
等の周辺回路を共用するシステムを構成することが可能
となる。

【００１８】

【発明の実施の形態】以下、本発明の一実施例について
図１及び図２を参照して説明する。尚、図３と同一部分
には同一符号を付して説明を省略し、以下異なる部分に
ついてのみ説明する。本実施例では、２つのＣＰＵ１，
２がＣＰＵ１１，１２に置き換わっている。また、アド
レスバス３にはアドレスデコーダ６に代わるアドレスデ
コーダ１３が接続されており、データバス４には、TIER
レジスタ５に代わるTIERレジスタ１４と、２つの読み出
し専用レジスタであるTIER0Wレジスタ（“０”セット用
レジスタ）１５及びTIER1Wレジスタ（“１”セット用レ
ジスタ）１６が接続されている。

【００１９】これらのレジスタ１５，１６は、夫々TIER
レジスタ１４とは異なるアドレスが割り付けられてい
る。そして、TIER0Wレジスタ１５は、ＣＰＵ１１または
１２がTIERレジスタ１４に対してビット操作命令を実行
することでＲＭＷサイクルを行い、８ビットの内何れか
のビットに“０”をセットする場合にアクセスするよう
に設定されており、その場合に、データバス４上にデー
タ値オール“１”を出力するように構成されている。

【００２０】また、TIER1Wレジスタ１６は、ＣＰＵ１１
または１２がTIERレジスタ１４に対して同様にＲＭＷサ
イクルを行い、８ビットの内何れかのビットに“１”を
セットする場合にアクセスするように設定されており、
その場合に、データバス４上にデータ値オール“０”を
出力するように構成されている。

【００２１】即ち、TIER0Wレジスタ１５は、オール
“１”のデータを出力するデータ出力部１５ａ，そのデ
ータをデータバス４上に出力するための出力バッファ１
５ｂ，出力バッファ１５ｂに対してイネーブル信号を出
力するためのＡＮＤゲート１５ｃを備えて構成されてい
る。ＡＮＤゲート１５ｃは、アドレスデコーダ１３が出
力するデコード信号TIER0Wと、ＣＰＵ１１または１２が
リードサイクルの実行時にアクティブ（ハイ）にするリ
ード信号との論理積をとって、出力バッファ１５ｂのイ
ネーブル信号を出力するようになっている。

【００２２】また、TIER1Wレジスタ１６も、TIER0Wレジ
スタ１５と同様に、オール“０”のデータを出力するデ
ータ出力部１６ａ，そのデータをデータバス４上に出力
するための出力バッファ１６ｂ，出力バッファ１６ｂに
対してイネーブル信号を出力するためのＡＮＤゲート１
６ｃを備えて構成されている。ＡＮＤゲート１６ｃは、
アドレスデコーダ１３が出力するデコード信号TIER1W
と、ＣＰＵ１１または１２のリード信号との論理積をと
って、出力バッファ１６ｂのイネーブル信号を出力する
ようになっている。

【００２３】図１において、TIERレジスタ１４は、１ビ
ット分（第ｉビット，ｉ＝０〜７）に対応する構成のビ
ットセル１４Ｂ（ｉ）を１つだけ図示しており、実際に
は８個のビットセル１４Ｂ（０）〜１４Ｂ（７）によっ
て構成されている。各ビットセル１４Ｂは、データバス
４側から、マルチプレクサ１７のデータ選択部１７ａ，
マスタラッチ１８，スレーブラッチ１９及び出力バッフ
ァ２０を直列に接続したものを中心として構成されてい
る。出力バッファ２０の出力端子はデータバス４のライ
ンＤ（ｉ）に接続されており、また、スレーブラッチ１
９の出力端子はデータ選択部１７ａの他の入力端子に接
続されている。データ選択部１７ａは、選択信号生成回
路１７ｂより出力される選択信号に基づいて、２つの入
力端子の内から１つを選択してマスタラッチ１８に出力
するように構成されている。

【００２４】選択信号生成回路１７ｂには、アドレスデ
コーダ１３が出力する３つのデコード信号TIER，TIER0
W，TIER1Wとデータバス４の第ｉビットデータＤ（ｉ）
が与えられており、これらの入力信号に基づき、データ
選択部１７ａが以下のように入力データを選択してマス
タラッチ１８に出力するように内部論理が構成されてい
る。 （デコード信号TIER） 又は｛（デコード信号TIER0W）且つ（データＤ（ｉ）が“０”）｝ 又は｛（デコード信号TIER1W）且つ（データＤ（ｉ）が“１”）｝ ならば、（出力データ：データＤ（ｉ）） 上記以外の条件 ならば、（出力データ：スレーブラッチ１９の保持データ） 選択信号生成回路１７ｂは、データ選択部１７ａに例え
ば上記２つの条件に対応する選択信号（例えば、前者が
成立している場合はハイレベル，後者が成立している場
合はロウレベル）を出力し、データ選択部１７ａはその
選択信号に応じて２つの入力端子の内の一方を選択する
ようになっている。

【００２５】マスタラッチ１８のラッチ信号は、３入力
のＡＮＤゲート２１によって与えられるようになってい
る。ＡＮＤゲート２１の入力端子には、ＣＰＵ１１また
は１２がライトサイクルの実行時にアクティブ（ハイ）
にするライト信号と、二相クロック信号のＢ相信号ＣＫ
Ｂと、ＯＲゲート２２の出力信号とが与えられている。
３入力のＯＲゲート２２には、アドレスデコーダ１３が
出力する３つのデコード信号TIER，TIER0W，TIER1Wが夫
々与えられている。

【００２６】また、スレーブラッチ１９のラッチ信号に
は、二相クロック信号のＡ相信号ＣＫＡが直接与えられ
ており、出力バッファ２０には、ＡＮＤゲート２３の出
力信号がイネーブル信号として与えられている。ＡＮＤ
ゲート２３の入力端子には、アドレスデコーダ１３が出
力するデコード信号TIERと、ＣＰＵ１１または１２のリ
ード信号とが与えられている。

【００２７】尚、TIERレジスタ１４は、レジスタ部（レ
ジスタ）１４ａとレジスタ制御部１４ｂとに分類され
る。レジスタ部１４ａは、マスタラッチ１８，スレーブ
ラッチ１９，出力バッファ２０，及びＡＮＤゲート２１
及び２３からなる部分であり、レジスタ制御部１４ｂ
は、マルチプレクサ１７，ＡＮＤゲート２１及びＯＲゲ
ート２２からなる部分である。

【００２８】そして、レジスタ制御部１４ｂに、アドレ
スデコーダ１３，TIER0Wレジスタ１５及びTIER1Wレジス
タ１６を加えたものが、レジスタ制御装置２４を構成し
ている。更に、レジスタ部１４ａとレジスタ制御装置２
４にＣＰＵ１１及び１２を加えたものが、マルチＣＰＵ
システム２５を構成している。

【００２９】次に、本実施例の作用について図２をも参
照して説明する。 ＜ビット操作命令によってTIERレジスタ１４に“１”
をセットする場合＞ 例えば、ＣＰＵ１１が、TIERレジスタ１４の第０ビット
を“１”にセットするためのビット操作を実行するため
ＲＭＷサイクルを行う場合には、TIERレジスタ１４に対
してではなく、TIER1Wレジスタ１６に対してＲＭＷサイ
クルを行うようにする。すると、時刻Ｔ１においてTIER
1Wレジスタ１６よりデータ００ｈが読み出される。ＣＰ
Ｕ１１は、読み出したデータの第０ビットのみを“１”
にセットするように内部レジスタの操作を行うと、時刻
Ｔ３において同じTIER1Wレジスタ１６のアドレスを出力
してデータ０１ｈのライトサイクルを行う。

【００３０】この場合、読出し専用レジスタであるTIER
1Wレジスタ１６への書き込みは行われず、それに代え
て、デコード信号TIER1Wが出力されてＯＲゲート２２の
出力端子がハイレベルになることから、クロック信号Ｃ
ＫＢの立上がりタイミングでＡＮＤゲート２１の出力端
子もハイレベルとなって、TIERレジスタ１４のマスタラ
ッチ１８にデータが書き込まれる。

【００３１】また、各ビットセル１４Ｂ（０）〜１４Ｂ
（７）においては、デコード信号TIER1Wが出力されてい
るので、データバス４上にデータ値“１”が出力されて
いるビットセル１４Ｂ（０）のデータ選択部１７ａは、
選択信号生成回路１７ｂが出力する選択信号（ハイレベ
ル）に応じてマスタラッチ１８にデータバス４（Ｄ
（０））のデータ値“１”を選択して出力する。

【００３２】それ以外のビットセル１４Ｂ（１）〜１４
Ｂ（７）においては、選択信号生成回路１７ｂが選択信
号をロウレベルにするので、データ選択部１７ａはマス
タラッチ１８にスレーブラッチ１９の保持データを選択
して出力する。この時点におけるスレーブラッチ１９の
保持データは、時刻Ｔ３におけるライトサイクルによっ
て書き換えられる前のデータ００ｈである。

【００３３】即ち、ＣＰＵ１１のビット操作命令によっ
て“１”がセットされるビット以外のビットデータは、
ＣＰＵ１１がデータバス４上に出力しているデータにか
かわらずスレーブラッチ１９の保持データが選択されて
書き込まれることになる。結果として、マスタラッチ１
８には、データ００ｈの第０ビットだけが“１”にセッ
トされたデータ０１ｈが書き込まれる。そして、スレー
ブラッチ１９のデータは、時刻Ｔ３後のクロック信号Ｃ
ＫＡの立上がりタイミングで、マスタラッチ１８に書き
まれているデータと同じデータ０１ｈに更新される。

【００３４】従って、図５に示した従来例と同様に、も
う１つのＣＰＵ１２が時刻Ｔ２においてＲＭＷサイクル
を開始したとすると、ＣＰＵ１２は、時刻Ｔ２において
TIER1Wレジスタ１６のデータ値“００ｈ”を読み出して
ビット操作（第４ビットを“１”にセット）を行い、そ
の操作結果のデータ値“１０ｈ”を時刻Ｔ４においてTI
ER1Wレジスタ１６のアドレスに書き込む。

【００３５】すると、上記と同様のプロセスによって、
データバス４上にデータ値“１”が出力されているビッ
トセル１４Ｂ（４）のデータ選択部１７ａは、マスタラ
ッチ１８にデータ値“１”を選択して出力し、それ以外
のビットセル１４Ｂ（０）〜１４Ｂ（３），１４Ｂ
（５）〜１４Ｂ（７）のデータ選択部１７ａは、マスタ
ラッチ１８にスレーブラッチ１９の保持データを選択し
て出力する。

【００３６】即ち、ＣＰＵ１２が時刻Ｔ４においてＲＭ
Ｗサイクル後半のライトサイクルを行う時点では、ＣＰ
Ｕ１１によるＲＭＷサイクルが完了している。従って、
スレーブラッチ１９の保持データは０１ｈに更新されて
いるので、TIERレジスタ１４のマスタラッチ１８（８ビ
ット分）には、０１ｈデータの第４ビットを“１”に変
更したデータ１１ｈが書き込まれることになる。

【００３７】＜ビット操作命令によってTIERレジスタ
１４に“０”をセットする場合＞ また、例えば、TIERレジスタ１４の初期値が７７ｈであ
る場合に、ＣＰＵ１１が、TIERレジスタ１４の第０ビッ
トを“０”にセットするためのビット操作を実行するた
めＲＭＷサイクルを行う場合には、TIER0Wレジスタ１５
に対してＲＭＷサイクルを行うようにする。すると、時
刻Ｔ１においてTIER0Wレジスタ１５よりデータＦＦｈが
読み出される。ＣＰＵ１１は、時刻Ｔ２でその第０ビッ
トのみを“０”にセットすると、時刻Ｔ３において同じ
TIER1Wレジスタ１６のアドレスを出力してデータＦＥｈ
のライトサイクルを行う。

【００３８】この場合、デコード信号TIER0Wが出力され
てＯＲゲート２２の出力端子がハイレベルになることか
ら、クロック信号ＣＫＢの立上がりタイミングでＡＮＤ
ゲート２１の出力端子もハイレベルとなって、TIERレジ
スタ１４のマスタラッチ１８にデータが書き込まれる。

【００３９】また、各ビットセル１４Ｂ（０）〜１４Ｂ
（７）においては、デコード信号TIER0Wが出力されてい
るので、データバス４上にデータ値“０”が出力されて
いるビットセル１４Ｂ（０）のデータ選択部１７ａは、
マスタラッチ１８にデータバス４（Ｄ（０））のデータ
値“０”を選択して出力し、それ以外のビットセル１４
Ｂ（１）〜１４Ｂ（７）のデータ選択部１７ａは、マス
タラッチ１８にスレーブラッチ１９の保持データを選択
して出力する。

【００４０】従って、この場合も、ＣＰＵ１１のビット
操作命令によって“０”がセットされるビット以外のビ
ットデータは、ＣＰＵ１１がデータバス４上に出力して
いるデータにかかわらずスレーブラッチ１９の保持デー
タが選択されて書き込まれることになる。スレーブラッ
チ１９の保持データは７７ｈであるから、その第０ビッ
トが“０”にセットされることによってTIERレジスタ１
４のマスタラッチ１８に書き込まれるデータは７６ｈと
なる。尚、上記のプロセスを、ＣＰＵ１１と１２とのア
クセス順序を入れ替えて行ったとしても、全く同様の結
果になることは言うまでもない。

【００４１】＜リードサイクルによってTIERレジスタ
１４からデータを読み出す場合＞ 例えば、ＣＰＵ１１が、TIERレジスタ１４のデータを単
に読出す場合には、通常通りTIERレジスタ１４に対して
リードサイクルを行うようにする。すると、アドレスデ
コーダ１３がデコード信号TIERを出力するのでＡＮＤゲ
ート２３の出力端子がハイレベルとなる。そして、出力
バッファ２０がイネーブルとなるので、スレーブラッチ
１９に保持されているデータがデータバス４上に出力さ
れる。

【００４２】＜ライトサイクルによってTIERレジスタ
１４に任意のデータを書込む場合＞ 例えば、ＣＰＵ１１が、TIERレジスタ１４にデータ００
ｈを書き込む場合には、通常通りTIERレジスタ１４に対
してライトサイクルを行うようにする。この場合も、ア
ドレスデコーダ１３がデコード信号TIERを出力するの
で、全てのビットセル１４Ｂの選択信号生成回路１７ｂ
がハイレベルの選択信号を出力する。従って、データ選
択部１７ａは、ＣＰＵ１１が出力したデータバス４上の
データを選択してマスタラッチ１８に出力する。

【００４３】そして、ＯＲゲート２２の出力端子がハイ
レベルになり、クロック信号ＣＫＢの立上がりタイミン
グでＡＮＤゲート２１の出力端子もハイレベルとなるの
で、TIERレジスタ１４のマスタラッチ１８にデータ００
ｈが書き込まれる。

【００４４】以上のように本実施例によれば、ＣＰＵ１
１がビット操作命令を実行し、TIERレジスタ１４の任意
のビットのデータ値を“１”にセットする場合は、ＲＭ
Ｗサイクル前半のリードサイクルにおいてTIER1Wレジス
タ１６をアクセスしてデータを読み出し、変更対象ビッ
トのデータ値を“１”にしてからTIER1Wレジスタ１６の
アドレスでライトサイクルを行うと、マルチプレクサ１
７は、TIERレジスタ１４のマスタラッチ１８に対して、
データ値が“１”に変更されたビットについてはそのデ
ータ値“１”を出力し、それ以外のビットについてはス
レーブラッチ１９の保持データを出力するように選択す
る。

【００４５】また、ＣＰＵ１１がTIERレジスタ１４の任
意のビットのデータ値を“０”にセットする場合は、Ｒ
ＭＷサイクル前半のリードサイクルにおいて、TIER0Wレ
ジスタ１５をアクセスしてデータを読み出し、変更対象
ビットのデータ値を“０”にしてからTIER0Wレジスタ１
５のアドレスでライトサイクルを行うと、マルチプレク
サ１７は、マスタラッチ１８に対してデータ値が“０”
に変更されたビットについてはそのデータ値“０”を出
力し、それ以外のビットについてはスレーブラッチ１９
の保持データを出力するように選択するようにした。

【００４６】即ち、ＣＰＵ１１が行ったＲＭＷサイクル
が完了する前に他のＣＰＵ１２がＲＭＷサイクルを開始
したとしても、ＣＰＵ１２による後半のライトサイクル
が行われる時点ではＣＰＵ１１によるＲＭＷサイクルは
完了しているので、その変更後のデータがスレーブラッ
チ１９に保持されている。従って、ＣＰＵ１２によるラ
イトサイクルでマスタラッチ１９に書き込まれるデータ
は、ＣＰＵ１２が変更しなかったビットについてはＣＰ
Ｕ１１によって変更されたデータとなるので、複数のＣ
ＰＵによってアクセスされるTIERレジスタ１４のデータ
値が、常に期待値通りとなるように制御することができ
る。

【００４７】また、本実施例によれば、選択信号生成回
路１７ｂにおいて、データ選択部１７ａが出力データに
データＤ（ｉ）を選択する条件に、“又は（デコード信
号がレジスタ）”をも加えたので、ＣＰＵ１１または１
２は、TIERレジスタ１４に対してビット操作により設定
を行うだけでなく、TIERレジスタ１４に割り当てられて
いるアドレスを出力して通常の任意データの書き込み
（全ビットの同時書き込み）を行うこともできる。

【００４８】そして、レジスタ制御装置２４を備えたこ
とで、予めマルチＣＰＵシステムに適用することを想定
した設計が行われていないＣＰＵ１１，１２を用いて
も、TIERレジスタ１４等の周辺回路を共用するマルチＣ
ＰＵシステム２５を構成することが可能となる。

【００４９】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。単一ビットのビット操作に限ること
なく、複数ビットのビット操作（所謂ビットフィールド
操作）を行う場合でも、同様に適用することができる。
データバスサイズは８ビットに限ることなく，４ビッ
ト，１６ビットや３２ビットでも良い。レジスタはコン
トロールレジスタに限らず、データレジスタでも良い。
また、ダブルラッチ構成のTIERレジスタ１４に限ること
なく、ＣＰＵの動作クロックに同期して動作するＤフリ
ップフロップなどを用いてレジスタを構成しても良い。
リード信号とライト信号とを、例えばハイレベルの場合
にリードサイクル，ロウレベルの場合にライトサイクル
であることを示す１つの信号（リード／ライト信号）に
しても良い。この場合、ＡＮＤゲート２１の対応する入
力端子には、インバータゲートを介してリード／ライト
信号を与えたり、或いは、当該入力端子は負論理とすれ
ば良い。

【００５０】ＣＰＵが３つ以上存在するシステムに適用
しても良い。例えば、TIERレジスタ１４がビット操作の
みによって設定を行うように規定されているレジスタで
ある場合には、選択信号生成回路１７ｂにおいて、出力
データにデータＤ（ｉ）を選択する条件より“又は（デ
コード信号TIER）”を削除しても良い。マルチＣＰＵシ
ステム全体を、半導体基板上の集積回路装置として構成
しても良いし、各個別のディスクリート素子をプリント
基板に搭載した回路装置として構成しても良い。

【図面の簡単な説明】

【図１】本発明の一実施例であり、TIERレジスタを中心
とする電気的構成を示す図

【図２】２つのＣＰＵがリード・モディファイ・ライト
サイクルを行う場合における、TIERレジスタのデータ値
の変化を示すタイミングチャート

【図３】従来技術を示す図１相当図

【図４】二相クロック信号の波形を示す図

【図５】図２相当図

【符号の説明】

１１，１２はＣＰＵ、１３はアドレスデコーダ、１４は
TIERレジスタ、１４ａはレジスタ部（レジスタ）、１４
ｂはレジスタ制御部、１５はTIER0Wレジスタ（“０”セ
ット用レジスタ）、１６はTIER1Wレジスタ（“１”セッ
ト用レジスタ）、１７はマルチプレクサ、１８はマスタ
ラッチ、１９はスレーブラッチ、２４はレジスタ制御装
置、２５はマルチＣＰＵシステムを示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のＣＰＵによってアクセスされるレ
   ジスタのデータ値を制御するためのレジスタ制御装置に
   おいて、 何れかのＣＰＵが前記レジスタの任意のビットのデータ
   値を“０”にセットする場合にアクセスされ、全ビット
   のデータ値“１”が読み出される“０”セット用レジス
   タと、 何れかのＣＰＵが前記レジスタの任意のビットのデータ
   値を“１”にセットする場合にアクセスされ、全ビット
   のデータ値“０”が読み出される“１”セット用レジス
   タと、 ＣＰＵが出力するアドレスをデコードしてデコード信号
   を出力するアドレスデコーダと、 前記レジスタの入力側に配置され、前記アドレスデコー
   ダが出力するデコード信号及びＣＰＵの出力データに基
   づいて、前記レジスタに対する各ビット毎の出力データ
   を以下の条件に従って選択するマルチプレクサとを備
   え、 ｛（デコード信号が“０”セット用レジスタ） 且つ（ＣＰＵの出力データが“０”）｝ 又は｛（デコード信号が“１”セット用レジスタ） 且つ（ＣＰＵの出力データが“１”）｝ ならば、（出力データはＣＰＵの出力データ）， 上記以外の条件 ならば、（出力データはレジスタの保持データ） 前記レジスタには、前記ＣＰＵが“０”セット用レジス
   タまたは“１”セット用レジスタの何れかのアドレスを
   出力して書き込みを行った場合に、データが書き込まれ
   るように構成されていることを特徴とするレジスタ制御
   装置。
2. 【請求項２】 前記マルチプレクサが、前記レジスタに
   対し、ＣＰＵの出力データを選択して出力する条件に、 又は（デコード信号がレジスタ）を加え、 前記レジスタは、前記ＣＰＵが該レジスタのアドレスを
   出力して書き込みを行う場合も、データが書き込まれる
   ように構成されていることを特徴とする請求項１記載の
   レジスタ制御装置。
3. 【請求項３】 請求項１また２記載のレジスタ制御装置
   を備えて構成されることを特徴とするマルチＣＰＵシス
   テム。