WO2009125543A1 - メモリ制御装置 - Google Patents

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WO2009125543A1
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control device
memory control
memories
data bus
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Inventor
沖ノ井理典
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access

Definitions

  • the present invention relates to a memory control device that controls an ADMUX memory (hereinafter simply referred to as “memory”) that shares addresses and data in a time-sharing manner.
  • memory an ADMUX memory
  • FIG. 11 is a first conventional example showing a connection configuration of a memory and a memory control device. As shown in FIG. 11, a memory 0 (130) and a memory 1 (140) are connected to the memory control device (110). In this example, two sets of all necessary signals are provided (see, for example, Patent Document 1).
  • CLK0 (111) of the memory control device (110) is changed to CLK (131) of the memory 0 (130).
  • CLK1 (121) of the memory control device (110) is connected to CLK (141) of the memory 1 (140), respectively.
  • the NADV0 (112) of the memory control device (110) is changed to the NADV (132) of the memory 0 (130).
  • the NADV1 (122) of the memory control device (110) is connected to the NADV (142) of the memory 1 (140), respectively.
  • the NCS0 (113) of the memory control device (110) is transferred to the NCS (133) of the memory 0 (130).
  • the NCS1 (123) of the memory control device (110) is connected to the NCS (143) of the memory 1 (140), respectively.
  • the NOE0 (114) of the memory control device (110) is changed to the NOE (134) of the memory 0 (130).
  • the NOE 1 (124) of the memory control device (110) is connected to the NOS (144) of the memory 1 (140), respectively.
  • the NWE0 (115) of the memory control device (110) is changed to the NWE (135) of the memory 0 (130).
  • the NWE1 (125) of the memory controller (110) is connected to the NWE (145) of the memory 1 (140), respectively.
  • A0 [11: 0] (417) of the memory control device (110) is transferred to A [26:16] (137) of the memory 0 (130).
  • A1 [11: 0] (427) of the memory control device (110) is connected to A [26:16] (147) of the memory 1 (140), respectively.
  • D0 [15: 0] (416) of the memory control device (110) is changed to D [15: 0] (136) of the memory 0 (130).
  • D1 [15: 0] (426) of the memory control device (110) is connected to D [15: 0] (146) of the memory 1 (140), respectively.
  • FIG. 12 is a second conventional example showing a connection configuration of a memory and a memory control device.
  • CLK0 111
  • NADV0 (112
  • NOE0 114
  • NWE0 115
  • D [15: 0] (416) are shared and connected to the memory 0 (130) and the memory 1 (140).
  • CLK0 (111) of the memory control device (110) is connected to CLK (131) of the memory 0 (130) and CLK (141) of the memory 1 (140)
  • the NADV0 (112) of the memory control device (110) is connected to the NADV (132) of the memory 0 (130) and the NADV (142) of the memory 1 (140)
  • the NOE0 (114) of the memory control device (110) is connected to the NOE (134) of the memory 0 (130) and the NOE (144) of the memory 1 (140)
  • the NWE0 (115) of the memory control device (110) is connected to the NWE (135) of the memory 0 (130) and the NWE (145) of the memory 1 (140)
  • A0 [11: 0] (417) of the memory control device (110) is transferred to A [26: 6] (137) of the memory 0 (130) and A [26: 6] (147) of the memory 1 (140).
  • D0 [15: 0] (416) of the memory control device (110) is connected to D [15: 0] (136) of the memory 0 (130) and D [15: 0] (136) of the memory 1 (140).
  • the NCS0 (113) of the memory controller (110) is connected to the NCS (133) of the memory 0 (130).
  • the NCS1 (123) of the memory control device (110) is connected to the NCS (143) of the memory 1 (140).
  • FIG. 13 is an example of a timing chart in the connection configuration of the second conventional example.
  • the memory 0 (130) and the memory 1 (140) are accessed once each, the memory 0 (130) is accessed from the cycle 240, and the memory 1 (140) is accessed from the cycle 611. Can be designed to do.
  • LSIs equipped with a memory control device or a system including an LSI equipped with a memory control device have been improved in functionality.
  • the number of external input / output signal lines to be connected must be minimized due to demands from the cost aspect.
  • the throughput of external memory access has become a system bottleneck.
  • a plurality of signal lines necessary for memory connection are provided in plural sets, or other than the chip select signal is shared.
  • An object of the present invention is to provide a memory control device that achieves both minimization of the number of signal lines and high throughput.
  • the present invention is a memory control device that controls a plurality of memories that share addresses and data in a time-sharing manner, wherein an address that is equal to or greater than the data bus width of the first memory is represented by data bus bits of the second memory,
  • a memory control device that simultaneously accesses the plurality of memories by expressing an address that is equal to or greater than the data bus width of the second memory by a data bus bit of the first memory.
  • the memory control device simultaneously reads and writes the plurality of memories.
  • the memory control device changes the access method for the plurality of memories according to the access type.
  • the memory control device changes the access method for the plurality of memories according to the value of the setting register.
  • the present invention provides a system including the memory control device.
  • the present invention relates to a memory connection method in which a memory control device that controls a plurality of memories that share addresses and data in a time-sharing manner is connected to the plurality of memories, the memory control device including a data bus of a first memory An address greater than the width is represented by a data bus bit of the second memory, and an address greater than the data bus width of the second memory is represented by a data bus bit of the first memory.
  • a memory connection method for accessing is provided.
  • the memory control device can achieve both minimization of the number of signal lines connected and high throughput. That is, a significant performance improvement can be expected with a minimum number of pins as compared with the prior art. In addition, since an existing memory can be used, it is possible to realize a cost reduction and a high-performance system as well as an LSI.
  • First embodiment showing connection configuration of memory and memory control device First example of timing chart in connection configuration of first embodiment Second example of timing chart in connection configuration of first embodiment Second embodiment showing connection configuration of memory and memory control device First example of timing chart in connection configuration of second embodiment
  • Block diagram showing a system comprising a memory controller, two CPUs and a DMAC Example of memory access type when access bit width is different Memory access type example when access issuer is different System startup sequence example
  • Register setting example First conventional example showing connection configuration of memory and memory control device Second conventional example showing connection configuration of memory and memory control device Example of timing chart in connection configuration of second conventional example
  • Memory controller 130, 140 ADMUX memory 111, 121, 131, 141 Synchronous clock signal (positive logic) 112, 122, 132, 142 Address determination signal (negative logic) 113, 123, 133, 143 Chip select signal (negative logic) 114, 124, 134, 144 Read enable signal (negative logic) 115, 125, 135, 145 Write enable signal (negative logic) 116 Address signal or data signal 136, 146, 416 Data signal 137, 147, 417 Address signal 160 Register 210 for enabling the functions of the present invention Signal timing 220 sent and received by the memory controller (110) Memory 0 (130) sent and received Signal timing 230 to be transmitted and received Signal timing 240 to be transmitted / received Timing 241 to assert an address to the memory 0 (130) Timing 242 to assert an address to the memory 0 (130) 242 Memory 0 (130) and Memory 1 (140) First data simultaneously read from 250 Address 251 for memory 0 (130) Address 252 for memory 1 (140) Read data 25
  • FIG. 1 is a first embodiment showing a connection configuration of a memory and a memory control device.
  • the same components as those in FIG. Note that the memory 0 (130) and the memory 1 (140) in FIG. 1 are clock synchronous ADMUX memories that share addresses and data in a time-sharing manner.
  • D [31: 0] (116) of the memory control device (110) is connected as follows.
  • D [26:16] (116) is connected to A [26:16] (137) of memory 0 (130), and D [15: 0] (116) is connected to D [15: 0] (136).
  • D [10: 0] (116) is connected to A [26:16] (147) of memory 1 (140), and D [31:16] ( 116).
  • CLK0 (111) of the memory control device (110) is connected to CLK (131) of the memory 0 (130) and CLK (141) of the memory 1 (140),
  • the NADV0 (112) of the memory control device (110) is changed to the NADV (132) of the memory 0 (130).
  • the NADV1 (122) of the memory control device (110) is connected to the NADV (142) of the memory 1 (140), respectively.
  • the NCS0 (113) of the memory control device (110) is transferred to the NCS (133) of the memory 0 (130).
  • the NCS1 (123) of the memory control device (110) is connected to the NCS (143) of the memory 1 (140), respectively.
  • the NOE0 (114) of the memory control device (110) is changed to the NOE (134) of the memory 0 (130).
  • the NOE 1 (124) of the memory control device (110) is connected to the NOS (144) of the memory 1 (140), respectively.
  • the NWE0 (115) of the memory control device (110) is changed to the NWE (135) of the memory 0 (130).
  • the NWE1 (125) of the memory control device (110) is connected to the NWS (145) of the memory 1 (140).
  • the first conventional example shown in FIG. 11 requires 64 signal lines. According to the connection configuration of the embodiment, connection is possible with 41 signal lines.
  • the second conventional example shown in FIG. 12 can be connected by 33 signal lines, but the second conventional example shares signals other than NCS0 (113) and NCS1 (123) of the memory control device (110). is doing. Therefore, as shown in FIG. 13 showing the timing chart of the second conventional example, access to the memory 0 (130) is performed once for each of the memory 0 (130) and the memory 1 (140) in cycle 240. Therefore, access to the memory 1 (140) needs to be divided for each access, such as from the cycle 611.
  • FIG. 2 is a first example of a timing chart in the connection configuration of the first embodiment.
  • the memory 1 (140 ) when accessed as shown in FIG. 2, in the cycle (241) following the cycle (240) in which the address A0 (250) to the memory 0 (130) is asserted, the memory 1 (140 ) To address A1 (251). If the read latency (260) of the memory 0 (130) and the read latency (270) of the memory 1 (140) are set to be output in the cycle indicated by reference numeral 242, the read data (252) of the memory 0 (130) is set. And read data (253) of the memory 1 (140) can be simultaneously read (254).
  • the data bit width that can be read simultaneously is doubled as compared with the second conventional example shown in FIG. Double throughput can be achieved.
  • FIG. 3 is a second example of a timing chart in the connection configuration of the first embodiment.
  • read data from the memory 0 (130) is set. (252) can be read in the cycle indicated by reference numeral 340.
  • asserting data (350) from the memory control device (110) in a cycle indicated by reference numeral 242 a write operation can be performed simultaneously.
  • FIG. 4 is a second embodiment showing a connection configuration of a memory and a memory control device. 4, the same components as those in FIGS. 1 and 11 are denoted by the same reference numerals, and the description thereof is omitted.
  • D [31: 0] (116) of the memory control device (110) is connected as follows.
  • D [26:16] (116) is connected to A [26:16] (137) of memory 0 (130), and D [15: 0] (116) is connected to D [15: 0] (136).
  • D [10: 0] (116) is connected to A [26:16] (147) of memory 1 (140), and D [31:16] ( 116).
  • CLK0 (111) of the memory control device (110) is connected to CLK (131) of the memory 0 (130) and CLK (141) of the memory 1 (140)
  • the NCS0 (113) of the memory control device (110) is connected to the NCS (133) of the memory 0 (130) and the NCS (143) of the memory 1 (140).
  • the NOE0 (114) of the memory control device (110) is connected to the NOE (134) of the memory 0 (130) and the NOE (144) of the memory 1 (140)
  • the NWE0 (115) of the memory control device (110) is connected to the NWE (135) of the memory 0 (130) and the NWE (145) of the memory 1 (140).
  • the NADV0 (112) of the memory control device (110) is changed to the NADV (132) of the memory 0 (130).
  • the NADV1 (122) of the memory control device (110) is connected to the NADV (142) of the memory 1 (140) without being shared.
  • the first conventional example shown in FIG. 11 requires 64 signal lines. According to the connection configuration of the embodiment, connection is possible with 38 signal lines. Further, the throughput can be improved with a configuration in which the number of signal lines connected to the memory control device (110) is smaller than that of the first embodiment shown in FIG.
  • FIG. 5 is a first example of a timing chart in the connection configuration of the second embodiment. As shown in FIG. 5, by setting a 6-cycle read latency (260) to the memory 0 (130) and a 5-cycle read latency (670) to the memory 1 (140), the memory control device The two memories 0 (130) and 1 (140) are accessed only by controlling the NADV1 in (110), and data can be read simultaneously after the cycle 242.
  • the present invention is not limited to the above embodiment.
  • the bit widths of all the signal lines are not limited to the numerical values described above.
  • the read latency (260, 270, 360, 670) or the write latency (370) may be set to a value necessary for the system in the memory, and need not be the latency described above.
  • the present invention is not limited to the two memories 0 (130) and 1 (140), and may be composed of three or more memories.
  • FIG. 6 is a block diagram illustrating a system including a memory control device, two CPUs, and a DMAC.
  • the memory control device (110), CPU0 (910), CPU1 (920), and DMAC (930) are connected via a bus (940).
  • the CPU 0 (910), the CPU 1 (920), and the DMAC (930) are access issuers (1200) for the memory 0 (130) or the memory 1 (140).
  • the memory 0 (130) and the memory 1 are changed depending on the access bit widths issued by the access issuer (1200).
  • the memory controller (110) may be designed so that (140) can be accessed simultaneously or separately. Further, as shown in the example of the memory access type when the access issuer (1200) in FIG. 8 is different, the memory 0 (130) and the memory 1 (140) are accessed simultaneously depending on the difference of the access issuer (1200).
  • the memory controller (110) may be designed so that it can be accessed separately.
  • FIG. 9 shows an example of a startup sequence of the system (900) until the memory 0 (130) and the memory 1 (140) are accessed simultaneously.
  • the memory control device (110) is designed so that the memory control device (110) accesses the memory 0 (130) immediately after the system (900) is started.
  • read processing (1000) from the memory 0 (130) is performed, and the CPU 0 (910) starts processing.
  • the CPU 0 (910) controls the register (160) in the program (1001) that validates the function of the present invention.
  • FIG. 10 is a diagram illustrating an example of register setting. As shown in FIG.
  • the initial state of the register value (1300) is “0”, and in the case of the register value (1300), only the memory 0 (130) is accessed.
  • the program (1001) is executed and the register value (1300) of the register (160) is set to “1”, simultaneous access which is a function of the present invention can be validated.
  • the register value (1300) of the register (160) is “0” or “1”. However, these values are not necessarily required. Further, when the register value (1300) is “0”, the memory 0 (130) can be accessed, but it is not always necessary to access the memory 0 (130), and the memory 1 (140) can be accessed. The number of signal lines can be greatly reduced compared to the first conventional example shown in FIG. Further, a throughput approximately twice that of the second conventional example shown in FIG. 12 can be obtained.
  • the system (900) is not limited to a configuration in which the CPU0 (910), the CPU1 (920), and the DMAC (930) are connected to each other via the bus (940). There is an effect.
  • the access type is not limited to the memory access type example when the access bit width is different in FIG. 7 or the memory access type example when the access issue source (1200) is different in FIG. Even when applied to this embodiment, the number of signal lines can be greatly reduced as compared with the first conventional example shown in FIG. Further, a throughput approximately twice that of the second conventional example shown in FIG. 12 can be obtained.
  • the memory control device can achieve a significant performance improvement with a minimum increase in the number of pins as compared with the prior art. Further, since an existing memory can be used, it is useful as a memory control device that shares addresses and data in a time-sharing manner.

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Abstract

　アドレスとデータを時分割で共有する複数のメモリを制御するメモリ制御装置は、第１のメモリのデータバス幅以上のアドレスを第２のメモリのデータバスビットで表現し、第２のメモリのデータバス幅以上のアドレスを第１のメモリのデータバスビットで表現して、複数のメモリに同時アクセスする。したがって、信号線の接続本数の最小限化と高スループット化を両立したメモリ制御装置を提供することができる。

Description

メモリ制御装置
　本発明は、アドレスとデータを時分割で共有するＡＤＭＵＸメモリ（以下、単に「メモリ」という。）を制御するメモリ制御装置に関する。
　図１１は、メモリとメモリ制御装置の接続構成を示す第１の従来例である。図１１に示すように、メモリ制御装置（１１０）にはメモリ０（１３０）及びメモリ１（１４０）が接続されている。この例では、それぞれ必要な信号の全てを二組備える（例えば、特許文献１参照）。
　例えば、
メモリ制御装置（１１０）のＣＬＫ０（１１１）は、メモリ０（１３０）のＣＬＫ（１３１）に、
メモリ制御装置（１１０）のＣＬＫ１（１２１）は、メモリ１（１４０）のＣＬＫ（１４１）にそれぞれ接続され、
メモリ制御装置（１１０）のＮＡＤＶ０（１１２）は、メモリ０（１３０）のＮＡＤＶ（１３２）に、
メモリ制御装置（１１０）のＮＡＤＶ１（１２２）は、メモリ１（１４０）のＮＡＤＶ（１４２）にそれぞれ接続され、
メモリ制御装置（１１０）のＮＣＳ０（１１３）は、メモリ０（１３０）のＮＣＳ（１３３）に、
メモリ制御装置（１１０）のＮＣＳ１（１２３）は、メモリ１（１４０）のＮＣＳ（１４３）にそれぞれ接続され、
メモリ制御装置（１１０）のＮＯＥ０（１１４）は、メモリ０（１３０）のＮＯＥ（１３４）に、
メモリ制御装置（１１０）のＮＯＥ１（１２４）は、メモリ１（１４０）のＮＯＳ（１４４）にそれぞれ接続され、
メモリ制御装置（１１０）のＮＷＥ０（１１５）は、メモリ０（１３０）のＮＷＥ（１３５）に、
メモリ制御装置（１１０）のＮＷＥ１（１２５）は、メモリ１（１４０）のＮＷＥ（１４５）にそれぞれ接続され、
メモリ制御装置（１１０）のＡ０［１１：０］（４１７）は、メモリ０（１３０）のＡ［２６：１６］（１３７）に、
メモリ制御装置（１１０）のＡ１［１１：０］（４２７）は、メモリ１（１４０）のＡ［２６：１６］（１４７）にそれぞれ接続され、
メモリ制御装置（１１０）のＤ０［１５：０］（４１６）は、メモリ０（１３０）のＤ［１５：０］（１３６）に、
メモリ制御装置（１１０）のＤ１［１５：０］（４２６）は、メモリ１（１４０）のＤ［１５：０］（１４６）にそれぞれ接続されている。
　図１２は、メモリとメモリ制御装置の接続構成を示す第２の従来例である。図１２に示すように、第２の従来例では、チップセレクト信号ＮＣＳ（１１３、１２３）以外のメモリ制御装置（１１０）のＣＬＫ０（１１１）、ＮＡＤＶ０（１１２）、ＮＯＥ０（１１４）、ＮＷＥ０（１１５）、Ａ［１１：１］（４１７）、Ｄ［１５：０］（４１６）が、メモリ０（１３０）とメモリ１（１４０）に共有して接続されている。
　例えば、
メモリ制御装置（１１０）のＣＬＫ０（１１１）は、メモリ０（１３０）のＣＬＫ（１３１）及びメモリ１（１４０）のＣＬＫ（１４１）に接続され、
メモリ制御装置（１１０）のＮＡＤＶ０（１１２）は、メモリ０（１３０）のＮＡＤＶ（１３２）及びメモリ１（１４０）のＮＡＤＶ（１４２）に接続され、
メモリ制御装置（１１０）のＮＯＥ０（１１４）は、メモリ０（１３０）のＮＯＥ（１３４）及びメモリ１（１４０）のＮＯＥ（１４４）に接続され、
メモリ制御装置（１１０）のＮＷＥ０（１１５）は、メモリ０（１３０）のＮＷＥ（１３５）及びメモリ１（１４０）のＮＷＥ（１４５）に接続され、
メモリ制御装置（１１０）のＡ０［１１：０］（４１７）は、メモリ０（１３０）のＡ［２６：６］（１３７）及びメモリ１（１４０）のＡ［２６：６］（１４７）に接続され、メモリ制御装置（１１０）のＤ０［１５：０］（４１６）は、メモリ０（１３０）のＤ［１５：０］（１３６）及びメモリ１（１４０）のＤ［１５：０］（１４６）に接続され、メモリ制御装置（１１０）のＮＣＳ０（１１３）は、メモリ０（１３０）のＮＣＳ（１３３）に、
メモリ制御装置（１１０）のＮＣＳ１（１２３）は、メモリ１（１４０）のＮＣＳ（１４３）にそれぞれ接続される。
　図１３は、第２の従来例の接続構成におけるタイミングチャートの一例である。この場合、メモリ０（１３０）及びメモリ１（１４０）に対して各一回ずつ、メモリ０（１３０）へのアクセスはサイクル２４０から、メモリ１（１４０）へのアクセスはサイクル６１１からそれぞれアクセスを行うよう設計することができる。
特開平８－７７０６６号公報
　近年、メモリ制御装置を搭載したＬＳＩ、又はメモリ制御装置を搭載したＬＳＩを含むシステムの高機能化が進んでいる。このようなメモリ制御装置を搭載したＬＳＩの実現においては、コスト面からの要請により、外部入出力信号線の接続本数を最小限にしなければならない。また、性能面では外部メモリアクセスのスループットがシステムのボトルネックとなることが多くなった。このボトルネックを解消するために、メモリ接続に必要な全ての信号線を複数組設けたり、チップセレクト信号以外を共有している。しかし、外部入出力信号線の接続本数の最小限化と高スループット化の両立は困難である。
　本発明の目的は、信号線の接続本数の最小限化と高スループット化を両立したメモリ制御装置を提供することである。
　本発明は、アドレスとデータを時分割で共有する複数のメモリを制御するメモリ制御装置であって、第１のメモリのデータバス幅以上のアドレスを第２のメモリのデータバスビットで表現し、前記第２のメモリのデータバス幅以上のアドレスを前記第１のメモリのデータバスビットで表現して、前記複数のメモリに同時アクセスするメモリ制御装置を提供する。
　上記メモリ制御装置は、前記複数のメモリに対して、リードとライトを同時に行う。
　上記メモリ制御装置は、前記複数のメモリに対するアクセス方法を、アクセス種別に応じて変更する。
　上記メモリ制御装置は、前記複数のメモリに対するアクセス方法を、設定レジスタの値に応じて変更する。
　本発明は、上記メモリ制御装置を含むシステムを提供する。
　本発明は、アドレスとデータを時分割で共有する複数のメモリを制御するメモリ制御装置が前記複数のメモリに接続するメモリ接続方法であって、前記メモリ制御装置が、第１のメモリのデータバス幅以上のアドレスを第２のメモリのデータバスビットで表現し、前記第２のメモリのデータバス幅以上のアドレスを前記第１のメモリのデータバスビットで表現して、前記複数のメモリに同時アクセスするメモリ接続方法を提供する。
　本発明に係るメモリ制御装置によれば、信号線の接続本数の最小限化と高スループット化を両立できる。すなわち、従来と比較して必要最小限のピン数で大幅な性能向上を見込むことができる。また、既存のメモリを用いることが出来るため、ＬＳＩのみならず、システム全体のコスト削減と高性能なシステムを実現することができる。
メモリとメモリ制御装置の接続構成を示す第１の実施形態 第１の実施形態の接続構成におけるタイミングチャートの第１例 第１の実施形態の接続構成におけるタイミングチャートの第２例 メモリとメモリ制御装置の接続構成を示す第２の実施形態 第２の実施形態の接続構成におけるタイミングチャートの第１例 メモリ制御装置、２つのＣＰＵ及びＤＭＡＣを備えたシステムを示すブロック図 アクセスビット幅が異なる場合のメモリアクセス種別例 アクセス発行元が異なる場合のメモリアクセス種別例 システムの起動シーケンス例 レジスタ設定例 メモリとメモリ制御装置の接続構成を示す第１の従来例 メモリとメモリ制御装置の接続構成を示す第２の従来例 第２の従来例の接続構成におけるタイミングチャートの一例
符号の説明
１１０　メモリ制御装置
１３０、１４０　ＡＤＭＵＸメモリ
１１１、１２１、１３１、１４１　同期クロック信号（正論理）
１１２、１２２、１３２、１４２　アドレス確定信号（負論理）
１１３、１２３、１３３、１４３　チップセレクト信号（負論理）
１１４、１２４、１３４、１４４　リードイネーブル信号（負論理）
１１５、１２５、１３５、１４５　ライトイネーブル信号（負論理）
１１６　アドレス信号又はデータ信号
１３６、１４６、４１６　データ信号
１３７、１４７、４１７　アドレス信号
１６０　本発明の機能を有効にするレジスタ
２１０　メモリ制御装置（１１０）が送受する信号タイミング
２２０　メモリ０（１３０）が送受する信号タイミング
２３０　メモリ１（１４０）が送受する信号タイミング
２４０　メモリ０（１３０）へアドレスをアサートするタイミング
２４１　メモリ０（１３０）へアドレスをアサートするタイミング
２４２　メモリ０（１３０）とメモリ１（１４０）から同時に読み出した最初のデータ
２５０　メモリ０（１３０）に対するアドレス
２５１　メモリ１（１４０）に対するアドレス
２５２　メモリ０（１３０）からのリードデータ
２５３　メモリ１（１４０）からのリードデータ
２５４　メモリ０（１３０）とメモリ１（１４０）から同時にリードしたデータ
２６０　２７０，３６０、６７０　リードレイテンシ
３４０　メモリ０（１３０）からのデータ（２５２）リードタイミング
３７０　ライトレイテンシ
６１１　メモリ１（１４０）へのアクセス開始
９００　システム
９１０、９２０　演算装置
９３０　ダイレクトメモリアクセスコントローラ
９４０　バス
１００１　本発明の機能を有効にするプログラム
１２００　アクセス発行元
１３００　本発明の有効、無効を示すレジスタ値
　以下、本発明の実施形態について、図面を参照して説明する。
（第１の実施形態）
　図１は、メモリとメモリ制御装置の接続構成を示す第１の実施形態である。図１において、図１１と同じ構成要素には同じ符号が付され、説明を省略する。なお、図１中のメモリ０（１３０）及びメモリ１（１４０）は、アドレスとデータを時分割で共有するクロック同期型のＡＤＭＵＸメモリである。
　第１の実施形態では、図１に示すように、メモリ制御装置（１１０）のＤ［３１：０］（１１６）を次のように接続する。メモリ０（１３０）のＡ［２６：１６］（１３７）にＤ［２６：１６］（１１６）を接続し、Ｄ［１５：０］（１３６）にＤ［１５：０］（１１６）を接続する。一方、メモリ１（１４０）のＡ［２６：１６］（１４７）にはＤ［１０：０］（１１６）を接続し、Ｄ［１５：０］（１４６）にはＤ［３１：１６］（１１６）を接続する。
　さらに、第１の実施形態では、
メモリ制御装置（１１０）のＣＬＫ０（１１１）は、メモリ０（１３０）のＣＬＫ（１３１）とメモリ１（１４０）のＣＬＫ（１４１）に接続され、
メモリ制御装置（１１０）のＮＡＤＶ０（１１２）は、メモリ０（１３０）のＮＡＤＶ（１３２）に、
メモリ制御装置（１１０）のＮＡＤＶ１（１２２）は、メモリ１（１４０）のＮＡＤＶ（１４２）にそれぞれ接続され、
メモリ制御装置（１１０）のＮＣＳ０（１１３）は、メモリ０（１３０）のＮＣＳ（１３３）に、
メモリ制御装置（１１０）のＮＣＳ１（１２３）は、メモリ１（１４０）のＮＣＳ（１４３）にそれぞれ接続され、
メモリ制御装置（１１０）のＮＯＥ０（１１４）は、メモリ０（１３０）のＮＯＥ（１３４）に、
メモリ制御装置（１１０）のＮＯＥ１（１２４）は、メモリ１（１４０）のＮＯＳ（１４４）にそれぞれ接続され、
メモリ制御装置（１１０）のＮＷＥ０（１１５）は、メモリ０（１３０）のＮＷＥ（１３５）に、
メモリ制御装置（１１０）のＮＷＥ１（１２５）は、メモリ１（１４０）のＮＷＳ（１４５）にそれぞれ接続される。
　メモリ０（１３０）及びメモリ１（１４０）の各信号線の本数が３２本の場合、図１１に示した第１の従来例では６４本の信号線が必要であったが、第１の実施形態の接続構成によれば、４１本の信号線で接続可能である。
　また、図１２に示した第２の従来例では３３本の信号線で接続できるが、第２の従来例ではメモリ制御装置（１１０）のＮＣＳ０（１１３）及びＮＣＳ１（１２３）以外の信号を共有している。このため、第２の従来例のタイミングチャートを示す図１３に示すように、メモリ０（１３０）及びメモリ１（１４０）に対して各一回ずつ、メモリ０（１３０）へのアクセスはサイクル２４０から、メモリ１（１４０）へのアクセスはサイクル６１１からというように、それぞれアクセスを分ける必要があった。
　図２は、第１の実施形態の接続構成におけるタイミングチャートの第１例である。第１の実施形態によれば、図２のようにアクセスした場合、メモリ０（１３０）へのアドレスＡ０（２５０）をアサートしたサイクル（２４０）の次のサイクル（２４１）で、メモリ１（１４０）へのアドレスＡ１（２５１）をアサートする。メモリ０（１３０）のリードレイテンシ（２６０）とメモリ１（１４０）のリードレイテンシ（２７０）を符号２４２に示すサイクルで出力するよう設定しておけば、メモリ０（１３０）のリードデータ（２５２）とメモリ１（１４０）のリードデータ（２５３）を同時にリードできる（２５４）。
　このように、第１の実施形態では、信号線の接続本数を抑えつつ、図１２に示した第２の従来例と比べて、同時にリード可能なデータビット幅が２倍になるため、略２倍のスループットを達成可能である。
　図３は、第１の実施形態の接続構成におけるタイミングチャートの第２例である。図３に示すように、メモリ０（１３０）へはリードレイテンシ（３６０）を設定し、メモリ１（１４０）へはライトレイテンシ（３７０）を設定することによって、メモリ０（１３０）からのリードデータ（２５２）は、符号３４０に示すサイクルでリード可能となる。また、符号２４２に示すサイクルでメモリ制御装置（１１０）からデータ（３５０）をアサートすることで、同時にライト動作も可能である。
（第２の実施形態）
　第１の実施形態では、メモリ制御装置（１１０）のＤ［３１：０］（１１６）のみがメモリ０（１３０）とメモリ１（１４０）で共有されているが、共有する信号線を増やした形で実施しても良い。図４は、メモリとメモリ制御装置の接続構成を示す第２の実施形態である。図４において、図１及び図１１と同じ構成要素には同じ符号が付され、説明を省略する。
　第２の実施形態では、図４に示すように、メモリ制御装置（１１０）のＤ［３１：０］（１１６）を次のように接続する。メモリ０（１３０）のＡ［２６：１６］（１３７）にＤ［２６：１６］（１１６）を接続し、Ｄ［１５：０］（１３６）にＤ［１５：０］（１１６）を接続する。一方、メモリ１（１４０）のＡ［２６：１６］（１４７）にはＤ［１０：０］（１１６）を接続し、Ｄ［１５：０］（１４６）にはＤ［３１：１６］（１１６）を接続する。
　さらに、第２の実施形態では、
メモリ制御装置（１１０）のＣＬＫ０（１１１）は、メモリ０（１３０）のＣＬＫ（１３１）及びメモリ１（１４０）のＣＬＫ（１４１）に接続され、
メモリ制御装置（１１０）のＮＣＳ０（１１３）は、メモリ０（１３０）のＮＣＳ（１３３）及びメモリ１（１４０）のＮＣＳ（１４３）に接続され、
メモリ制御装置（１１０）のＮＯＥ０（１１４）は、メモリ０（１３０）のＮＯＥ（１３４）及びメモリ１（１４０）のＮＯＥ（１４４）に接続され、
メモリ制御装置（１１０）のＮＷＥ０（１１５）は、メモリ０（１３０）のＮＷＥ（１３５）及びメモリ１（１４０）のＮＷＥ（１４５）に接続される。
　また、メモリ制御装置（１１０）のＮＡＤＶ０（１１２）は、メモリ０（１３０）のＮＡＤＶ（１３２）に、
メモリ制御装置（１１０）のＮＡＤＶ１（１２２）は、メモリ１（１４０）のＮＡＤＶ（１４２）に、共有されることなくそれぞれ接続される。
　メモリ０（１３０）及びメモリ１（１４０）の各信号線の本数が３２本の場合、図１１に示した第１の従来例では６４本の信号線が必要であったが、第２の実施形態の接続構成によれば、３８本の信号線で接続可能である。また、メモリ制御装置（１１０）の信号線の接続本数が図１に示した第１の実施形態よりも少ない構成で、スループットの向上も図ることができる。
　図５は、第２の実施形態の接続構成におけるタイミングチャートの第１例である。図５に示すように、メモリ０（１３０）へは６サイクルのリードレイテンシ（２６０）を設定し、メモリ１（１４０）へは５サイクルのリードレイテンシ（６７０）を設定することによって、メモリ制御装置（１１０）のＮＡＤＶ１の制御のみで２つのメモリ０（１３０）及びメモリ１（１４０）にアクセスし、サイクル２４２以降で同時にデータリードが可能となる。
　なお、メモリ制御装置（１１０）のＤ［３１：０］（１１６）以外の信号線の共有は必ずしも必要でない。当該共有がない場合であっても、図１１に示した第１の従来例よりも大幅に信号線数を削減でき、図１２に示した第２の従来例の略２倍のスループットが得られる。したがって、本発明は上記実施形態に限定されるものではない。また、全ての信号線のビット幅は上記説明の数値に限定されない。また、リードレイテンシ（２６０、２７０、３６０、６７０）又はライトレイテンシ（３７０）は、システム上必要な値をメモリへ設定すれば良く、上記説明のレイテンシである必要はない。さらに、本発明は、２つのメモリ０（１３０）及びメモリ１（１４０）に限定されず、３つ以上のメモリから構成されていても良い。
（第３の実施形態）
　図６は、メモリ制御装置、２つのＣＰＵ及びＤＭＡＣを備えたシステムを示すブロック図である。図６に示すシステム（９００）では、メモリ制御装置（１１０）と、ＣＰＵ０（９１０）及びＣＰＵ１（９２０）と、ＤＭＡＣ（９３０）とがバス（９４０）を介してそれぞれ接続されている。なお、ＣＰＵ０（９１０）、ＣＰＵ１（９２０）及びＤＭＡＣ（９３０）は、メモリ０（１３０）又はメモリ１（１４０）に対するアクセス発行元（１２００）である。
　第３の実施形態では、図７のアクセスビット幅が異なる場合のメモリアクセス種別例に示すように、アクセス発行元（１２００）が発行するアクセスビット幅の違いによって、メモリ０（１３０）及びメモリ１（１４０）に同時にアクセスしたり、別々にアクセスできるようにメモリ制御装置（１１０）を設計しても良い。また、図８のアクセス発行元（１２００）が異なる場合のメモリアクセス種別例に示すように、アクセス発行元（１２００）の違いによって、メモリ０（１３０）及びメモリ１（１４０）に同時にアクセスしたり、別々にアクセスできるようメモリ制御装置（１１０）を設計しても良い。
　図９は、メモリ０（１３０）及びメモリ１（１４０）に同時にアクセスするまでの、システム（９００）の起動シーケンス例を示す。なお、システム（９００）が起動直後の状態でメモリ制御装置（１１０）がメモリ０（１３０）へアクセスするよう、メモリ制御装置（１１０）は設計されている。システム（９００）が起動直後、メモリ０（１３０）からのリード処理（１０００）が行われ、ＣＰＵ０（９１０）が処理を始める。ＣＰＵ０（９１０）は、本発明の機能を有効にするプログラム（１００１）内で、レジスタ（１６０）を制御する。図１０は、レジスタ設定例を示す図である。図１０に示すように、レジスタ値（１３００）の初期状態は「０」であり、レジスタ値（１３００）の場合、メモリ０（１３０）へのみアクセスが行われる。プログラム（１００１）を実行してレジスタ（１６０）のレジスタ値（１３００）を「１」に設定すると、本発明の機能である同時アクセスを有効にできる。
　なお、上記説明では、レジスタ（１６０）のレジスタ値（１３００）を「０」又は「１」としたが、必ずしもこれらの値である必要はない。また、レジスタ値（１３００）が「０」の際、メモリ０（１３０）にアクセス可能としたが、必ずしもメモリ０（１３０）にアクセスさせる必要はなく、メモリ１（１４０）にアクセスさせても図１１に示した第１の従来例よりも大幅に信号線数を削減できる。また、図１２に示した第２の従来例の略２倍のスループットが得られる。
　なお、システム（９００）は、ＣＰＵ０（９１０）、ＣＰＵ１（９２０）及びＤＭＡＣ（９３０）がバス（９４０）を介して互いに接続された構成には限定されず、他の構成であっても同様の効果を奏する。また、アクセス種別は、図７のアクセスビット幅が異なる場合のメモリアクセス種別例や、図８のアクセス発行元（１２００）が異なる場合のメモリアクセス種別例に限定されず、上記アクセス種別定義は他の実施形態に適用しても、図１１に示す第１の従来例よりも大幅に信号線数を削減できる。また、図１２に示した第２の従来例の略２倍のスループットが得られる。
　本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本出願は、2008年4月7日出願の日本特許出願（特願2008－099259）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明に係るメモリ制御装置は、従来技術と比較して必要最小限のピン数増加で大幅な性能向上を実現できる。また、既存のメモリを用いることが可能であるため、アドレスとデータを時分割で共有するメモリの制御装置等として有用である。

Claims (6)

  1. 　アドレスとデータを時分割で共有する複数のメモリを制御するメモリ制御装置であって、
    　第１のメモリのデータバス幅以上のアドレスを第２のメモリのデータバスビットで表現し、前記第２のメモリのデータバス幅以上のアドレスを前記第１のメモリのデータバスビットで表現して、前記複数のメモリに同時アクセスするメモリ制御装置。
  2. 　前記複数のメモリに対して、リードとライトを同時に行う請求項１記載のメモリ制御装置。
  3. 　前記複数のメモリに対するアクセス方法を、アクセス種別に応じて変更する請求項１記載のメモリ制御装置。
  4. 　前記複数のメモリに対するアクセス方法を、設定レジスタの値に応じて変更する請求項１記載のメモリ制御装置。
  5. 　請求項１～４のいずれか一項に記載のメモリ制御装置を含むシステム。
  6. 　アドレスとデータを時分割で共有する複数のメモリを制御するメモリ制御装置が前記複数のメモリに接続するメモリ接続方法であって、
    　前記メモリ制御装置が、第１のメモリのデータバス幅以上のアドレスを第２のメモリのデータバスビットで表現し、前記第２のメモリのデータバス幅以上のアドレスを前記第１のメモリのデータバスビットで表現して、前記複数のメモリに同時アクセスするメモリ接続方法。
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