TWI397855B - 減少接腳數之方法以及使用其之微處理器 - Google Patents

Description

減少接腳數之方法以及使用其之微處理器

本發明是有關於一種微處理器，且特別是有關於一種可減少接腳數之微處理器。

近年來，由於科技的發展快速，許多消費性電子產品，例如電視、顯示器、甚至於馬達，也開始應用了單晶片微處理器之技術。

第1圖是傳統8032單晶片微處理器接腳圖。請參考第1圖，在此介紹幾個重要的接腳。接腳P0.0~P0.7、P1.0~P1.7、P2.0~P2.7以及P3.0~P3.7分別是4個連接埠port(0)、port(1)、port(2)與port(3)的多個接腳。其中，P0開頭的標號代表port(0)、P1開頭的標號代表port(1)、P2開頭的標號代表port(2)、P3開頭的標號代表port(3)。接腳ALE是輸出低位元位址閂鎖控制信號，用來控制外部閂鎖器將連接埠P0所輸出的低位元位址匯流排鎖住。接腳PSEN是輸出程式存取致能控制信號，用以啟動外部記憶體，以對外部記憶體進行資料存取。

第2圖是傳統8032單晶片微處理器存取外部記憶體之電路方塊圖。請參考第2圖，此電路包括一8032單晶片微處理器201、閂鎖電路202以及快閃記憶體203。第3圖是第2圖的電路的波形圖。請同時參考第2圖以及第3圖，一般來說，連接埠P0(P0[7]~P0[0])是用以對外部的記憶體，在此指的是快閃記憶體23，輸出低位元位 址A0~A7，並且用以對快閃記憶體203進行資料存取。連接埠P2(P2[7]~P2[0])是用以輸出高位元位址A8~A15。

在對快閃記憶體203進行資料存取時，一般是以4個時脈T1~T4為一個周期。時脈T1上升時，存取致能接腳PSEN的電壓也會由邏輯低電壓轉為邏輯高電壓，此時快閃記憶體203的資料匯流排為高阻抗狀態。接著，位址閂鎖接腳ALE的電壓也會由邏輯低電壓轉為邏輯高電壓跟著上升，此時微處理器201會開始從連接埠P0輸出低位元位址A0~A7。接下來，時脈T2的上升邊緣時，微處理器201會開始從連接埠P2輸出高位元位址A8~A15。接下來，位址閂鎖接腳ALE的電壓由邏輯高電壓轉為邏輯低電壓時，低位元位址A0~A7被閂鎖電路202閂鎖住。接下來，時脈T2的上升邊緣時，連接埠P0被設為高阻抗狀態。當存取致能接腳PSEN的電壓由邏輯高電壓轉為邏輯低電壓時，快閃記憶體203便會根據/WE控制信號輸出或寫入資料。

由上操作可知，此微處理器201為了維持上述操作，至少需要19個接腳數。在產品的研發過程中，由於需要常常的更新軟體，因此，採用在外部的快閃記憶體203相對的是比較有彈性的作法。當產品研發完成時，軟體則無須更動。因此，軟體將會直接燒錄在微處理器201中，例如將原本的8032微處理器改為8051微處理器。但是，上述的微處理器201在產品開發完成後，仍會留下額外的19個接腳，因此，至少會造成以下缺陷：

1.微處理器的積體電路之面積無法縮小。由於在積體電路中，焊墊(PAD)數必須大於等於接腳數，因此，積體電路的晶片面積(die size)相對的無法縮小。

2.產品的佈局受到限制。由於產品研發完成後，這些接腳(P0.1~P0.8；P2.1~P2.8)被使用的機會相對較小，但是這些接腳仍然要占用相當大的面積，因而造成了印刷電路板之佈局的限制。

有鑑於此，本發明之一目的在提供一種減少接腳數之微處理器，利用高位元位址、低位元位址與資料共用匯流排方式，減少接腳數目，並達成縮小積體電路之佈局面積之目的。

為達上述目的，本發明提出一種減少接腳數之微處理器，包括一微處理核心電路，其包含一高位元位址匯流排及一低位元位址/資料匯流排，用以產生一第一位址閂鎖信號、一讀寫控制信號、以及一存取致能信號；一延遲電路，係接收第一位址閂鎖信號，並延遲預設時間後輸出一第二位址閂鎖信號；一多工器，係接收高位元位址匯流排與低位元位址/資料匯流排，並包含一共用匯流排，並由第二位址閂鎖信號作為控制信號，其中當該第二位址閂鎖信號被致能時，該多工器將低位元位址/資料匯流排與共用匯流排導通，當該第二位址閂鎖信號未被致能時，該多 工器將高位元位址匯流排與共用匯流排導通；一共用匯流排連接埠，具有8個接腳，係連接於多工器之共用匯流排；一第一位址閂鎖接腳，係用以輸出第一位址閂鎖信號；一第二位址閂鎖接腳，係用以輸出第二位址閂鎖信號；一讀寫控制接腳，用以輸出讀寫控制信號；以及一存取致能接腳，用以輸出存取致能信號。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

第4圖是根據本發明實施例所繪示的微處理器41之電路圖。請參考第4圖，此微處理器41包括一微處理核心電路401、一延遲電路402、一多工器403、一共用匯流排連接埠接腳匯流排、第一位址閂鎖接腳/ALE1、第二位址閂鎖接腳/ALE2、一讀寫控制接腳/WR以及一程式存取致能接腳/PSEN。在此實施例中，微處理核心電路401是以8032微處理器的核心作為舉例。此微處理器如同習知技術所述，具有一高位元位址匯流排(P2[7]~P2[0])、一低位元位址/資料匯流排(P0[7]~P0[0])一位址閂鎖端ALE、一讀寫控制端WR、以及程式存取致能端PSEN。位址閂鎖端ALE用以輸出第一位址閂鎖信號A401。程式存取致能端PSEN用以輸出一存取致能信號P401。讀寫控制接腳/WR用以輸出一讀寫控制信號。

延遲電路402主要是接收前述位址閂鎖信號A401， 並延遲預設時間後輸出一第二位址閂鎖信號A402。多工器403耦接前述高位元位址匯流排(P2[7]~P2[0])與前述低位元位址/資料匯流排(P0[7]~P0[0])，並透過一共用匯流排CBUS分享此兩匯流排。共用匯流排連接埠C_port具有8個接腳，連接於前述多工器403之共用匯流排CBUS。第一位址閂鎖接腳/ALE1耦接位址閂鎖端ALE，用以輸出前述第一位址閂鎖信號A401。第二位址閂鎖接腳/ALE2耦接延遲電路402，用以輸出延遲電路402所輸出的第二位址閂鎖信號A402。

第5圖是根據本發明實施例所繪示的微處理器與外部記憶體的系統電路圖。請參考第5圖，此電路包括上述微處理器41以及一外部記憶體電路42，其中此外部記憶體電路42包括第一閂鎖電路421、第二閂鎖電路422以及快閃記憶體423。此微處理器41的輸出接腳包括上述之共用匯流排連接埠C_port、第一位址閂鎖接腳ALE1、第二位址閂鎖接腳ALE2、讀寫控制接腳/WR以及程式存取致能接腳PSEN。以下便以此微處理器41存取外部的記憶體電路做舉例以說明本發明之精神。

第6圖是根據本發明實施例第4圖以及第5圖所繪示的操作波形圖。請參考第4圖、第5圖以及第6圖，當微處理器41開始執行存取外部記憶體電路42資料的動作時，在此以讀取作舉例。首先，微處理器41會藉由存取致能接腳/PSEN將存取致能信號P401由邏輯低電壓轉為邏輯高電壓，此時，快閃記憶體423為失能狀態。接著，在一預定時間T1之後，微處理器41控制第一位址閂鎖信 號A401以及第二位址閂鎖信號A402由邏輯低電位轉為邏輯高電位。接下來，T2時間時，微處理器41由共用連接埠C_port輸出一高位元位址A8~A15。T3時間時，微處理器41控制第一位址閂鎖信號A401由邏輯高電位轉為邏輯低電位，使第二閂鎖電路422閂鎖住高位元位址A8~A15。T4時間時，微處理器41由共用連接埠C_port輸出一低位元位址A0~A7。T5時間時，微處理器41中的延遲電路402控制第二位址閂鎖信號A402由邏輯高電位轉為邏輯低電位，使第一閂鎖電路421閂鎖住低位元位址A0~A7。T6時間時，微處理器41控制存取致能信號P401由邏輯高電位轉為邏輯低電位。之後，微處理器41會藉由控制讀寫控制接腳/WR之電壓決定是讀取或寫入。至此，在T7時間時，快閃記憶體423便可以根據低位元位址A0~A7以及高位元位址A8~A15，將對應的資料輸出至共用連接埠C_port。

由上述實施例可以看出，上述之微處理器41雖然額外增加了多工器403以及延遲電路402，但是卻減少了7個接腳，相對的，就是減少了7個焊墊。也就是說，本實施例之微處理器41可以成功的縮小積體電路之佈局面積，並且可以使系統的電路佈局更加簡易。

綜上所述，本發明的精神是利用在微處理器中共用同一個連接埠，用以傳送高位元位址以及低位元位址，並且還利用額外新增兩個位址閂鎖接腳，分別用以閂鎖高位元位址以及低位元位址。因此，除了可以達成減少接腳數目之目的外，還可以達成縮小積體電路之佈局面積之目的， 並且使使用此微處理器之系統的電路佈局更加簡易。

在較佳實施例之詳細說明中所提出之具體實施例僅用以方便說明本發明之技術內容，而非將本發明狹義地限制於上述實施例，在不超出本發明之精神及以下申請專利範圍之情況，所做之種種變化實施，皆屬於本發明之範圍。因此本發明之保護範圍當視後附之申請專利範圍所界定者為准。

P0.0~P0.7、P1.0~P1.7、P2.0~P2.7、P3.0~P3.7、P0[7]~P0[0]、P2[7]~P2[0]‧‧‧8032微處理器的連接埠接腳

port(0)、port(1)、port(2)、port(3)、P0、P2‧‧‧8032微處理器的連接埠

ALE‧‧‧位址閂鎖接腳

PSEN‧‧‧存取致能接腳

201‧‧‧8032單晶片微處理器

202‧‧‧閂鎖電路

203、423‧‧‧快閃記憶體

/WE‧‧‧讀寫控制接腳

41‧‧‧微處理器

42‧‧‧外部記憶體電路

421‧‧‧第一閂鎖電路

422‧‧‧第二閂鎖電路

401‧‧‧8032微處理核心電路

402‧‧‧延遲電路

403‧‧‧多工器

ALE1、ALE2‧‧‧位址閂鎖接腳

CBUS‧‧‧共用匯流排

C_port‧‧‧共用匯流排連接埠

/WR‧‧‧讀寫控制接腳

第1圖是傳統8032單晶片微處理器接腳圖。

第2圖是傳統8032單晶片微處理器在研發系統時，其電路方塊圖。

第3圖是第2圖的電路的波形圖。

第4圖是根據本發明實施例所繪示的微處理器41之電路圖。

第5圖是根據本發明實施例所繪示的微處理器與外部記憶體的系統電路圖。

第6圖是根據本發明實施例第4圖以及第5圖所繪示的操作波形圖。

41‧‧‧微處理器

ALE1、ALE2‧‧‧位址閂鎖接腳

PSEN‧‧‧存取致能接腳

/WR‧‧‧讀寫控制接腳

401‧‧‧8032微處理核心電路

402‧‧‧延遲電路

403‧‧‧多工器

CBUS‧‧‧共用匯流排

C_port‧‧‧共用匯流排連接埠

Claims (10)

1. 一種微處理器，包括：一微處理核心電路，包括一高位元位址匯流排、一低位元位址/資料匯流排，用以產生一第一位址閂鎖信號、一讀寫控制信號、以及一存取致能信號；一延遲電路，係接收前述第一位址閂鎖信號，並輸出一第二位址閂鎖信號，其中，當該第一位址閂鎖信號由第一邏輯電位轉為第二邏輯電位時，該第二位址閂鎖信號由第一邏輯電位轉為第二邏輯電位，當該第一位址閂鎖信號由第二邏輯電位轉為第一邏輯電位時，該第二位址閂鎖信號仍維持第二邏輯電位一預設時間後才轉為第一邏輯電位；一多工器，係耦接前述高位元位址匯流排與前述低位元位址/資料匯流排，並包括一共用匯流排，根據前述第二位址閂鎖信號，當該第二位址閂鎖信號被致能時，該多工器將前述低位元位址/資料匯流排與該共用匯流排導通，當該第二位址閂鎖信號未被致能時，該多工器將前述高位元位址匯流排與該共用匯流排導通；一共用匯流排連接埠，具有多個接腳，係連接於前述多工器之共用匯流排，其中，前述多工器之共用匯流排的接腳數目與該共用匯流排連接埠接腳數目相同；多個銲墊(PAD)，其數目等於該共用匯流排連接埠的該些接腳的數目，每一個銲墊分別獨立的耦接在對應的該些接腳與對應的共用匯流排的其中之一信號線；一第一位址閂鎖接腳，係用以輸出前述第一位址閂鎖信號；一第二位址閂鎖接腳，係用以輸出前述第二位址閂鎖信號； 一讀寫控制接腳，用以輸出前述讀寫控制信號；以及一存取致能接腳，用以輸出前述存取致能信號，其中，該共用匯流排連接埠、該多工器、延遲電路、微處理核心電路以及該些銲墊(PAD)被配置於同一積體電路中，其中，當對該積體電路外部的一記憶體進行存取時，該微處理器透過該些銲墊(PAD)以及該共用匯流排連接埠，將該高位元位址匯流排傳送的高位元位址以及該低位元位址/資料匯流排傳送的低位元位址傳送給該記憶體。
2. 如申請專利範圍第1項所記載之微處理器，其中該共用匯流排連接埠具有8個接腳。
3. 一種微處理器，適用於控制一外部記憶體電路，該微處理器包括：一共用匯流排連接埠，包括多個接腳；一微處理核心電路，包括一高位元位址匯流排、一低位元位址/資料匯流排；一多工器；一延遲電路；一第一位址閂鎖接腳，用以輸出一第一位址閂鎖信號；一第二位址閂鎖接腳，用以輸出一第二位址閂鎖信號，其中，當該第一位址閂鎖信號由第一邏輯電位轉為第二邏輯電位時，該第二位址閂鎖信號由第一邏輯電位轉為第二邏輯電位，當該第一位址閂鎖信號由第二邏輯電位轉為第一邏輯電位時，該第二位址閂鎖信號仍維持第二邏輯電位該預 設時間後才轉為第一邏輯電位；以及一程式存取致能接腳，用以輸出一程式存取致能信號，啟動該外部記憶體電路，其中，該共用匯流排連接埠、該多工器、該延遲電路、該微處理核心電路以及該些銲墊(PAD)被配置於同一積體電路中，其中，當對該積體電路外部的該外部記憶體電路進行存取時，該微處理器透過該些銲墊(PAD)以及該共用匯流排連接埠，將該高位元位址匯流排傳送的高位元位址以及該低位元位址/資料匯流排傳送的低位元位址傳送給該外部記憶體電路，其中，該微處理器在存取該外部記憶體電路時，進行以下動作：a.失能該程式存取致能信號；b.一第一預定時間後，控制該第一位址閂鎖信號以及該第二位址閂鎖信號由一第一邏輯電位轉為一第二邏輯電位；c.一第二預定時間後，由該共用連接埠輸出一高位元位址；d.一第三預定時間後，控制該第二位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位；e.一第四預定時間後，由該共用連接埠輸出一低位元位址；f.一第五預定時間後，控制該第一位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位；以及g.一第六預定時間後，致能該程式存取致能信號，並根據該低位元位址以及該高位元位址，透過該共用連接埠，存取該外部記憶體電路，其中，該第一預定時間在該第二預定時間之前；該第二預定時 間在該第三預定時間之前；該第三預定時間在該第四預定時間之前；該第四預定時間在該第五預定時間之前；該第五預定時間在該第六預定時間之前。
4. 如申請專利範圍第3項所記載之微處理器，更包括：該微處理核心電路，包括一程式存取致能端、一位址閂鎖端、一第一連接埠以及一第二連接埠，其中該位址閂鎖端耦接該第一位址閂鎖接腳，用以輸出該第一位址閂鎖信號，且該程式存取致能端耦接該程式存取致能接腳，用以輸出該程式存取致能信號；該多工器，包括一第一連接匯流排、一第二連接匯流排、一輸出匯流排以及一控制端，該第一連接匯流排耦接該第一連接埠，該第二連接匯流排耦接該第二連接埠，該輸出匯流排耦接該共用連接埠；以及該延遲電路，其輸入端耦接該位址閂鎖端，其輸出端用以輸出該第二位址閂鎖信號，當該第一位址閂鎖信號由該第一邏輯電位轉為該第二邏輯電位時，控制該第二位址閂鎖信號由該第一邏輯電位轉為該第二邏輯電位，當該第二位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位時，延遲一預定時間後，再控制該第一位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位。
5. 如申請專利範圍第3項所記載之微處理器，更包括：一讀寫控制接腳，用以輸出一讀寫控制信號，以控制該外部記憶體電路進行讀取資料或寫入資料。
6. 如申請專利範圍第4項所記載之微處理器，更包括：一讀寫控制接腳，用以輸出一讀寫控制信號，以控制該外部記憶體電路進行讀取資料或寫入資料，其中該微處理核心電路更包括一讀寫控制端，用以輸出該讀寫控制信號。
7. 如申請專利範圍第3項所記載之微處理器，其中該外部記憶體電路包括：一第一位址閂鎖電路，其輸入匯流排耦接該共用連接埠，其閂鎖端耦接該第一位址閂鎖接腳，當該第一位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位，將該共用連接埠所輸出的該低位元位址閂鎖至其輸出匯流排；一第二位址閂鎖電路，其輸入匯流排耦接該共用連接埠，其閂鎖端耦接該第二位址閂鎖接腳，當該第二位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位，將該共用連接埠所輸出的該高位元位址閂鎖至其輸出匯流排；以及一非揮發性記憶體，包括一資料匯流排、一低位元位址匯流排、一高位元位址匯流排以及一致能接腳，該資料匯流排耦接該共用連接埠，該低位元位址匯流排耦接該第一位址閂鎖電路的輸出匯流排，該高位元位址匯流排耦接該第二位址閂鎖電路的輸出匯流排，該致能接腳耦接該程式存取致能接腳。
8. 一種減少接腳數之方法，適用於一微處理器，其中該微處理器共用一共用連接埠，該方法包括： 提供一第一位址閂鎖接腳，用以輸出一第一位址閂鎖信號；提供一第二位址閂鎖接腳，用以輸出一第二位址閂鎖信號，其中，當該第一位址閂鎖信號由第一邏輯電位轉為第二邏輯電位時，該第二位址閂鎖信號由第一邏輯電位轉為第二邏輯電位，當該第一位址閂鎖信號由第二邏輯電位轉為第一邏輯電位時，該第二位址閂鎖信號仍維持第二邏輯電位該預設時間後才轉為第一邏輯電位；以及提供一程式存取致能接腳，用以輸出一程式存取致能信號，啟動一外部記憶體電路，提供一微處理核心電路，包括一高位元位址匯流排、一低位元位址/資料匯流排；提供一多工器；提供一延遲電路；其中，該共用匯流排連接埠、該多工器、該延遲電路、該微處理核心電路以及該些銲墊(PAD)被配置於同一積體電路中，其中，當對該積體電路外部的一外部記憶體電路進行存取時，該微處理器透過該些銲墊(PAD)以及該共用匯流排連接埠，將該高位元位址匯流排傳送的高位元位址以及該低位元位址/資料匯流排傳送的低位元位址傳送給該外部記憶體電路，當該微處理器在存取該外部記憶體電路時，進行以下動作：a.失能該程式存取致能信號；b.一第一預定時間，控制該第一位址閂鎖信號以及該第二位址閂鎖信號由一第一邏輯電位轉為一第二邏輯電位； c.一第二預定時間，由該共用連接埠輸出一高位元位址；d.一第三預定時間，控制該第二位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位；e.一第四預定時間，由該共用連接埠輸出一低位元位址；f.一第五預定時間，控制該第一位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位；以及g.一第六預定時間，致能該程式存取致能信號，並根據該低位元位址以及該高位元位址，透過該共用連接埠，存取該外部記憶體電路，其中，該第一預定時間在該第二預定時間之前；該第二預定時間在該第三預定時間之前；該第三預定時間在該第四預定時間之前；該第四預定時間在該第五預定時間之前；該第五預定時間在該第六預定時間之前。
9. 如申請專利範圍第8項所記載之減少接腳數之方法，其中，當該第一位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位，該低位元位址被閂鎖。
10. 如申請專利範圍第8項所記載之減少接腳數之方法，其中，當該第二位址閂鎖信號由該第二邏輯電位轉為該第一邏輯電位，該高位元位址被閂鎖。