JP2013143168A - マルチチップパッケージとそのテスト方法 - Google Patents

Abstract

【課題】マルチチップパッケージの消費電流のピーク値を低減する。
【解決手段】本発明の一つの実施形態によれば、マルチチップパッケージは、複数のメモリチップを備える。メモリチップ１１ａは、クロック信号を生成するクロック発生回路１１２と、前記クロック信号を用いて周辺回路を駆動して、前記メモリセルアレイ１１１に対するアクセスを制御するシーケンス制御回路１１５と、クロック出力制御回路１１３とを備える。クロック出力制御回路１１３は、全メモリチップに同一のアクセスを実行せしめる全チップアクセス指令を受信した場合に、自メモリチップ１１ａの識別情報に応じた期間だけ前記シーケンス制御回路１１５に供給するクロックを停止することによって前記シーケンス制御回路１１５による前記全チップアクセス指令に基づくアクセスの開始タイミングを遅延せしめる。
【選択図】図１０

Description

本発明の実施形態は、マルチチップパッケージとそのテスト方法に関する。

コンピュータシステムに用いられるメモリシステムとして、ＮＡＮＤ型の記憶セルを備えるメモリチップを搭載したＳＳＤ（Solid State Drive）が注目されている。ＳＳＤは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。

ＳＳＤを設計する場合、メモリチップのアクセス制御を実行する転送コントローラのピン数や実装面積が限られた中で、データ容量を増やすために、メモリチップを複数枚スタック（積層）したマルチチップパッケージを使用する必要がある。かかるマルチチップパッケージにおいて、マルチチップパッケージを構成する夫々のメモリチップを同時に動作させた場合、各メモリチップの電流のピークが互いに重なり、マルチチップパッケージ全体として大きな電流ピークを発生させてしまうことがあった。このような大きな電流ピークは、ＳＳＤあるいはＳＳＤを搭載するシステムの電源電圧を降下させ、結果としてＳＳＤやシステムの誤作動を引き起こすことがある。

特開２００５−２５１３４７号公報

本発明の一つの実施形態は、消費電流のピーク値を低減したマルチチップパッケージとそのテスト方法を提供することを目的とする。

本発明の一つの実施形態によれば、マルチチップパッケージは、メモリセルアレイと、前記メモリセルアレイに印加する電位を生成する電位発生回路と、前記メモリセルアレイに前記電位発生回路が生成した電位を印加して前記メモリセルアレイに対するアクセスを行う周辺回路と、を夫々備える複数のメモリチップを備える。夫々のメモリチップは、クロック信号を生成するクロック発生回路と、前記クロック発生回路が生成したクロック信号を用いて前記周辺回路を駆動して、前記メモリセルアレイに対するアクセスを制御するシーケンス制御回路と、クロック出力制御回路とを備える。クロック出力制御回路は、全メモリチップに同一のアクセスを実行せしめる全チップアクセス指令を受信した場合に、自メモリチップの識別情報に応じた期間だけ前記シーケンス制御回路に供給するクロックを停止することによって前記シーケンス制御回路による前記全チップアクセス指令に基づくアクセスの開始タイミングを遅延せしめる。

図１は、第１の実施の形態にかかるマルチチップパッケージを適用したＮＡＮＤメモリを搭載するＳＳＤの構成例を示す図である。 図２は、ＮＡＮＤメモリのレイアウトを示す図である。 図３は、ＮＡＮＤメモリの断面図である。 図４は、メモリチップ１１ａ〜１１ｄ間の接続例を説明する図である。 図５は、１個のブロックの構成例を示す回路図である。 図６は、４値データ記憶方式でのしきい値分布の例を示す図である。 図７は、プログラム動作が行われた場合の１つのメモリチップにて消費される電流の時間変化を説明する図である。 図８は、全チップ動作処理としてプログラム動作を実行せしめるための全チップ動作コマンドの発行例を示す図である。 図９は、全チップ動作処理としてイレース動作を実行せしめるための全チップ動作コマンドの発行例を示す図である。 図１０は、メモリチップの構成例を説明する図である。 図１１は、基本クロック出力制御回路１１３の構成例を説明する図である。 図１２は、１つのメモリチップ１１に対して単独でプログラムする場合における各信号の状態遷移を説明するタイミングチャートである。 図１３は、全チップ動作処理によりメモリチップにプログラムする場合における各信号の状態遷移を説明するタイミングチャートである。 図１４は、テスト装置の構成例を説明する図である。 図１５は、テスト装置を用いたテスト方法を説明するフローチャートである。

以下に添付図面を参照して、実施形態にかかるマルチチップパッケージとそのテスト方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。ここでは、メモリチップの一例としてＮＡＮＤ型の記憶セルを備えるメモリチップを例に挙げて説明するが、本実施の形態の適用対象はＮＡＮＤ型のメモリチップだけに限定しない。また、マルチチップパッケージ内部において複数のメモリチップは必ずしも積層されていなくてもよい。

（第１の実施形態）
図１は、本発明の第１の実施の形態にかかるマルチチップパッケージを適用したＮＡＮＤメモリを具備するＳＳＤの構成例を示す図である。図示するように、ＳＳＤ１００は、パーソナルコンピュータなどのホスト装置２００とＡＴＡ（Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、ＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ規格などに準拠した通信インタフェースで接続され、ホスト装置２００の外部記憶装置として機能する。

ＳＳＤ１００は、ＮＡＮＤメモリ１と、ホスト装置２００とＮＡＮＤメモリ１との間のデータ転送を実行する転送コントローラ２と、転送コントローラ２が転送データを一時格納するための揮発性メモリであるＲＡＭ３と、電源回路４とを備えている。ホスト装置２００から送信されてきたデータは、転送コントローラ２の制御の下、いったんＲＡＭ３に格納され、その後、ＲＡＭ３から読み出されてＮＡＮＤメモリ１に書き込まれる。電源回路４は、転送コントローラ２およびＮＡＮＤメモリ１を駆動するための内部電源（電源電位Ｖｃｃおよび接地電位Ｖｓｓ）を生成し、生成した内部電源を転送コントローラ２およびＮＡＮＤメモリ１の夫々に供給する。

転送コントローラ２は、ホスト装置２００との間の通信インタフェースの制御およびホスト装置２００とＲＡＭ３との間のデータ転送の制御を実行するホストインタフェースコントローラ（ホストＩ／Ｆコントローラ）２１と、ＲＡＭ３に対するデータのリード／ライトを制御するＲＡＭコントローラ２２と、ＮＡＮＤメモリ１とＲＡＭ３との間のデータ転送の制御を実行するＮＡＮＤコントローラ２３と、ファームウェアに基づいて転送コントローラ２全体の制御を実行するＭＰＵ２４と、を備えている。ホストＩ／Ｆコントローラ２１、ＲＡＭコントローラ２２、ＮＡＮＤコントローラ２３およびＭＰＵ２４はバスで互いに接続されている。

ＮＡＮＤコントローラ２３は、ＭＰＵ２４からの読み出し指示／書き込み指示／消去指示に基づいて、メモリチップ１１ａ〜１１ｄにコマンド、アドレス、データを含むＩ／Ｏ信号と制御信号とを送信し、メモリチップ１１ａ〜１１ｄは、Ｉ／Ｏ信号および制御信号に基づいてリード／プログラム／イレースを実行する。なお、転送コントローラ２および電源回路４とメモリチップ１１ａ〜１１ｄとの間の接続については後ほど詳述する。

ＮＡＮＤメモリ１は、１個のマルチチップパッケージとして構成されており、内部に、夫々個別に動作する複数（ここでは４つ）のメモリチップ１１ａ〜１１ｄを備えている。なお、ＳＳＤ１００は、複数のマルチチップパッケージを備えていてもよい。複数のマルチチップパッケージは、互いに異なるＩ／Ｏ信号線及び制御信号線（チャネル）を介して転送コントローラに接続されていてもよい。

図２は、ＮＡＮＤメモリ１のレイアウトを示す図である。図３は図２に示したＩＩ−ＩＩ線に沿ったＮＡＮＤメモリ１の断面図である。

基板５１上には、メモリチップ１１ａ、スペーサ５３、メモリチップ１１ｂ、スペーサ５３、メモリチップ１１ｃ、スペーサ５３およびメモリチップ１１ｄが順次積層されている。最下層のメモリチップ１１ａは、樹脂からなるアンダーフィル５４によって基板５１に固定されている。

基板５１上には、複数の端子（ボンディングパッド）５２が設けられている。メモリチップ１１ａ〜１１ｄが備える夫々のピンは、ボンディングワイヤ５５を介して基板５１上の端子５２に電気的に接続されている。基板５１上に積層された複数のメモリチップ１１ａ〜１１ｄ及びボンディングワイヤ５５は、モールド樹脂５７によって封止されている。基板５１の下には、半田ボール５６が設けられている。半田ボール５６は、端子５２に電気的に接続されている。ＮＡＮＤメモリ１は、例えば、ＳＳＤ１００が備えるプリント基板に、転送コントローラ２、ＲＡＭ３とともに半田実装される。転送コントローラ２からの各種信号は、半田ボール５６、端子５２およびボンディングワイヤ５５を介してメモリチップ１１ａ〜１１ｄが備える対応するピンに入力される。

なお、ここではＮＡＮＤメモリ１はＢＧＡ（Ball Grid Array）のパッケージ構造を有するとして説明しているが、ＰＧＡ（Pin Grid Array Package）など他のパッケージ構造で構成するようにしてもよい。

図４は、メモリチップ１１ａ〜１１ｄ間の接続例を説明する図である。図示するように、メモリチップ１１ａ〜１１ｄは、夫々２つのチップアドレス設定ピン１３１ａ、１３１ｂを備えている。チップアドレス設定ピン１３１ａ、１３１ｂの夫々は電源電位Ｖｃｃまたは接地電位Ｖｓｓの何れか１つに接続される。これにより、メモリチップ１１ａ〜１１ｄを互いに識別するためのチップアドレスが設定される。ここでは、電源電位Ｖｃｃが接続されている状態を“Ｈ（１）”とし、接地電位Ｖｓｓが接続されている状態を“Ｌ（０）”とする。また、チップアドレス設定ピン１３１ａの状態はチップアドレスＣＡＤＤのうちの上位桁ＣＡＤＤ０を、チップアドレス設定ピン１３１ｂの状態はチップアドレスＣＡＤＤのうちの下位桁ＣＡＤＤ１を、夫々示すものとする。例えば、メモリチップ１１ａには、チップアドレス設定ピン１３１ａ、１３１ｂに共に接地電位Ｖｓｓが接続され、チップアドレスＣＡＤＤとして“００”が設定されている。また、メモリチップ１１ｂ〜１１ｃには、チップアドレスＣＡＤＤとして、“０１”、“１０”、“１１”が夫々設定されている。

転送コントローラ２からの制御信号線は、メモリチップ１１ａ〜１１ｄに共通入力される。なお、制御信号は、チップイネーブル信号（ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、ライトプロテクト信号（ＷＰ）を含む。Ｉ／Ｏ信号線は、転送コントローラ２とメモリチップ１１ａ〜１１ｄの夫々との間でバス接続されている。ＮＡＮＤコントローラ２３が送信するＩ／Ｏ信号は、コマンド、アドレス、書き込みデータを含み、入出力回路１１４が送信するＩ／Ｏ信号は、読み出しデータを含む。メモリチップ１１ａ〜１１ｄの夫々からのレディービジー（Ｒｙ／Ｂｙ）信号線は、転送コントローラ２に共通接続されている。メモリチップ１１ａ〜１１ｄの夫々は、自メモリチップが動作中であるとき、Ｒｙ／Ｂｙ信号を“Ｂｙ”とし、動作中でないとき、Ｒｙ／Ｂｙ信号を“Ｒｙ”とする。

図１に戻り、メモリチップ１１ａ〜１１ｄの夫々は、ホスト装置２００からの書き込みデータを記憶するメモリセルアレイ１１１を備えている。

メモリセルアレイ１１１は、消去の単位となるブロックを複数備えて構成される。図５は、メモリセルアレイ１１１に含まれる１個のブロックの構成例を示す回路図である。図示するように、各ブロックは、Ｘ方向に沿って順に配列された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の整数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じてしきい値電圧が変化し、このしきい値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。

各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｑは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。

また、ビット線ＢＬ０〜ＢＬｐは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

図６は、１個のメモリセルトランジスタＭＴに２ビットの記憶を行う４値データ記憶方式でのしきい値分布の例を示している。４値データ記憶方式では、上位ページデータ“ｘ”と下位ページデータ“ｙ”で定義される４値データ“ｘｙ”の何れか一つをメモリセルトランジスタＭＴに保持可能である。この、４値データ“ｘｙ”は、メモリセルトランジスタＭＴのしきい値電圧の順に、例えば、データ“１１”、“０１”、“００”、“１０”が割り当てられる。データ“１１”は、メモリセルトランジスタＭＴのしきい値電圧が負の消去状態である。

下位ページ書き込み動作においては、データ“１１”（消去状態）のメモリセルトランジスタＭＴに対して選択的に、下位ビットデータ“ｙ”の書き込みによって、データ“１０”が書き込まれる。上位ページ書き込み前のデータ“１０”のしきい値分布は、上位ページ書き込み後のデータ“０１”とデータ“００”のしきい値分布の中間程度に位置しており、上位ページ書き込み後のしきい値分布よりブロードであってもよい。

上位ページ書き込み動作においては、データ“１１”のメモリセルと、データ“１０”のメモリセルに対して、それぞれ選択的に上位ビットデータ“ｘ”の書き込みが行われて、データ“０１”およびデータ“００”が書き込まれる。

以上のように構成されるメモリセルアレイ１１１において、リード／ライト（プログラム）／消去（イレース）動作時には、動作内容に応じて消費電流にピークが発生する。

一例として、プログラム動作時のピーク電流について説明する。図７は、プログラム動作が行われた場合の１つのメモリチップにて消費される電流の時間変化を説明する図である。プログラム動作時には、書き込み対象として選択されたメモリセルトランジスタＭＴの浮遊ゲート電極に電子を注入するために、ワード線ＷＬを介して書き込み先のメモリセルトランジスタＭＴの制御ゲート電極に高電圧のプログラミングパルスが印加される。該プログラミングパルスが印加されたとき、消費電流がピークとなる。プログラミングパルスは、メモリセルトランジスタＭＴのしきい値電圧が所望の電圧に到達するまで複数に分けて印加される。したがって、プログラム動作時には、図７に示すように、消費電流のピークが短時間に複数回出現する。

イレース動作時においては、メモリセルアレイ１１１の基板にイレース電圧（例えば２０Ｖ）を印加される際に消費電流がピークとなる。また、リード動作時においては、ワード線ＷＬにデータ（“１１”、“０１”、“０１”、“００”）に夫々対応するしきい値電圧を夫々識別するための読み出し（リード）電位が印加される際に、またビット線を充電する際に、消費電流がピークとなる。

ここで、１個のＮＡＮＤメモリ１に含まれているメモリチップ１１ａ〜１１ｄが同時に動作を行う場合がある。例えば、初期フォーマット時には、メモリチップ１１ａ〜１１ｄが同時にイレースを行う場合がある。そのような場合に、メモリチップ１１ａ〜１１ｄの消費電流のピークが重なると、ＮＡＮＤメモリ１全体として大きな電流ピークを発生させてしまう可能性がある。このような大きな電流ピークは、ＳＳＤ１００あるいはＳＳＤ１００を搭載するシステムの電源電圧を降下させ、結果としてＳＳＤ１００やシステムの誤作動を引き起こすことがある。そこで、実施の形態１では、メモリチップ１１ａ〜１１ｄは、メモリチップ１１ａ〜１１ｄに同時に動作せしめるコマンド（全チップ動作コマンド）を転送コントローラ２から受信すると、タイミングを夫々ずらして動作を開始するように構成される。なお、以降、メモリチップ１１ａ〜１１ｄが同時に動作する処理を全チップ動作処理ということとする。

図８は、全チップ動作処理としてプログラム動作を実行させるためのコマンド発行例を示す図であり、図９は、全チップ動作処理としてイレース動作を実行させるためのコマンド発行例を示す図である。

メモリチップ１１ａ〜１１ｄに全チップ動作処理を実行させるためには、まず、全チップ動作処理を示す旨の全チップ動作コマンドＣ１が発行される。次に、全チップ動作処理としてプログラムを実行させる場合には、図８に示すように、プログラム動作であることを示すプログラムコマンドＣ２が発行される。続いて、複数サイクル（ここでは５サイクル）に分割された書き込み先アドレス（Ａｄｄ１〜Ａｄｄ５）が順次送信され、アドレスの発行後、プログラム対象のデータ（Ｄａｔａ）が送信される。ここでは、Ａｄｄ１およびＡｄｄ２としてカラムアドレスが、Ａｄｄ３としてページアドレスが、Ａｄｄ４としてブロックアドレスが、Ａｄｄ５としてチップアドレスＣＡＤＤが、夫々送信される。書き込み先アドレス（Ａｄｄ１〜Ａｄｄ５）に続いて、プログラム対象のデータ（Ｄａｔａ）が送信される。最後に、プログラム開始を指示するプログラム開始コマンドＣ３が発行される。

メモリチップ１１ａ〜１１ｄの夫々は、プログラム開始コマンドＣ３を受信すると、夫々のチップアドレスＣＡＤＤに対応するクロック数だけ待機した後に、書き込みを開始する。なお、メモリチップ１１ａ〜１１ｄの夫々は、全チップ動作コマンドＣ１が送られてきた場合には、Ａｄｄ５として送信されてくるチップアドレスＣＡＤＤが自メモリチップを示しているか否かに関わらず、Ａｄｄ１〜Ａｄｄ４が示す自メモリチップ内のページにプログラム対象のデータ（Ｄａｔａ）の書き込みを実行する。

全チップ動作処理としてイレースを実行させる場合には、図９に示すように、全チップ動作コマンドＣ１の後にイレース動作であることを示すイレースコマンドＣ４が発行される。続いて、複数回（ここでは２回）に分割された消去対象の領域を示すアドレス（Ａｄｄ１、Ａｄｄ２）が送信される。ここでは、Ａｄｄ１としてブロックアドレスが、Ａｄｄ２としてチップアドレスＣＡＤＤが、夫々送信される。そして、最後にイレース開始を指示するイレース開始コマンドＣ５が発行される。

メモリチップ１１ａ〜１１ｄの夫々は、イレース開始コマンドＣ５を受信すると、夫々のチップアドレスＣＡＤＤに対応するクロック数だけ待機した後に、アドレスＡｄｄ１に指定されたブロックの消去を開始する。なお、メモリチップ１１ａ〜１１ｄの夫々は、全チップ動作コマンドＣ１が送られてきた場合には、Ａｄｄ２として送信されてくるチップアドレスＣＡＤＤが自メモリチップを示しているか否かに関わらず、自メモリチップが備えるメモリセルアレイ１１１のうちのアドレスＡｄｄ１により指定されたブロックの消去を実行する。

なお、以降、全チップ動作コマンドＣ１〜プログラム開始コマンドＣ３までのコマンド列および全チップ動作コマンドＣ１〜イレース開始コマンドＣ５までのコマンド列を全チップアクセス指令と総称する場合がある。また、全チップアクセス指令の末尾に送信されるプログラム開始コマンドＣ３やイレース開始コマンドＣ５を、アクセス開始コマンドと総称する場合がある。

図１０は、メモリチップ１１ａの構成例を説明する図である。なお、メモリチップ１１ｂ〜１１ｄは、以下に説明するメモリチップ１１ａと同一の構成を備えている。

図１０に示すように、メモリチップ１１ａは、メモリセルアレイ１１１のほかに、基本クロック発生回路１１２と、基本クロック出力制御回路１１３と、チップアドレス設定ピン１３１ａと、チップアドレス設定ピン１３１ｂと、制御信号ピン１３２と、Ｉ／Ｏ信号ピン１３３と、Ｒｙ／Ｂｙ信号ピン１３４と、入出力回路１１４と、シーケンス制御回路１１５と、電位発生回路１１６と、アドレス発生回路１１７と、ロウデコーダ１１８と、カラムデコーダ１１９と、センスアンプ／データラッチ回路１２０と、を備えている。電位発生回路１１６と、アドレス発生回路１１７と、ロウデコーダ１１８と、カラムデコーダ１１９と、センスアンプ／データラッチ回路１２０とは、協働して、メモリセルアレイ１１１に対するアクセスを行う周辺回路として機能する。

基本クロック発生回路１１２は、自メモリチップ１１ａが使用するクロック（基本クロック）を発生させ、基本クロックを基本クロック出力制御回路１１３に入力する。

チップアドレス設定ピン１３１ａ、１３１ｂに設定されているチップアドレスＣＡＤＤは、基本クロック出力制御回路１１３およびアドレス発生回路１１７に入力される。

入出力回路１１４は、ＮＡＮＤコントローラ２３が送信する制御信号を制御信号ピン１３２を介して受け付ける。また、入出力回路１１４は、Ｉ／Ｏ信号ピン１３３を介してＮＡＮＤコントローラ２３との間でＩ／Ｏ信号の送受信を行う。また、入出力回路１１４は、Ｒｙ／Ｂｙ信号ピン１３４を介してＲｙ／Ｂｙ信号の送信を行う。

入出力回路１１４が受け付けたコマンドおよび制御信号はシーケンス制御回路１１５に送られる。また、入出力回路１１４が受け付けたデータはセンスアンプ／データラッチ回路１２０に送られる。入出力回路１１４が受け付けたアドレスは、アドレス発生回路１１７に送られる。

アドレス発生回路１１７は、複数回に分けて送信されてきたアドレスを蓄積し、１つに結合する。結合されたアドレスは、上位から、チップアドレス、ロウアドレス、カラムアドレスを含んでいる。チップアドレスはシーケンス制御回路１１５、ロウアドレスはロウデコーダ１１８、カラムアドレスはカラムデコーダ１１９に夫々送られる。因みに、ロウアドレスは、上位から、ブロックアドレスとページアドレスとにより構成される。

シーケンス制御回路１１５は、基本クロック出力制御回路１１３を介して供給されたクロックを用いて周辺回路を駆動して、メモリセルアレイ１１１に対するアクセスを制御するステートマシンである。シーケンス制御回路１１５は、全チップ動作コマンドＣ１が入力されずにアドレスが入力された場合には、アドレス発生回路１１７から入力されたチップアドレスとチップアドレス設定ピン１３１ｃに設定されたチップアドレスＣＡＤＤとを比較し、自メモリチップ１１ａがアクセス対象となっているか否かを判定する。そして、自メモリチップ１１ａがアクセス対象であった場合、シーケンス制御回路１１５は、電位発生回路１１６、ロウデコーダ１１８、カラムデコーダ１１９、センスアンプ／データラッチ回路１２０に動作モードに応じた動作指令を送信する。

さらに、シーケンス制御回路１１５は、全チップ動作コマンドＣ１が入力された場合には、基本クロック出力制御回路１１３に、全チップ動作信号を発行する。全チップ動作コマンドＣ１とともにアドレスが入力された場合には、アドレス発生回路１１７から入力されたチップアドレスが自メモリチップ１１ａのチップアドレスＣＡＤＤと一致するか否かに関わらず、シーケンス制御回路１１５は、電位発生回路１１６、ロウデコーダ１１８、カラムデコーダ１１９、センスアンプ／データラッチ回路１２０に動作モードに応じた動作指令を送信する。

パラメータメモリ１２１は、動作速度や電位発生回路１１６が発生する各種電圧の設定値が記録される記憶装置である。ここでは、パラメータメモリ１２１は、自メモリチップ１１ａが他のメモリチップとともにマルチチップパッケージを構成しているか否かを示す複数チップ構成情報を予め記憶する。パラメータメモリ１２１が記憶する各種電圧の設定値は、電位発生回路１１６に入力される。また、パラメータメモリ１２１が記憶する複数チップ構成情報は基本クロック出力制御回路１１３に入力される。パラメータメモリは不揮発性メモリ（ＲＯＭ）で構成してもよいし、揮発性メモリ、レジスタ等で構成し、メモリチップ起動時にメモリセルアレイ１１１から読みだした情報を設定してもよい。

基本クロック出力制御回路１１３は、基本クロック発生回路１１２が生成した基本クロックをシーケンス制御回路１１５に供給する。全チップ動作信号が発行された場合には、基本クロック出力制御回路１１３は、シーケンス制御回路１１５に対するクロックの供給を自メモリチップ１１ａに設定されているチップアドレスＣＡＤＤに応じたサイクル数だけ停止する。

図１１は、基本クロック出力制御回路１１３の構成例を説明する図である。なお、ここでは一例として、複数チップ構成情報が“１”である場合には、当該複数チップ構成情報は、メモリチップ１１ａが他のメモリチップとともにマルチチップパッケージを構成していることを示し、“０”である場合には、メモリチップ１１ａがマルチチップパッケージを構成していないことを示すものとする。

図１１に示すように、基本クロック出力制御回路１１３は、ノット回路１１３１ａ、１１３１ｂと、カウンタ１１３２と、アンド回路１１３３、１１３４とを備えている。カウンタ１１３２は、基本クロック発生回路１１２が発生させる基本クロック、チップアドレスＣＡＤＤ（ＣＡＤＤ０、ＣＡＤＤ１）、およびシーケンス制御回路１１５が発行する全チップ動作信号が入力される。カウンタ１１３２は、全チップ動作信号が入力されると、“１”を出力するとともにカウントを開始し、カウント値がチップアドレスＣＡＤＤに一致すると、“０”を出力する。アンド回路１１３３は、カウンタ１１３２の出力と複数チップ構成情報とを入力としてアンド演算を行う。アンド回路１１３３による演算結果は、反転されてアンド回路１１３４に入力される。

また、基本クロック発生回路１１２が生成する基本クロックは、ノット回路１１３１ａおよびノット回路１１３１ｂにより波形整形されてアンド回路１１３４に入力される。アンド回路１１３４は、アンド回路１１３３の演算結果を反転した値と波形整形された基本クロックとのアンド演算を行う。アンド回路１１３４による演算結果は、シーケンス制御回路１１５を駆動するクロックとしてシーケンス制御回路１１５に入力される。

このように構成されることにより、アンド回路１１３４は、基本クロックをマスクするマスク回路として機能することができる。そして、カウンタ１１３２は、自メモリチップ１１ａのチップアドレスに応じたサイクル数に至るまで基本クロックをカウントし、基本クロックをカウントしている間、アンド回路１１３４に基本クロックをマスクせしめるマスク信号を発行することができる。そして、アンド回路１１３３は、複数チップ構成情報に応じて前記マスク信号を有効にしたり無効にしたりすることができる。

図１０に戻り、電位発生回路１１６は、メモリセルアレイ１１１の基板に印加するイレース電圧、メモリセルアレイ１１１のうちの選択されたワード線ＷＬに印加されるプログラム電圧、非選択のワード線ＷＬに印加される転送電圧など、各種の電圧を生成する。また、電位発生回路１１６は、イレース時に、メモリセルアレイ１１１の基板にイレース電圧を印加する。

ロウデコーダ１１８は、アドレス発生回路１１７から送られてくるロウアドレスに基づき、電位発生回路１１６が生成した電圧を用いてメモリセルアレイ１１１内のワード線ＷＬの電位を制御する。カラムデコーダ１１９は、アドレス発生回路１１７から送られてくるカラムアドレスに基づいて、メモリセルアレイ１１１内のビット線ＢＬを選択する。

センスアンプ／データラッチ回路１２０は、プログラム時に、入出力回路１１４から送られてきた書き込みデータを一時的に記憶し、該記憶した書き込みデータをカラムデコーダ１１９により選択されたビット線ＢＬに属するメモリセルトランジスタＭＴに書き込む。また、センスアンプ／データラッチ回路１２０は、カラムデコーダ１１９により選択されたビット線ＢＬに属するメモリセルトランジスタＭＴからデータを読み出し、読み出したリードデータを一時的に記憶する。センスアンプ／データラッチ回路１２０に一時的に記憶されたリードデータは、入出力回路１１４に送られて、入出力回路１１４からＩ／Ｏ信号線を介してＮＡＮＤコントローラ２３に送られる。

夫々の動作モードにおいてメモリセルアレイ１１１に印加される電圧の例を説明する。

プログラミング時においては、センスアンプ／データラッチ回路１２０は、選択されたビット線ＢＬを０Ｖとし、ロウデコーダ１１８は、選択されたワード線ＷＬにプログラム電圧を用いてプログラミングパルスを印加する。すると、選択されたビット線ＢＬおよび選択されたワード線ＷＬに接続されたメモリセルトランジスタの浮遊ゲート電極に電子が注入され、浮遊ゲート電極のしきい値電圧が上昇する。そして、センスアンプ／データラッチ回路１２０は、プログラミングパルスが印加される毎に、しきい値電圧が所望の電圧に到達したか否かを確認するためのベリファイリードを実行する。プログラミングパルス印加時においては、非選択のビット線ＢＬのしきい値電圧の上昇を抑制するために、センスアンプ／データラッチ回路１２０は、非選択のビット線ＢＬに電源電位Ｖｃｃを供給しておく。

イレース時においては、電位発生回路１１６はメモリセルアレイ１１１の基板にイレース電圧（例えば２０Ｖ）を印加し、ロウデコーダ１１８はイレース対象のブロックのワード線ＷＬを全て接地電位Ｖｓｓとする。すると、選択されたブロック内のメモリセルトランジスタＭＴでは、浮遊ゲート電極から電子が放出され、消去状態（すなわち“１１”を記憶している状態）となる。電位発生回路１１６は、イレース電圧を複数回に分けて印加し、センスアンプ／データラッチ回路１２０は、イレース電圧を印加する毎に消去が完了したか否かを確認するためのベリファイリードを実行する。

なお、電位発生回路１１６は、一回のイレース電圧の印加によりイレースを行うようにしてもよい。

リード時においては、センスアンプ／データラッチ回路１２０は、ビット線ＢＬに電源電位Ｖｃｃをプリチャージし、ロウデコーダ１１８が選択されたワード線ＷＬにデータ（“１１”、“０１”、“０１”、“００”）に夫々対応するしきい値電圧を夫々識別するための複数種類の読み出し（リード）電位を順次印加する。なお、ロウデコーダ１１８は、非選択のワード線ＷＬには転送電位を印加し、非選択のワード線ＷＬに属するメモリセルトランジスタＭＴを導通状態にしておく。センスアンプ／データラッチ回路１２０は、プリチャージにより蓄えられた電荷がどのリード電位が印加されたときにソース線ＳＬに流れ出たか否かを検知することによって対象のメモリセルトランジスタＭＴに記憶されているデータを判定する。

なお、電位発生回路１１６、アドレス発生回路１１７、ロウデコーダ１１８、カラムデコーダ１１９、およびセンスアンプ／データラッチ回路１２０は、シーケンス制御回路１１５からの指令に基づいて動作する。したがって、メモリセルアレイ１１１への各種電位の印加は、基本クロック出力制御回路１１３からのクロック信号に同期するタイミングで実行される。

次に、図１２および図１３を参照してＮＡＮＤメモリ１の動作を説明する。図１２は、メモリチップ１１ａに対して単独でプログラムする場合における各信号の状態遷移を説明するタイミングチャートであり、図１３は、全チップ動作処理によりメモリチップ１１ａ〜１１ｄにプログラムする場合における各信号の状態遷移を説明するタイミングチャートである。

図１２および図１３では、上段から、基本クロック発生回路１１２が発生する基本クロックの遷移と、各メモリチップ１１ａ〜１１ｄに共通入力されるＩ／Ｏ信号およびコマンドラッチ信号と、メモリチップ１１ａ〜１１ｄの内部で発行される全チップ動作信号の遷移と、メモリチップ１１ａが具備するカウンタ１１３２の出力、アンド回路１１３３の出力、アンド回路１１３４の出力および消費電流の電流波形と、メモリチップ１１ｂが具備するカウンタ１１３２の出力、アンド回路１１３３の出力、アンド回路１１３４の出力および消費電流の電流波形と、を示している。なお、図１２および図１３では、メモリチップ１１ｃおよびメモリチップ１１ｄにかかる信号の状態遷移の図示を省略している。また、図１２では、Ｉ／Ｏ信号として入力されるプログラムコマンドＣ２、アドレス（Ａｄｄ１〜５）およびデータ（Ｄａｔａ）の図示を、図１３では、全チップ動作コマンドＣ１、プログラムコマンドＣ２、アドレス（Ａｄｄ１〜５）およびデータ（Ｄａｔａ）の図示を、夫々省略している。また、図１２の説明においては、メモリチップ１１ａがプログラム対象であるものとする。

全チップ動作処理でない場合には、図１２に示すように、シーケンス制御回路１１５は、プログラム開始コマンドＣ３がコマンドラッチ信号によりラッチされたとしても、全チップ動作信号を発行しない。そのため、メモリチップ１１ａおよびメモリチップ１１ｂにおいてカウンタ１１３２のカウントがスタートせしめられず、メモリチップ１１ａ、１１ｂのアンド回路１１３３の出力はともに“Ｌ”のまま一定となる。結果として、メモリチップ１１ａ、１１ｂに供給された基本クロックは一時停止されることなくシーケンス制御回路１１５に出力される。メモリチップ１１ａでは、シーケンス制御回路１１５に入力された基本クロックに基づいてプログラムが行われ、プログラム動作にかかる消費電流が流れる。

全チップ動作処理の場合には、図１３に示すように、シーケンス制御回路１１５は、プログラム開始コマンドＣ３がコマンドラッチ信号によりラッチされた後に、全チップ動作信号を“Ｌ”から“Ｈ”にアサートする。すると、メモリチップ１１ａ、１１ｂにおいて、カウンタ１１３２が基本クロックのカウントを開始し、カウント値がチップアドレスＣＡＤＤに到達するまで“Ｈ”を出力する。

但し、メモリチップ１１ａのチップアドレスＣＡＤＤは“００”であるので、カウンタ１１３２のカウントは実質的に開始されず、カウンタ１１３２の出力値は“Ｌ”のまま動かない。その結果、メモリチップ１１ａは、個別にプログラムを行う場合と同じタイミングでプログラムを開始することとなる。

一方、メモリチップ１１ｂのチップアドレスＣＡＤＤは“０１”であるので、カウンタ１１３２の出力は、カウンタ１１３２がカウントを開始してから１サイクル分の基本クロックをカウントするまで“Ｈ”となる。そして、アンド回路１１３３の出力は、カウンタ１１３２の出力が“Ｈ”となっている期間だけ“Ｈ”となる。そして、アンド回路１１３４は、シーケンス制御回路１１５に供給するクロックを、アンド回路１１３３の出力が“Ｈ”となっている期間だけ基本ブロックをマスクし（即ち“Ｌ”を出力し）、アンド回路１１３３の出力が“Ｌ”となると、基本クロックのマスクを解除して、シーケンス制御回路１１５に供給するクロックの出力を再開する。シーケンス制御回路１１５は、供給が再開されたクロックに基づいてプログラムを開始する。

このように、全チップ動作処理を用いたプログラム時においては、メモリチップ１１ａおよびメモリチップ１１ｂは、夫々チップアドレスＣＡＤＤに応じたサイクル数だけ遅らせてプログラムを開始するので、消費電流の波形が同じタイミングで重なることがない。結果として、メモリチップ１１ａ、１１ｂの電流ピークが重なることが防止される。

なお、図１２および図１３の説明においては、メモリチップ１１ｃおよびメモリチップ１１ｄの動作の説明を省略したが、メモリチップ１１ｃ、１１ｄも全チップ動作処理を用いたプログラム時においてはチップアドレスＣＡＤＤに応じたサイクル数だけ遅らせてプログラムを開始する。つまり、メモリチップ１１ａ〜１１ｄの電流ピークが互いに重なることが防止される。

また、図１２および図１３の説明においては、プログラムを行う場合について説明したが、イレースを行う場合でも同様の説明が成り立つ。即ち、メモリチップ１１ａ〜１１ｄは、チップアドレスＣＡＤＤに応じたサイクル数だけ遅らせてイレースを開始し、メモリチップ１１ａ〜１１ｄの電流ピークが互いに重なることが防止される。

また、Ｉ／Ｏ信号がメモリチップ１１ａ〜１１ｄに共通接続されるのではなく、個別に接続され、ＮＡＮＤコントローラ２３は当該個別のＩ／Ｏ信号を介してメモリチップ１１ａ〜１１ｄから同時にリードデータを受信できるように構成される場合には、全チップ動作処理としてリードを行うことができるようになる。その場合においても、メモリチップ１１ａ〜１１ｄは、チップアドレスＣＡＤＤに応じたサイクル数だけ遅らせてリードを開始し、メモリチップ１１ａ〜１１ｄの電流ピークが互いに重なることが防止される。

また、以上の説明においては、カウンタ１１３２はカウント値がチップアドレスＣＡＤＤに到達するまで“Ｈ”を出力するとしたが、例えばカウント値がチップアドレスＣＡＤＤの自然数倍に到達するまで“Ｈ”を出力するようにしてもよい。

このように、第１の実施形態によれば、ＮＡＮＤメモリ１を構成する夫々のメモリチップ１１ａ〜１１ｄは、基本クロックを生成する基本クロック発生回路１１２と、基本クロック発生回路１１２が生成した基本クロックを用いて周辺回路を駆動して、メモリセルアレイ１１１に対するアクセスを制御するシーケンス制御回路１１５と、全メモリチップ１１ａ〜１１ｄに同一のアクセスを実行せしめる全チップアクセス指令を受信した場合に、自メモリチップの識別情報に応じた期間だけシーケンス制御回路１１５に供給するクロックを停止することによって全チップアクセス指令に基づくアクセスの開始タイミングを遅延せしめる基本クロック出力制御回路１１３と、を備えるように構成したので、メモリチップ１１ａ〜１１ｄの電流ピークが互いに重なることが防止されるので、消費電流のピーク値を低減することができる。

なお、クロックを停止する期間を定める識別情報として、ここではチップアドレスＣＡＤＤを用いることとしたが、メモリチップ１１ａ〜１１ｄを識別可能な値であればどのような値を用いるようにしてもよい。クロックを停止する期間を定める識別情報としてチップアドレスＣＡＤＤを用いることによって、別途識別情報を設定するためのハードウェアまたはソフトウェアを用意する必要を無くすことができる。

また、基本クロック出力制御回路１１３は、基本クロック発生回路１１２が生成した基本クロックをマスクするアンド回路１１３４と、自メモリチップのチップアドレスＣＡＤＤに応じたサイクル数に至るまで基本クロックをカウントし、基本クロックをカウントしている間、ＡＮＤ回路１１３４に基本クロックをマスクせしめるマスク信号を発行するカウンタ１１３２と、を備えるように構成したので、基本クロック出力制御回路１１３はメモリチップ１１ａ〜１１ｄ毎に固有の期間だけシーケンス制御回路１１５に対するクロックの供給を停止することができる。

また、シーケンス制御回路１１５は、全チップアクセス指令を受信したとき、カウンタ１１３２にカウントを開始せしめる全チップ動作信号を発行する、ように構成した。

また、全チップアクセス指令は、全メモリチップに同一の動作を実行せしめる旨の全チップ動作コマンドＣ１と、アクセスの種類を指定するアクセス種類コマンド（Ｃ２、Ｃ４）と、チップアドレスおよびメモリセルアレイ１１１の所定の番地を含むアドレス情報（Ａｄｄ１〜２、Ａｄｄ１〜５）と、を含み、シーケンス制御回路１１５は、全チップ動作コマンドＣ１を受信した場合、アドレス情報が含むチップアドレスが自メモリチップのチップアドレスＣＡＤＤに一致するか否かに関わらず全チップ動作信号を発行して、その後、基本クロック出力制御回路１１３によってクロック信号の供給が再開されたとき、アドレス情報により指定された番地にアクセス種類コマンドによって指定されたアクセスを実行する、ように構成したので、シーケンス制御回路１１５は、メモリチップ１１ａ〜１１ｄ毎に固有の期間だけアクセスの開始を停止することができる。

また、全チップアクセス指令は、アクセスを開始せしめる旨のアクセス開始コマンド（Ｃ３、Ｃ５）を末尾に備え、シーケンス制御回路１１５は、アクセス開始コマンドを受信した直後に全チップ動作信号を発行する、ように構成したので、シーケンス制御回路１１５は、メモリチップ１１ａ〜１１ｄ毎に固有の期間だけアクセスの開始を停止することができる。

（第２の実施形態）
マルチチップパッケージの製造者は、一般に、製造したマルチチップパッケージが正常にリード／プログラム／イレースできるかどうかのテストを行った後に当該マルチチップパッケージを出荷する。テストにかかる時間を短縮するために、一度に複数のマルチチップパッケージのテストが行われる。マルチチップパッケージに第１の実施の形態を適用することによって、マルチチップパッケージに流れる最大電流を低減することができるので、同じ容量の電源を有するテスト装置を用いたとしても、第１の実施の形態が適用しない場合に比べて多くのマルチチップパッケージを一度にテストすることができる。第２の実施形態では、第１の実施の形態を適用したマルチチップパッケージのテスト装置およびテスト方法について述べる。

図１４は、テスト装置の構成例を説明する図である。図示するように、テスト装置３００は、本体装置３００ａとテストボード３００ｂとを備えている。テストボード３００ｂは、内部電源（電源電位Ｖｃｃ、接地電位Ｖｓｓ）および各種信号（Ｉ／Ｏ信号、制御信号およびＲｙ／Ｂｙ信号）をＮＡＮＤメモリ１に接続するための接続インタフェース３３０を複数（ここでは４つ）備えており、夫々の接続インタフェース３３０にＮＡＮＤメモリ１が接続されている。

本体装置３００ａは、テストボード３００ｂを介してＮＡＮＤメモリ１に供給する内部電源を生成する電源装置３１０と、テストボード３００ｂを介してＮＡＮＤメモリ１に接続される各種信号を制御するテスト制御回路３２０とを備えている。電源装置３１０が生成した内部電源の供給線は、実線で示すように、複数に分岐して分岐先が夫々の接続インタフェース３３０に接続される。各種信号の信号線は、点線で示すように、夫々の接続インタフェース３３０に個別に接続される。テスト制御回路３２０は、夫々の接続インタフェース３３０に接続されたＮＡＮＤメモリ１に上記信号線を介して同時に同一のコマンドを送信する。なお、各種信号のうちＣＥなど、一部の信号の信号線を前記夫々の接続インタフェース３３０に共通接続するようにしてもよい。

図１５は、テスト装置３００を用いたテスト方法を説明するフローチャートである。なお、このテスト方法によりプログラムまたはイレースの何れの動作もテストすることができる。

図示するように、まず、テスト制御回路３２０は、プログラムまたはイレースを行う全チップアクセス指令を接続インタフェース３３０に接続されている全部のＮＡＮＤメモリ１に同時に送信する（ステップＳ１）。すると、各ＮＡＮＤメモリ１が具備する夫々のメモリチップ１１ａ〜１１ｄは、夫々固有の開始タイミングで前記全チップアクセス指令により指令されたアクセスを実行する（ステップＳ２）。

具体的には、夫々のメモリチップ１１ａ〜１１ｄにおいて、基本クロック出力制御回路１１３は、基本クロック発生回路１１２が生成してシーケンス制御回路１１５に供給される基本クロックを、自メモリチップのチップアドレスＣＡＤＤに応じた期間だけマスクすることによって、全チップアクセス指令に基づくアクセスの開始タイミングを遅延せしめる。すると、夫々のメモリチップ１１ａ〜１１ｄは、全チップアクセス指令に基づくアクセスの開始タイミングが互いにずれるので、メモリチップ１１ａ〜１１ｄの消費電流のピーク値が低減される。したがって、全チップアクセス指令に基づくアクセスの開始タイミングが同時である場合に比べて、多くのＮＡＮＤメモリ１のテストを同時に実行することができる。

ＮＡＮＤメモリ１において、メモリチップ１１ａ〜１１ｄに対するアクセスが完了すると、Ｒｙ／Ｂｙ信号がＲｙを示す状態となる。全てのＮＡＮＤメモリ１のＲｙ／Ｂｙ信号がＲｙを示す状態となった後、テスト制御回路３２０は、全てのＮＡＮＤメモリ１が夫々具備するメモリチップ１１ａに対するステータスリードを同時に実行する（ステップＳ３）。ステップＳ３の処理は、例えば、テスト制御回路３２０が、メモリチップ１１ａを指定したステータスリードコマンドを全てのＮＡＮＤメモリ１に共通入力することによって実現される。

そして、ステータスリードの結果が夫々のＮＡＮＤメモリ１から送信されてくると、テスト制御回路３２０は、受信内容に基づいて、夫々のＮＡＮＤメモリ１に対するプログラムまたはイレースが正常に完了したか否かを判定する（ステップＳ４）。正常に完了していないと判定した場合には（ステップＳ４、Ｎｏ）、テスト制御回路３２０は、そのＮＡＮＤメモリ１をテスト不合格（Ｆａｉｌ）とする。

正常に完了したと判定した場合には（ステップＳ４、Ｙｅｓ）、テスト制御回路３２０は、メモリチップ１１ａに対するステータスリード（ステップＳ３）および結果判定の処理（ステップＳ４）と同様の処理を、メモリチップ１１ｂ〜メモリチップ１１ｄに対して順次実行する（ステップＳ５〜ステップＳ１０）。結果判定の処理（ステップＳ６、ステップＳ８、ステップＳ１０）において、アクセスを正常に完了していないと判定した場合（ステップＳ６、ステップＳ８、ステップＳ１０、Ｎｏ）、テスト制御回路３２０は、そのＮＡＮＤメモリ１をテスト不合格（Ｆａｉｌ）とする。また、メモリチップ１１ａ〜１１ｄにかかる全ての結果判定の処理（ステップＳ４、ステップＳ６、ステップＳ８、ステップＳ１０）において、アクセスを正常に完了したと判定した場合（ステップＳ４、ステップＳ６、ステップＳ８、ステップＳ１０、Ｙｅｓ）、テスト制御回路３２０は、そのＮＡＮＤメモリ１をテスト合格（Ｐａｓｓ）とする。

このように、ＮＡＮＤメモリ１に第１の実施の形態を適用することによってメモリチップ１１ａ〜１１ｄの消費電流のピーク値が低減されるので、１つのマルチチップパッケージに含まれる各メモリチップが全チップアクセス指令に基づくアクセスを同時に開始するように構成されている場合に比べて、多くのＮＡＮＤメモリ１のテストを同時に実行することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ＮＡＮＤメモリ、２ 転送コントローラ、４ 電源回路、１１ａ〜１１ｄ メモリチップ、２３ ＮＡＮＤコントローラ、１１１ メモリセルアレイ、１１２ 基本クロック発生回路、１１３ 基本クロック出力制御回路、１１５ シーケンス制御回路、１１６ 電位発生回路、１２１ パラメータメモリ、１３１ａ、１３１ｂ チップアドレス設定ピン、２００ ホスト装置、３００ テスト装置、３１０ 電源装置、３２０ テスト制御回路、３３０ 接続インタフェース、１１３２ カウンタ、１１３３ アンド回路、１１３４ アンド回路。

Claims (11)

1. メモリセルアレイと、前記メモリセルアレイに印加する電位を生成する電位発生回路と、前記メモリセルアレイに前記電位発生回路が生成した電位を印加して前記メモリセルアレイに対するアクセスを行う周辺回路と、を夫々備える複数のメモリチップを備えるマルチチップパッケージであって、
   前記夫々のメモリチップは、
   クロック信号を生成するクロック発生回路と、
   前記クロック発生回路が生成したクロック信号を用いて前記周辺回路を駆動して、前記メモリセルアレイに対するアクセスを制御するシーケンス制御回路と、
   全メモリチップに同一のアクセスを実行せしめる全チップアクセス指令を受信した場合に、自メモリチップの識別情報に応じた期間だけ前記シーケンス制御回路に供給するクロックを停止することによって前記シーケンス制御回路による前記全チップアクセス指令に基づくアクセスの開始タイミングを遅延せしめるクロック出力制御回路と、
   を備えることを特徴とするマルチチップパッケージ。
2. 前記メモリチップの識別情報はチップアドレスである、ことを特徴とする請求項１に記載のマルチチップパッケージ。
3. 前記クロック出力制御回路は、
   前記クロック発生回路が生成したクロック信号をマスクするマスク回路と、
   自メモリチップのチップアドレスに応じたサイクル数に至るまでクロック信号をカウントし、前記クロック信号をカウントしている間、前記マスク回路に前記クロック信号をマスクせしめるマスク信号を発行するカウンタと、
   を備えることを特徴とする請求項２に記載のマルチチップパッケージ。
4. 前記シーケンス制御回路は、前記全チップアクセス指令を受信したとき、前記カウンタにカウントを開始せしめる全チップ動作信号を発行する、
   ことを特徴とする請求項３に記載のマルチチップパッケージ。
5. 前記全チップアクセス指令は、全メモリチップに共通入力され、全メモリチップに同一の動作を実行せしめる旨の全チップ動作コマンドと、アクセスの種類を指定するアクセス種類コマンドと、チップアドレスおよび前記メモリセルアレイの所定の番地を含むアドレス情報と、を含み、
   前記シーケンス制御回路は、前記全チップ動作コマンドを受信した場合、前記アドレス情報が含むチップアドレスが自メモリチップのチップアドレスに一致するか否かに関わらず全チップ動作信号を発行して、その後、前記クロック出力制御回路によってクロック信号の供給が再開されたとき、前記アドレス情報により指定された番地に前記アクセス種類コマンドによって指定されたアクセスを実行する、
   ことを特徴とする請求項４に記載のマルチチップパッケージ。
6. 前記全チップアクセス指令は、アクセスを開始せしめる旨のアクセス開始コマンドを末尾に備え、
   前記シーケンス制御回路は、前記アクセス開始コマンドを受信した直後に全チップ動作信号を発行する、
   ことを特徴とする請求項５に記載のマルチチップパッケージ。
7. 前記アクセス種類コマンドが指定するアクセスの種類は、プログラムまたはイレースである、
   ことを特徴とする請求項５に記載のマルチチップパッケージ。
8. メモリセルアレイと、前記メモリセルアレイに印加する電位を生成する電位発生回路と、前記メモリセルアレイに前記電位発生回路が生成した電位を印加して前記メモリセルアレイに対するアクセスを行う周辺回路と、を夫々備える複数のメモリチップを備えるマルチチップパッケージのテスト方法であって、
   前記マルチチップパッケージが備える全メモリチップに同一のアクセスを実行せしめる全チップアクセス指令を発行する指令発行ステップと、
   前記マルチチップパッケージが備える夫々のメモリチップが、前記全チップアクセス指令にかかるアクセスを実行するアクセス実行ステップと、
   前記夫々のメモリチップが前記全チップアクセス指令にかかるアクセスの実行を成功したか否かを確認する確認ステップと、
   を備え、
   前記アクセス実行ステップは、
   前記夫々のメモリチップが、前記周辺回路を駆動して前記全チップアクセス指令に基づくアクセスを行うためのクロック信号を自メモリチップの識別情報に応じた期間だけ停止することによって、前記全チップアクセス指令に基づくアクセスの開始タイミングを遅延せしめるクロック制御ステップを備える、
   ことを特徴とするテスト方法。
9. 前記メモリチップの識別情報はチップアドレスである、ことを特徴とする請求項８に記載のテスト方法。
10. 前記全チップアクセス指令は、アクセスを開始せしめる旨のアクセス開始コマンドを末尾に備え、
    前記夫々のメモリチップは、前記アクセス開始コマンドを受信した直後に前記クロック制御ステップを実行する、
    ことを特徴とする請求項８に記載のテスト方法。
11. 前記全チップアクセス指令に基づくアクセスは、プログラムまたはイレースである、
    ことを特徴とする請求項８に記載のテスト方法。
    

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