KR20170127107A - 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20170127107A
KR20170127107A KR1020160057168A KR20160057168A KR20170127107A KR 20170127107 A KR20170127107 A KR 20170127107A KR 1020160057168 A KR1020160057168 A KR 1020160057168A KR 20160057168 A KR20160057168 A KR 20160057168A KR 20170127107 A KR20170127107 A KR 20170127107A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
characteristic parameter
characteristic
value
voltage
Prior art date
Application number
KR1020160057168A
Other languages
English (en)
Other versions
KR102571497B1 (ko
Inventor
심영섭
김재홍
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160057168A priority Critical patent/KR102571497B1/ko
Priority to US15/443,963 priority patent/US9871021B2/en
Publication of KR20170127107A publication Critical patent/KR20170127107A/ko
Priority to US15/840,314 priority patent/US10103129B2/en
Application granted granted Critical
Publication of KR102571497B1 publication Critical patent/KR102571497B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 멀티 스택 칩 패키지 및 컨트롤러를 포함한다. 멀티 스택 칩 패키지는 패키지 기판 상에 배치되는 제 1 반도체 칩, 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩, 그리고 제 1 반도체 칩과 제 2 반도체 칩 사이에 배치되는 제 3 반도체 칩을 포함한다. 컨트롤러는 각각의 반도체 칩으로부터 측정된 특성 파라미터의 값과 메모리 벤더가 의도했던 타깃 값의 차이를 이용하여 각각의 반도체 칩을 제어할 수 있다.

Description

멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE HAVING MULTI-STACK CHIP PACKATE AND OPERATING METHOD THEREOF}
본 발명은 신뢰성이 향상된 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치에 관한 것이다.
솔리드 스테이트 드라이브(solid state drive; SSD)와 같은 대용량의 데이터 저장 장치는 데이터를 저장하기 위해 복수의 반도체 칩들이 적층된 멀티 스택 칩 패키지(multi stack chip package)들을 포함하고 있다. 각각의 멀티 스택 칩 패키지는 대개 하나의 공통된 채널을 통하여 컨트롤러로 연결될 수 있다. 패키지 기판 상에 반도체 칩을 적층하여 멀티 스택 칩 패키지를 제조하는 과정에서 상당한 양의 열적 스트레스(thermal stress) 및 기계적 스트레스(mechanical stress)가 반도체 패키지에 가해질 수 있다. 이러한 스트레스로 인하여 패키지 고유의 파라미터(예컨대, 반도체 칩의 내부 전압, 프로그램 전압, 소거 전압 등)가 메모리 벤더의 의도와는 다르게 변할 수 있다. 이러한 파라미터의 변경은 데이터 저장 장치의 동작에 심각한 오류를 일으킬 수 있다. 예를 들어, 메모리 벤더가 의도하지 않은 프로그램 전압의 발생으로 인하여 프로그램 오류가 발생할 수 있으며, 이러한 오류의 발생은 추가적인 프로그램 동작을 필요로 하거나 또는 읽기 동작 시 방어 코드의 실행 빈도 증가와 같은 문제를 초래하기도 한다. 따라서, 반도체 패키지의 제조 과정에서의 파라미터 변경으로 인하여 야기되는 문제를 해결하는 것은 제품의 신뢰성 및 수명 측면에서 매우 중요한 문제이다.
본 발명의 기술적 사상은 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치의 신뢰성을 향상시키는 방법을 제공한다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 제 1 반도체 칩 내지 제 3 반도체 칩을 포함하되, 상기 제 1 반도체 칩은 패키지 기판 상에 배치되고 제 1 특성 파라미터를 갖고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 배치되고 제 2 특성 파라미터를 갖고, 그리고 상기 제 3 반도체 칩은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되고 제 3 특성 파라미터를 갖는 멀티 스택 칩 패키지, 그리고 상기 제 1 특성 파라미터의 값과 타깃 값의 차이(이하, 제 1 특성 차이), 상기 제 2 특성 파라미터의 값과 타깃 값의 차이(이하, 제 2 특성 차이), 그리고 상기 제 3 특성 파라미터의 값과 타깃 값의 차이(이하, 제 3 특성 차이)를 이용하여, 상기 제 1 반도체 칩 내지 제 3 반도체 칩을 제어하는 컨트롤러를 포함하되, 상기 제 1 특성 차이는 상기 제 3 특성 차이보다 크고, 상기 제 2 특성 차이는 상기 제 3 특성 차이보다 클 수 있다.
예를 들어, 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩이 상기 패키지 기판에 실장될 때 또는 실장된 후에 측정될 수 있다. 그리고, 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 각각 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 저장될 수 있다.
예를 들어, 상기 컨트롤러는 상기 데이터 저장 장치의 파워 온(Power on) 시, 유휴 시간(Idle Time), 또는 파워 세이빙 모드(Power Saving Mode)에서 웨이크 업(Wake Up) 시, 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 기준 값과 동일해지도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어할 수 있다. 또는, 상기 컨트롤러는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 대한 프로그램-소거 사이클 횟수를 고려하여 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 기준 값과 동일해지도록 또는 동일해지지 않도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어할 수 있다. 또는, 상기 컨트롤러는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각의 주변부 온도를 고려하여 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 기준 값과 동일해지도록 또는 동일해지지 않도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어할 수 있다.
예를 들어, 상기 컨트롤러는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 대한 읽기 동작 시 발생하는 비트-에러율을 고려하여 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 기준 값과 동일해지도록 또는 동일해지지 않도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어할 수 있다. 또는, 상기 제 1 특성 파라미터 내지 상기 제 3 특성 파라미터는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각에 대한 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압, 및 패스 전압을 포함하는 고전압, 상기 고전압을 생성하는데 이용되는 기준 전압, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 동작시키기 위한 내부 전압들, 온도 보상 오프셋, 증가형 펄스 프로그램(Incremental Step Pulse Program) 전압, 그리고 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로 입력된 데이터 스트로브 신호의 기준 주기당 토글링 횟수 중 적어도 하나를 포함할 수 있다.
예를 들어, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각은, 복수의 워드 라인들과 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 기준 전압을 생성하는 기준 전압 생성기, 상기 기준 전압을 이용하여 프로그램 전압, 읽기 전압, 검증 전압, 소거 전압, 패스 전압 중 적어도 하나를 포함하는 고전압을 생성하는 고전압 생성기, 상기 고전압 및 외부로부터 수신된 어드레스를 이용하여 상기 복수의 워드 라인들 중 적어도 하나를 선택하는 어드레스 디코더, 그리고 상기 기준 전압 생성기 및 상기 고전압 생성기를 제어하는 제어 로직을 포함할 수 있다. 그리고, 상기 메모리 셀 어레이는 기판에 수직방향으로 형성되는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록을 포함하고, 각각의 메모리 블록의 복수의 셀 스트링들은 상기 복수의 비트 라인들 중 하나의 비트 라인에 연결되고, 각각의 셀 스트링은 직렬로 연결된 메모리 셀들을 포함할 수 있다.
예를 들어, 제 1 특성 차이 내지 상기 제 3 특성 차이는 상기 제 1 파라미터 내지 상기 제 3 파라미터와 관련된 회로들이 외부에 노출되었는지 여부에 따라 가변할 수 있다.
본 발명의 실시 예에 따른, 제 1 반도체 칩 내지 제 3 반도체 칩을 포함하되, 상기 제 1 반도체 칩은 패키지 기판 상에 배치되고 제 1 특성 파라미터를 갖고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 배치되고 제 2 특성 파라미터를 갖고, 그리고 상기 제 3 반도체 칩은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되고 제 3 특성 파라미터를 갖는 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치를 제어하는 방법은, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로부터 각각 상기 제 1 특성 파라미터 내지 제 3 특성 파라미터의 값들을 측정하는 단계, 상기 측정된 제 1 파라미터 내지 제 3 파라미터의 값들을 각각 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 저장하는 단계, 상기 데이터 저장 장치의 부팅-온 시 상기 제 1 파라미터 내지 상기 제 3 파라미터의 값들을 읽는 단계, 그리고 상기 제 1 특성 파라미터의 값과 타깃 값의 차이(이하, 제 1 특성 차이), 상기 제 2 특성 파라미터의 값과 타깃 값의 차이(이하, 제 2 특성 차이), 그리고 상기 제 3 특성 파라미터의 값과 타깃 값의 차이(이하, 제 3 특성 차이)를 이용하여, 상기 제 1 내지 제 3 반도체 칩을 제어하는 단계를 포함하되, 상기 제 1 특성 차이는 상기 제 3 특성 차이보다 크고, 상기 제 2 특성 차이는 상기 제 3 특성 차이보다 클 수 있다.
예를 들어, 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 단계는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩이 상기 패키지 기판에 실장될 때 또는 실장된 후에 측정될 수 있다. 또는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 단계는 상기 데이터 저장 장치의 파워 온(Power on) 시, 유휴 시간(Idle Time), 또는 파워 세이빙 모드(Power Saving Mode)에서 웨이크 업(Wake Up) 시에 실행될 수 있다. 또는, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 단계는, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 대한 프로그램-소거 사이클 횟수, 주변부 온도, 및 읽기 동작 시 발생하는 비트-에러율 중 적어도 하나를 고려하여 실행될 수 있다.
예를 들어, 상기 제 1 특성 파라미터 내지 상기 제 3 특성 파라미터는, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각에 대한 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압, 및 패스 전압을 포함하는 고전압, 상기 고전압을 생성하는데 이용되는 기준 전압, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 동작시키기 위한 내부 전압들, 온도 보상 오프셋, 증가형 펄스 프로그램(Incremental Step Pulse Program) 전압, 그리고 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로 입력된 데이터 스트로브 신호의 기준 주기당 토글링 횟수 중 적어도 하나를 포함할 수 있다.
본 발명의 실시 예에 따른 멀티 스택 칩 패키지는 패키지 기판 상에 배치되고 제 1 특성 파라미터를 갖는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 배치되고 제 2 특성 파라미터를 갖는 제 2 반도체 칩, 그리고 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되고 제 3 특성 파라미터를 갖는 제 3 반도체 칩을 포함하되, 상기 제 1 특성 파라미터의 값과 타깃 값의 차이(이하, 제 1 특성 차이), 상기 제 2 특성 파라미터의 값과 타깃 값의 차이(이하, 제 2 특성 차이), 그리고 상기 제 3 특성 파라미터의 값과 타깃 값의 차이(이하, 제 3 특성 차이)에 기초하여 상기 제 1 반도체 칩 내지 제 3 반도체 칩이 제어되고, 상기 제 1 특성 차이는 상기 제 3 특성 차이보다 크고, 상기 제 2 특성 차이는 상기 제 3 특성 차이보다 클 수 있다.
예를 들어, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩의 제어는 외부의 컨트롤러에 의해 실행될 수 있다. 또는, 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩이 상기 패키지 기판에 실장될 때 또는 실장된 후에 측정될 수 있다. 그리고, 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 각각 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 저장될 수 있다.
예를 들어, 상기 특성 파라미터는, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각에 대한 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압, 및 패스 전압을 포함하는 고전압, 상기 고전압을 생성하는데 이용되는 기준 전압, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 동작시키기 위한 내부 전압들, 온도 보상 오프셋, 증가형 펄스 프로그램(Incremental Step Pulse Program) 전압, 그리고 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로 입력된 데이터 스트로브 신호의 기준 주기당 토글링 횟수 중 적어도 하나를 포함할 수 있다. 또는, 제 1 특성 차이 내지 상기 제 3 특성 차이는 상기 제 1 파라미터 내지 상기 제 3 파라미터와 관련된 회로들이 외부에 노출되었는지 여부에 따라 가변할 수 있다.
본 발명의 실시 예에 따르면, 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 데이터 저장 장치의 구성을 좀 더 상세하게 보여주는 블록도이다.
도 3은 도 1에 도시된 반도체 패키지들 중 어느 하나를 보여주는 도면이다.
도 4 및 도 5는 반도체 패키지의 제조 공정 또는 반도체 패키지의 조립 공정에서 발생하는 특성 파라미터의 변이를 보여주는 그래프이다.
도 6은 도 3에 도시된 반도체 패키지의 R 부분을 예시적으로 보여주는 도면이다.
도 7은 제 3 반도체 칩에서 회로의 위치에 따른 특성 파라미터의 변이를 보여주는 그래프이다.
도 8 및 도 9는 본 발명의 실시 예에 따라 반도체 패키지로부터 특성 파라미터를 측정하는 것을 보여주는 블록도이다.
도 10은 도 8 또는 도 9에 도시된 반도체 칩들 중 어느 하나를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치에서 특성 파라미터를 조정하는 것을 개략적으로 보여주는 블록도이다.
도 12는 도 11에 도시된 데이터 저장 장치의 제 1 반도체 칩이 제어되는 것을 개략적으로 보여주는 블록도이다.
도 13은 컨트롤러로부터 반도체 칩으로 전송된 데이터 스트로브 신호의 예를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따라 각각의 반도체 칩이 제어되는 것을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에서 특성 파라미터를 조절하는 것을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 18은 도 16에 도시된 반도체 패키지들 중 어느 하나를 보여주는 블록도이다.
도 19는 도 18에 도시된 반도체 칩들 중 어느 하나를 좀 더 상세하게 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따라 데이터 저장 장치가 제어되는 것을 개략적으로 보여주는 블록도이다.
도 21은 도 20에 도시된 제 1 반도체 칩이 제어되는 것을 개략적으로 보여주는 블록도이다.
도 22는 도 18에 도시된 제 1 반도체 칩이 제어되는 것을 보여주는 블록도이다.
도 23은 도 10, 12, 18, 20, 21의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다.
도 24는 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로(directly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있고, 또는 다른 요소 또는 층을 사이에 두고 간접적으로(indirectly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(100)는 컨트롤러(110) 및 복수의 반도체 패키지들(121 내지 12n)을 포함할 수 있다. 각각의 반도체 패키지는 복수의 반도체 칩들을 포함할 수 있다. 복수의 반도체 패키지들(121 내지 12n)은 각각 하나의 채널을 통하여 컨트롤러(110)에 연결될 수 있다. 예를 들어, 제 1 반도체 패키지(121)는 제 1 채널(CH1)을 통하여 컨트롤러(110)에 연결될 수 있고, 제 n 반도체 패키지(12n)는 제 n 채널(CHn)을 통하여 컨트롤러(110)에 연결될 수 있다.
컨트롤러(110)는 데이터 저장 장치(100)에 관한 전반적인 동작을 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트(미도시)로부터 수신된 커맨드(CMD) 및 어드레스(ADDR)에 따라 데이터(DATA)를 복수의 반도체 패키지들(121 내지 12n)에 저장하거나, 또는 복수의 반도체 패키지들(121 내지 12n)로부터 데이터(DATA)를 읽어낼 수 있다.
컨트롤러(110)는 파라미터 칼리브레이터(114)를 포함할 수 있다. 특성 파라미터(characteristic parameter)란 반도체 칩으로부터 실제로 측정되는 반도체 칩의 동작에 관한 물리적인 값으로 정의한다. 파라미터 칼리브레이터(114)는 반도체 패키지를 구성하는 각각의 반도체 칩의 특성 파라미터와 메모리 벤더가 원래 의도했던 타깃 값이 동일해지도록 각각의 반도체 칩을 제어할 수 있다. 예를 들어, 특성 파라미터는 반도체 칩에 대한 읽기 동작, 쓰기 동작, 소거 동작 등을 수행하는데 필요한 각종 전압들을 포함할 수 있다. 특성 파라미터는 반도체 칩을 구성하는 다양한 로직 회로(또는, 주변 회로)를 구동하는데 필요한 전압을 포함할 수 있다. 뿐만 아니라, 특성 파라미터는 각각의 반도체 칩으로 전송된 데이터 스트로브 신호의 기준 주기당 토글링 횟수를 포함할 수도 있다. 특성 파라미터에 대해서는 도 4 이하에서 좀 더 상세하게 설명될 것이다.
특성 파라미터가 프로그램 전압인 경우를 예로 들어 간단히 설명하면 다음과 같다. 원래 메모리 벤더(memory vendor)가 의도했던 특정한 프로그램 전압 값(즉, 타깃 값)이 있을 것이고, 이는 반도체 칩의 어떤 특정한 공간(예를 들어, E-FUSE 등)에 저장되어 프로그램 동작 시 활용될 것이다. 그러나, 반도체 칩을 겹겹이 쌓는 패키징 공정에서 발생하는 각종 기계적 스트레스 또는 열적 스트레스로 인하여, 반도체 칩의 물리적 특성은 변할 수 있다. 즉, 반도체 칩 내부에서 실제로 생성되는 프로그램 전압의 값은 원래 메모리 벤더가 의도했던 프로그램 전압 값(즉, 타깃 값)과 다를 수 있다. 메모리 벤더가 의도했던 프로그램 전압이 제대로 생성되지 않으면, 프로그램 페일이 발생하거나 원하는 프로그램 상태로 제대로 프로그램 되지 않을 수 있다. 따라서, 이러한 문제를 해결하기 위한 추가적인 동작이 필요할 수 있다.
패키징 공정이 실행된 후, 반도체 패키지를 테스트하는 단계에서 각각의 반도체 칩에서 실제로 생성되는 프로그램 전압이 측정되며, 측정된 각각의 프로그램 전압은 각각의 반도체 칩의 특정 영역에 저장된다. 이후, 반도체 패키지(121 내지 12n 중 어느 하나) 또는 반도체 패키지를 포함하는 데이터 저장 장치(100)가 엔드 유저(end user)에 의해 사용될 때, 파라미터 칼리브레이터(114)는 반도체 칩 내부에서 실제로 생성되는 프로그램 전압이 원래 메모리 벤더가 의도했던 프로그램 전압(즉, 타깃 값)과 동일해지도록 반도체 칩을 제어할 수 있다. 이때, 파라미터 칼리브레이터(114)는 각각의 반도체 칩의 특정 영역에 저장된 특성 파라미터(예를 들어, 테스트 단계에서 실제로 측정되었던 프로그램 전압)를 참조할 수 있다.
이러한 구성에 의하여 특성 파라미터 값이 메모리 벤더가 원래 의도했던 타깃 값과 동일해지도록 반도체 칩을 제어하면, 각각의 반도체 칩의 메모리 셀 어레이(미도시)에 대한 직접적인 제어 동작(예를 들어, 추가적인 프로그램 또는 방어 코드의 실행 등)이 필요치 않다. 따라서, 메모리 벤더가 의도했던 프로그램 전압이 생성되지 않음으로써 발생하는 문제를 좀 더 근원적으로 해결할 수 있다. 이상 프로그램 전압을 예로 들어 간략히 설명하였지만, 특성 파라미터는 이에 한정되지 않는다.
도 2는 도 1에 도시된 데이터 저장 장치(100)의 구성을 좀 더 상세하게 보여주는 블록도이다. 예를 들어, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive; SSD)일 수 있다. 도 2를 참조하면, 데이터 저장 장치(100)는 컨트롤러(110), 복수의 반도체 패키지들(121 내지 12n), 및 DRAM(130)을 포함할 수 있다. 컨트롤러(110)는 호스트 인터페이스 회로(111), 프로세서(112), SRAM(113), ROM(115), DRAM 매니저(116), 및 불휘발성 메모리 인터페이스 회로(117)를 포함할 수 있다.
호스트 인터페이스 회로(111)는 호스트와 컨트롤러(110) 사이의 인터페이스를 제공할 수 있다. 호스트와 컨트롤러(110)는 다양한 표준 인터페이스들(Standardized Interfaces) 중 적어도 하나를 통해 연결될 수 있다. 표준 인터페이스들은 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral component Interconnection), PCI-E(PCI Express), USB(Universal Serial Bus), IEEE 1394, Card 인터페이스 등과 같은 다양한 인터페이스를 포함할 수 있다.
프로세서(112)는 컨트롤러(110)의 전반적인 동작을 제어할 수 있다. 프로세서(112)는 데이터 저장 장치(100)를 동작시키는데 필요한 다양한 펌웨어(firmware)를 구동할 수 있다. 이러한 펌웨어의 예로써, 도 1에서 간략히 설명된 파라미터 칼리브레이터(114), 플래시 변환 계층(flash translation layer; FTL) 등이 있다.
SRAM(113)에는 파라미터 칼리브레이터(114), 플래시 변환 계층(flash translation layer; FTL)과 같은 다양한 펌웨어 로딩될 수 있으며, SRAM(113)에 로딩된 펌웨어는 프로세서(112)에 의해 구동될 수 있다. 이러한 펌웨어의 예로써, 도 1에서 간략히 설명된 파라미터 칼리브레이터(114), 플래시 변환 계층(flash translation layer; FTL) 등이 있다. 예를 들어, 데이터 저장 장치(100)의 부팅 온 시, 각각의 반도체 칩으로부터 읽혀진 특성 파라미터의 값은 SRAM(113)에 저장될 수 있다. 비록 예시적으로 SRAM이 설명되었으나, SRAM(113) 대신에 캐시 메모리, DRAM(dynamic random access memory), PRAM(Phase-change RAM), 또는 플래시 메모리 등이 사용될 수도 있다.
ROM(115)에는 컨트롤러(110)를 동작시키는데 필요한 다양한 동작 또는 펌웨어 등이 저장될 수 있다. 예를 들어, ROM(115)에는 호스트(100)와의 인터페이싱을 수행하기 위한 코드 데이터 등이 저장될 수 있다.
DRAM 매니저(116)는 컨트롤러(110)와 DRAM(130) 사이의 인터페이스를 제공할 수 있다.
DRAM(130)에는 복수의 반도체 패키지들(121 내지 12n)에 저장될 데이터, 또는 복수의 반도체 패키지들(121 내지 12n)로부터 읽혀진 데이터가 임시로 저장될 수 있다. 또는, 앞서 설명된 파라미터 칼리브레이터(114), 플래시 변환 계층(FTL) 등은 DRAM(130)에 로딩되어 프로세서(111)에 의해 구동될 수도 있다. 예를 들어, 데이터 저장 장치(100)의 부팅 온 시, 각각의 반도체 칩으로부터 읽혀진 특성 파라미터의 값은 DRAM(130)에 저장될 수 있다.
불휘발성 메모리 인터페이스 회로(117)는 컨트롤러(110)와 복수의 패키지들(121 내지 12n)을 구성하는 반도체 칩들 사이의 인터페이스를 제공할 수 있다. 복수의 반도체 패키지들(121 내지 12n)은 복수의 채널(CH1 내지 CHn)들을 통하여 불휘발성 메모리 인터페이스 회로(116)에 각각 연결될 수 있다. 예를 들어, 컨트롤러(110)는 불휘발성 메모리 인터페이스 회로(117)를 통하여 복수의 반도체 패키지들(121 내지 12n)을 구성하는 각각의 반도체 칩과 데이터를 교환할 수 있다.
복수의 패키지들(121 내지 12n)을 구성하는 각각의 반도체 칩은, 예를 들어, 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다. 그러나, 반도체 칩은 이에 한정되지 않으며, 플래너(planar) 타입의 메모리 장치일 수도 있다.
도 3은 도 1에 도시된 반도체 패키지들 중 어느 하나를 보여주는 도면이다. 예시적으로, 본 도면에는 제 1 반도체 패키지(121)가 도시되었다. 제 1 반도체 패키지(121)는 패키지 기판(Package-sub) 및 복수의 반도체 칩들을 포함할 수 있다.
복수의 반도체 칩들이 패키지 기판(Package-sub) 상에 제공될 수 있다. 예시적으로 8개의 반도체 칩이 제공되는 것으로 도시되었으나, 반도체 칩의 개수는 이에 한정되지 않는다. 도면에 도시된 바와 같이, 제 1 반도체 칩(chip1)은 패키지 기판 바로 위에 실장되는 반도체 칩을 나타낸다. 제 2 반도체 칩(chip2)은 반도체 칩들 중 최상층에 실장되는 반도체 칩을 나타낸다. 제 3 반도체 칩(chip3)은 제 1 반도체 칩(chip1)과 제 2 반도체 칩(chip2) 사이에 실장되는 어느 칩을 나타낸다. 이러한 정의는 이하 본 명세서에서 동일하게 적용되며, 이에 기초하여 설명될 것이다.
복수의 반도체 칩들은 와이어를 통하여 공통의 채널(예를 들어, 도 1의 CH1)로 연결될 수 있다. 비록 도면에는 와이어 본딩(wire bonding) 방식에 의해 복수의 반도체 칩들이 패키지 기판(Package-sub) 상에 실장되는 것으로 도시되었으나, 복수의 반도체 칩들은 플립-칩(flip-chip) 방식에 의해 패키지 기판(Package-sub) 상에 실장될 수도 있다. 나아가, 제 1 반도체 패키지(121)는 이러한 방식에 한정되어 제조되지 않으며, 다양한 방식에 의해 제조되는 멀티-스택 칩 패키지(multi-stack ship package) 일 수 있다. 비록 도면에는 도시되지 않았으며, 제 1 반도체 패키지(121)는 복수의 반도체 칩들을 덮는 몰딩막(미도시)을 더 포함할 수 있다.
반도체 패키지를 제조하는 과정에서 발생하는 다양한 기계적 스트레스 또는 열적 스트레스는 복수의 반도체 칩들로 그대로 전달될 수 있다. 그 결과, 각각의 반도체 칩의 물리적 특성은 변할 수 있다. 특성 파라미터가 프로그램 전압인 경우를 예로 들어 설명하면, 메모리 벤더가 원래 의도했던 프로그램 전압(즉, 타깃 값)과 다른 값을 갖는 프로그램 전압이 반도체 칩 내부에서 생성될 수 있다. 특성 파라미터는 반도체 패키지를 제조하는 공정뿐만 아니라, 반도체 패키지를 데이터 저장 장치(도 1 참조, 100)에 조립하는 단계에서도 변할 수 있다. 이러한 특성 파라미터의 변이가 도 3 및 도 4에 예시적으로 도시되었다.
도 4 및 도 5는 반도체 패키지의 제조 공정 또는 반도체 패키지의 조립 공정에서 발생하는 특성 파라미터의 변이를 보여주는 그래프이다. 우선 도 4를 참조하면, 가로 축은 특성 파라미터의 변이(shift)를 나타낸다. 예를 들어, 반도체 패키지의 제조 공정에서 특성 파라미터의 변이가 '0'이라면, 이는 반도체 칩의 물리적인 특성이 변하지 않았다는 것을 의미한다. 이 경우, 반도체 칩으로부터 실제로 측정되는 특성 파라미터의 값(예를 들어, 프로그램 전압)은 메모리 벤더가 원래 의도했던 타깃 값과 동일할 것이다. 그리고, 특성 파라미터의 변이가 클수록, 이는 반도체 칩의 물리적인 특성이 크게 변했다는 것을 의미하며, 변이된 특성 파라미터로 인한 오류(예컨대, 프로그램 페일 등)가 발생할 확률이 커진다는 것을 의미할 수 있다.
반도체 패키지 공정에서의 특성 파라미터의 변이는 패키지 기판 바로 위에 실장되는 제 1 칩(chip1)과, 복수의 반도체 칩들 중 최상층부에 실장되는 제 칩(chip2)에서 가장 크게 일어난다. 반면, 특성 파라미터의 변이는 복수의 반도체 칩들 중 대략 중간에 위치하는 반도체 칩(예컨대, 제 3 칩(chip3))에서 가장 작게 일어난다. 각각의 반도체 칩에 대한 특성 파라미터의 변이는 도면에 도시된 것과 같은 경향성(tendency)을 갖는다.
도 4에는 모든 반도체 칩들에 대한 특성 파라미터의 변이가 양의 값인 것으로 도시되었다. 그러나, 특성 파라미터의 변이는 이에 한정되지 않으며, 일부 칩에 대한 변이는 도 5에 도시된 바와 같이 음의 값일 수도 있다. 예를 들어, 특성 파라미터가 프로그램 전압인 경우, 특성 파라미터의 변이가 음인 경우는 원래 메모리 벤더가 의도한 프로그램 전압보다 낮은 프로그램 전압이 생성되는 것을 의미할 수 있다. 비록 별도의 도면으로 설명하지는 않았지만, 모든 칩들에 대한 특성 파라미터들의 변이들은 모두 음의 값일 수도 있다. 그러나, 하나의 패키지의 특성 파라미터들의 변이들 중 일부만 음의 값이던, 모든 특성 파라미터들의 변이들이 음의 값이던, 도 4에서와 같은 경향성(tendency)은 그대로 유지된다. 결론적으로, 제 3 칩(chip3)의 특성 파라미터의 변이는 제 1 칩(chip1)과 제 2 칩(chip2)의 특성 파라미터의 변이보다 작다.
도 6은 도 3에 도시된 반도체 패키지(121)의 R 부분을 예시적으로 보여주는 도면이다. 도 7은 제 3 반도체 칩(chip3)에서 회로의 위치에 따른 특성 파라미터의 변이를 보여주는 그래프이다.
반도체 패키지(121)의 제 3 칩(chip3)은 제 1 회로(Circuit1), 제 2 회로(Circuit2), 및 제 3 회로(Circuit3)를 포함할 수 있다. 설명의 이해를 돕기 위해 제 1 회로(chip1) 내지 제 3 회로(chip3)는 그 기능과 구성이 동일한 회로라고 가정한다. 도면을 참조하면, 제 1 회로(Circuit1)는 그 표면이 제 4 반도체 칩(chip4)에 의해 가려지지 않는 것으로 도시되었다. 제 2 회로(Circuit2)는 그 표면이 제 4 반도체 칩(chip4)에 의해 일부 가려지는 것으로 도시되었다. 그리고, 제 3 회로(Circuit3)는 그 표면이 제 4 반도체 칩(chip4)에 의해 전부 가려지는 것으로 도시되었다.
동일한 반도체 칩에 포함된 회로라 하더라도, 반도체 패키지(121)를 제조하는 과정에서 제 1 회로(chip1) 내지 제 3 회로(chip3)에 가해지는 기계적 또는 열적 스트레스는 서로 다를 수 있다. 그 결과, 각각의 회로가 겪는 물리적 특성의 변화도 서로 다를 것이다. 예를 들어, 제 1 회로(chip1)에서의 특성 파라미터 변화량이 가장 클 것이며, 제 3 회로(chip3)에서의 특성 파라미터 변화량이 가장 적을 것이다. 결과적으로, 제 3 반도체 칩(chip3)의 각각의 회로의 특성 파라미터 변화량은 대략적으로 도 7에 도시된 것과 같은 경향성을 가질 것이다.
도 8은 본 발명의 실시 예에 따라 반도체 패키지로부터 특성 파라미터를 측정하는 것을 보여주는 블록도이다. 예시적으로, 제 1 반도체 패키지(도 1 참조, 121)에 대한 테스트 동작이 도시되었다.
패키지 공정을 통하여 생성된 제 1 반도체 패키지(121)에 대한 테스트 동작이 실행될 수 있다. 설명의 간략화를 위해, 제 1 칩(chip1), 제 2 칩(chip2) 및 제 3 칩(chip3) 만이 도시되었다. 호스트는 제 1 반도체 패키지(121)에 연결되어, 각각의 반도체 칩에 대한 각종 테스트 동작이 실행될 수 있다(①). 예를 들어, 호스트는 자동 검사기(Automatic Test Equipment; ATE)와 같은 테스트 장비일 수 있다. 테스트 동작은 각각의 반도체 칩에 대한 프로그램 동작, 검증 동작, 읽기 동작, 소거 동작, TRIM, 가비지 컬렉션(garbage collection) 등과 같은 다양한 동작을 포함할 수 있다.
테스트 동작 시 각각의 반도체 칩 내부에서 실제로 생성되는 특성 파라미터들(para1 내지 para3)이 측정될 수 있다(②). 특성 파라미터는 앞서 언급된 프로그램 동작, 검증 동작, 읽기 동작, 소거 동작, TRIM, 가비지 컬렉션(garbage collection) 등과 같은 다양한 동작을 실행하는데 필요한 전압을 포함할 수 있다. 예를 들어, 특성 파라미터는 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압 및 패스 전압을 포함할 수 있다. 특성 파라미터는 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압 및 패스 전압 생성하기 위한 기준 전압을 포함할 수 있다. 뿐만 아니라, 특성 파라미터는 메모리 칩들(chip1 내지 chip3) 각각에 포함된 로직 회로(또는, 주변 회로)를 구동하는데 필요한 내부 전압을 포함할 수 있다. 예를 들어, 특성 파라미터는 별도의 측정 장비(미도시)에 의한 프로빙(probing)에 의해 측정될 수 있을 것이다.
측정된 특성 파라미터들(para1 내지 para3)은 반도체 칩들에 각각 저장될 수 있다(③). 예를 들어, 제 1 반도체 칩(chip1)으로부터 측정된 특성 파라미터(para1)는 제 1 반도체 칩(chip1)의 특정 영역에 저장될 수 있다. 마찬가지로, 제 2 반도체 칩(chip2)으로부터 측정된 특성 파라미터(para2)는 제 2 반도체 칩(chip2)의 특정 영역에 저장될 수 있으며, 제 3 반도체 칩(chip3)으로부터 측정된 특성 파라미터(para3)는 제 3 반도체 칩(chip3)의 특정 영역에 저장될 수 있다. 측정된 특성 파라미터는 각각의 반도체 칩의 메모리 셀 어레이의 특정 영역, E-FUSE, 또는 레지스터와 같은 별도의 공간에 저장될 수 있다. 제 1 칩(chip1) 내지 제 3 칩(chip3)으로부터 측정된 특성 파라미터들은 앞서 도 4에 도시된 것과 같은 경향성을 가질 것이다.
그러나, 도 9에 도시된 바와 같이, 특성 파라미터는 반도체 패키지를 제조한 후뿐만 아니라 반도체 패키지를 데이터 저장 장치(100)에 조립한 후에도 측정될 수 있다. 비록 도 9에는 설명의 편의를 위해 제 1 반도체 패키지(121)만이 제 1 채널(CH1)을 통하여 컨트롤러(110)에 연결되는 것으로 도시되었으나, 다른 복수의 반도체 패키지들(미도시)이 각각 별도의 채널을 통하여 컨트롤러(110)에 연결될 것이다. 데이터 저장 장치(100)에 대한 테스트 동작은 도 8에서 설명된 것과 실질적으로 유사하거나 동일하므로, 중복되는 설명은 생략하기로 한다.
도 10은 도 8 또는 도 9에 도시된 반도체 칩들(chip1 내지 chip3) 중 어느 하나를 보여주는 블록도이다. 도 10을 참조하면, 반도체 칩(200)은 메모리 셀 어레이(210), 어드레스 디코더(220), 고전압 생성기(250), 기준 전압 생성기(260), 제어 로직(240), 및 입출력 회로(230)를 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드 라인들(WLs)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(Single Level Cell; SLC), 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC) 또는 트리플 레벨 셀(Triple Level Cell; TLC)을 포함할 수 있다. 복수의 스트링 선택 트랜지스터들은 적어도 하나의 스트링 선택 라인(SSL)과 연결될 수 있으며, 복수의 접지 선택 트랜지스터들은 적어도 하나의 접지 선택 라인(GSL)과 연결될 수 있다.
어드레스 디코더(220)는 복수의 워드 라인들(WLs), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(210)와 연결될 수 있다. 어드레스 디코더(220)는 컨트롤러(도 1 참조, 110) 어드레스(ADDR)를 수신하고, 수신된 어드레스를 디코딩하고, 디코딩된 어드레스를 기반으로 하여 복수의 워드 라인들(WLs) 중 적어도 하나의 워드 라인을 선택할 수 있다. 그 결과, 선택된 적어도 하나의 워드 라인이 구동될 수 있다. 그리고, 어드레스 디코더(220)는 어드레스(ADDR) 중 컬럼(column) 어드레스를 디코딩할 수 있다. 디코딩된 컬럼 어드레스는 입출력 회로(230)에 전달될 수 있다. 예를 들어, 어드레스 디코더(220)는 로우(row) 디코더, 컬럼(column) 디코더, 어드레스 버퍼 등을 포함할 수 있다.
입출력 회로(230)는 비트 라인들(BLs)을 통하여 메모리 셀 어레이(210)에 연결될 수 있다. 입출력 회로(230)는 어드레스 디코더(220)로부터 디코딩된 컬럼 어드레스를 입력받도록 구성될 수 있다. 입출력 회로(230)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(230)는 쓰기 동작 시 컨트롤러(도 1 참조, 110)로부터 데이터(DATA)를 수신하여 메모리 셀 어레이(210)에 저장할 수 있다. 그리고, 입출력 회로(230)는 읽기 동작 시 메모리 셀 어레이(210)로부터 데이터를 읽고 외부로 출력할 수 있다.
제어 로직(240)은 컨트롤러(도 1 참조, 110)로부터 수신된 커맨드(CMD) 및 어드레스(ADDR)에 기초하여, 반도체 칩(200)에 대한 프로그램 동작, 읽기 동작, 소거 동작 등을 제어할 수 있다.
고전압 생성기(250)는 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압 및 패스 전압과 같은 고전압(Vh)을 생성할 수 있다. 고전압 생성기(200)에 의해 생성된 고전압(Vh)은 어드레스 디코더(220)에 입력되어 복수의 워드 라인들(WLs) 중 적어도 하나의 워드 라인을 구동하는데 사용될 수 있다. 그 결과, 메모리 셀 어레이(210)에 대한 프로그램 동작, 읽기 동작, 및 소거 동작과 같은 다양한 동작들이 수행될 수 있다.
기준 전압 생성기(260)는 고전압 생성기(220)가 생성하는 고전압(Vh)을 생성하는데 필요한 기준 전압(Vref)을 생성할 수 있다. 기준 전압 생성기(260)는, 예를 들어, PMIC (Power Management Integrated Circuit)와 같은 외부의 장치로부터 공급받은 전원을 이용하여 기준 전압(Vref)을 생성할 수 있다. 예를 들어, 반도체 칩 외부의 PMIC로부터 공급받은 외부 전압은 전압 레귤레이터(미도시)를 통하여 내부 전압(Vivc)으로 가공될 수 있다. 그리고, 내부 전압(Vivc)은 기준 전압 생성기(260)가 기준 전압(Vref)을 생성하는데 이용될 수 있다.
본 발명의 실시 예에 따른 테스트 동작 시, 반도체 패키지를 구성하는 각각의 반도체 칩으로부터 특성 파라미터들이 측정될 수 있다(②). 예를 들어, 특성 파라미터는 고전압 생성기(250)에 의해 생성되는 고전압(Vh), 기준 전압 생성기(260)에 의해 생성되는 기준 전압(Vref) 등을 포함할 수 있다. 그리고, 특성 파라미터는 어드레스 디코더(220), 입출력 회로(230), 제어 로직(240), 고전압 생성기(250), 및 기준 전압 생성기(260) 중 적어도 하나를 포함하는 주변 회로를 구동하는데 필요한 내부 전압(Vivc)을 포함할 수 있다. 뿐만 아니라, 비록 도면에는 도시되지 않았지만, 특성 파라미터는 비트 라인을 구동하기 위한 프리차지 전압, 공통 소스 라인(common source line; CSL)을 구동하는 공통 소스 라인 전압, 온도 보상 오프셋, 증가형 펄스 프로그램(Incremental Step Pulse Program; ISPP) 전압 등을 포함할 수 있다. 이러한 특성 파라미터들은 반도체 패키지에 대한 테스트 동작 시 별도의 측정 장비를 이용하여 측정될 수 있다.
측정된 특성 파라미터들(Para1)은 메모리 셀 어레이(210)의 특정한 영역에 저장될 수 있다(③). 비록 본 도면에서, 측정된 특성 파라미터들(Para1)은 메모리 셀 어레이(210)에 저장되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 측정된 특성 파라미터들(Para1)은 E-FUSE(미도시) 또는 레지스터(미도시)와 같은 별도의 공간에 저장될 수 있다. 반도체 패키지의 테스트 동작 시 측정된 각각의 반도체 칩의 특성 파라미터는 이와 같이 각각의 메모리 칩에 저장된 상태로 메모리 벤더에 의해 납품될 것이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치(100)에서 특성 파라미터를 조정하는 것을 개략적으로 보여주는 블록도이다. 데이터 저장 장치(100)는 컨트롤러(100) 및 복수의 반도체 패키지들을 포함할 수 있다. 컨트롤러(110)는 파라미터 칼리브레이터(114)를 포함할 수 있다. 설명의 편의를 위해, 본 도면에는 제 1 반도체 패키지(121)만이 도시되었다. 그리고, 제 1 반도체 패키지(121)를 구성하는 복수의 반도체 칩들 중, 제 1 반도체 칩(chip1), 제 2 반도체 칩(chip2), 및 제 3 반도체 칩(chip3) 만이 도시되었다.
데이터 저장 장치(100)가 부팅-온 되면, 각각의 반도체 칩에 저장된 특성 파라미터들(para1 내지 para3)이 읽혀질 수 있다(①). 그리고, 이와 동시에 각각의 반도체 칩의 E-FUSE 등에 저장된 타깃 값들도 함께 읽혀질 수 있다. 타깃 값은 메모리 벤더가 원래 의도했던 반도체 칩의 물리적 특성에 관한 값일 것이다. 읽혀진 특성 파라미터들(para1 내지 para3)은 앞서 도 4 및 도 5에서 설명된 것과 같은 경향성(tendency)을 가질 것이다.
파라미터 칼리브레이터(114)는, 각각의 반도체 칩이 메모리 벤더가 원래 의도했던 타깃 값을 생성하도록 각각의 반도체 칩을 제어하는 제어 신호(CTRL)를 생성할 수 있다(②). 예를 들어, 파라미터 칼리브레이터(114)는 읽혀진 타깃 값과 특성 파라미터 값을 참조하여 제어 신호(CTRL)를 생성할 수 있다. 제어 신호(CTRL)에 따라, 각각의 반도체 칩의 특성 파라미터 값과 메모리 벤더가 원래 의도했던 타깃 값이 동일해지도록, 각각의 반도체 칩이 제어될 것이다(③).
파라미터 칼리브레이터(114)는 컨트롤러(110)에 구비된 SRAM(미도시)과 같은 메모리에 로딩되어 펌웨어 또는 소프트웨어의 형태로 구동될 수 있다. 또는 파라미터 칼리브레이터(114)는 별도로 구비된 DRAM(미도시)에 로딩되어 펌웨어 또는 소프트웨어의 형태로 구동될 수 있다. 또는 파라미터 칼리브레이터(114)는 별도의 하드웨어로 구현된 반도체 칩일 수도 있다.
본 도면에서는, 데이터 저장 장치(200)의 부팅-온 시, 특성 파라미터들이 읽혀지고, 특성 파라미터 값이 타깃 값과 동일해지도록 반도체 칩이 제어되는 것으로 설명되었다. 그러나, 반도체 칩이 제어되는 타이밍은 다양할 수 있다. 예를 들어, 반도체 칩은 파워 세이빙 모드(power saving mode)로부터의 웨이크-업(wake-up) 시에 제어되거나, 호스트로부터의 요청이 없는 유휴 시간(idle time)에 제어될 수 있다.
도 12는 도 11에 도시된 데이터 저장 장치(100)의 제 1 반도체 칩이 제어되는 것을 개략적으로 보여주는 블록도이다. 부팅-온 시 메모리 셀 어레이(210)로부터 제 1 특성 파라미터(para1)가 읽혀진다(①). 그리고, 도면에 도시되지 않았지만, E-FUSE 등에 저장된 타깃 값들도 읽혀질 것이다. 타깃 값은 메모리 벤더가 원래 의도했던 물리적인 값일 수 있다. 컨트롤러(도 9 참조, 110)의 파라미터 칼리브레이터(114)에 의해 생성된 제어 신호(CTRL)가 입출력 회로(230)로 전달되고, 제어 신호(CTRL)는 제어 로직(240)을 거쳐 고전압 생성기(250) 또는 기준 전압 생성기(260)로 전달된다(②). 그 결과, 제어 신호(CTRL)의 제어 하에 생성된 기준 전압(Vref')은 메모리 벤더가 의도했던 기준 전압과 동일해질 것이다. 제어 신호(CTRL)의 제어 하에 고전압 생성기(250)에 의해 생성되는 고전압(Vh')과 주변 회로를 구동하기 위한 내부 전압(Vivc')의 경우도 마찬가지이다. 여기서, 기준 전압(Vref'), 고전압(Vh'), 내부 전압(Vivc') 등에 부가된 작은 따옴표(single quotation mark)는 파라미터 칼리브레이터(114)에 의해 조절된 전압을 의미한다.
다만, 실시 예에 따라서, 파라미터 칼리브레이터(114)는 특성 파라미터의 값이 메모리 벤더가 원래 의도했던 타깃 값과 동일해지지 않도록 각각의 반도체 칩을 제어할 수 있다. 예를 들어, 메모리 셀 어레이를 구성하는 메모리 블록의 프로그램-소거 사이클(P/E cycle)의 횟수가 증가할수록 메모리 블록의 열화도는 증가할 것이다. 따라서, 파라미터 칼리브레이터(114)는 반도체 칩의 메모리 블록의 프로그램-소거 사이클의 횟수를 고려하여 특성 파라미터의 값이 타깃 값과 동일해지지 않도록 반도체 칩을 제어할 수 있다. 예를 들어, 파라미터 칼리브레이터(114)의 제어에 따라, 반도체 칩 내부에서의 특성 파라미터의 값은 메모리 벤더가 원래 의도했던 타깃 값보다 크거나 또는 작을 수 있다.
실시 예에 따라서, 파라미터 칼리브레이터(114)는 특성 파라미터의 값이 메모리 벤더가 원래 의도했던 타깃 값과 동일해지지 않도록 각각의 반도체 칩을 제어할 수 있다. 예를 들어, 데이터 저장 장치(200)의 동작 성능은 주변부의 온도에 영향을 받을 수 있다. 따라서, 파라미터 칼리브레이터(114)는 주변부의 온도를 고려하여 특성 파라미터의 값이 타깃 값과 동일해지지 않도록 반도체 칩을 제어할 수 있다. 예를 들어, 파라미터 칼리브레이터(114)의 제어에 따라, 반도체 칩 내부에서의 특성 파라미터의 값은 메모리 벤더가 원래 의도했던 타깃 값보다 크거나 또는 작을 수 있다. 물론 이러한 구성을 위해 데이터 저장 장치(200) 또는 반도체 칩 내부에 온도 센서가 구비되어야 할 것이다.
실시 예에 따라서, 파라미터 칼리브레이터(114) 는 특성 파라미터의 값이 메모리 벤더가 원래 의도했던 타깃 값과 동일해지지 않도록 각각의 반도체 칩을 제어할 수 있다. 예를 들어, 파라미터 칼리브레이터(114) 는 읽기 동작 시 발생하는 에러 비트의 수를 고려하여 특성 파라미터의 값이 타깃 값과 동일해지지 않도록 반도체 칩을 제어할 수 있다. 예를 들어, 읽기 동작 시 에러 비트가 임계값 이상 발생하는 경우, 파라미터 칼리브레이터(114)의 제어에 따라, 반도체 칩 내부에서의 특성 파라미터의 값은 메모리 벤더가 원래 의도했던 타깃 값보다 크거나 또는 작을 수 있다.
이상 설명된 특성 파라미터는 주로 전압과 관련된 것들이었지만, 특성 파라미터는 이에 한정되지 않는다. 그 예는 도 13 내지 도 15를 통하여 설명될 것이다.
도 13은 컨트롤러(도 11 참조, 110)로부터 반도체 칩으로 전송된 데이터 스트로브 신호(DQ)의 예를 보여주는 도면이다. 이해를 돕기 위해 도 3 및 도 4를 참조하여 함께 설명될 것이다.
도 13에 도시된 데이터 스트로브 신호들 중 가장 위의 데이터 스트로브 신호(DQ_ref)는 메모리 벤더가 원래 의도했던 데이터 스트로브 신호이다. 그리고, 제 1 데이터 스트로브 신호(DQ1)는 컨트롤러로부터 제 1 반도체 칩(chip1)으로 입력된 데이터 스트로브 신호이고, 제 2 데이터 스트로브 신호(DQ2)는 컨트롤러로부터 제 2 반도체 칩(chip2)으로 입력된 데이터 스트로브 신호이고, 제 3 데이터 스트로브 신호(DQ3)는 컨트롤러로부터 제 3 반도체 칩(chip3)으로 입력된 데이터 스트로브 신호이다. 이해를 돕기 위해, 동일한 커맨드(CMD), 어드레스(ADDR), 및 데이터(D1 내지 Dn)로 구성된 데이터 스트로브 신호가 각각의 반도체 칩으로 동일한 타이밍에 입력된다고 가정한다.
앞서 설명한 바와 같이, 반도체 패키지의 제조 공정에서 발생하는 기계적 스트레스 또는 열적 스트레스로 인하여 각각의 반도체 칩의 물리적인 특성은 변할 수 있다. 예를 들어, 각각의 반도체 칩의 내부에서 측정된 데이터 스트로브 신호의 토글링 주기가 변할 수 있다. 예를 들어, 도 13에 도시된 바에 의하면, 기준 주기당 토글링 횟수는 제 1 데이터 스트로브 신호(DQ1)와 제 2 데이터 스트로브 신호(DQ2)가 상대적으로 크다. 반면에, 기준 주기당 토글링 횟수는 제 3 스트로브 신호(DQ3)가 다른 데이터 스트로브 신호들에 비해 상대적으로 적을 것이다. 결과적으로, 토글링 횟수 변이의 경향성은 도 4 또는 도 5와 유사할 것이다. 각각의 반도체 칩의 기준 주기당 토글링 횟수는 반도체 패키지에 대한 테스트 동작 시 측정될 것이며, 특정된 토글링 횟수는 특성 파라미터로써 반도체 칩의 특정 영역에 저장될 것이다.
도 14는 본 발명의 실시 예에 따라 각각의 반도체 칩이 제어되는 것을 보여주는 블록도이다. 예를 들어, 본 도면에서 설명되는 특성 파라미터는 앞서 13에서 설명된 데이터 스트로브 신호의 기준 주기당 토글링 횟수이다. 설명의 이해를 돕기 위해, 도 2, 도 4, 도 13, 및 도 14를 함께 참조하기로 한다.
데이터 저장 장치(100)는 컨트롤러(100) 및 복수의 반도체 패키지들을 포함할 수 있다. 컨트롤러(110)는 파라미터 칼리브레이터(114)를 포함할 수 있다. 파라미터 칼리브레이터(114)는 컨트롤러(110)에 구비된 SRAM(113)에 로딩되어 펌웨어 또는 소프트웨어의 형태로 구동될 수 있다. 또는 파라미터 칼리브레이터(114)는 별도로 구비된 DRAM(130)에 로딩되어 펌웨어 또는 소프트웨어의 형태로 구동될 수 있다. 또는 파라미터 칼리브레이터(114)는 별도의 하드웨어로 구현된 반도체 칩일 수도 있다.
설명의 편의를 위해, 본 도면에는 제 1 반도체 패키지(121)만이 도시되었다. 그리고, 제 1 반도체 패키지(121)를 구성하는 복수의 반도체 칩들 중, 제 1 반도체 칩(chip1), 제 2 반도체 칩(chip2), 및 제 3 반도체 칩(chip3) 만이 도시되었다. 제 1 반도체 칩(chip1), 제 2 반도체 칩(chip2), 및 제 3 반도체 칩(chip3)은 하나의 공통된 채널(미도시)을 통하여 컨트롤러(110)에 연결될 수 있다. 마찬가지로, 도 12에 도시된 제 1 반도체 칩(chip1), 제 2 반도체 칩(chip2), 및 제 3 반도체 칩(chip3)은 도 3에 도시된 제 1 반도체 칩(chip1), 제 2 반도체 칩(chip2), 및 제 3 반도체 칩(chip3)에 각각 대응한다.
우선 쓰기 동작에서의 제어를 설명한다. 데이터 저장 장치(100)가 부팅-온 되면, 각각의 반도체 칩에 저장된 특성 파라미터들(para1 내지 para3)이 읽혀질 수 있다(①). 그리고, 이와 동시에 각각의 반도체 칩의 E-FUSE 등에 저장된 타깃 값들도 함께 읽혀질 수 있다. 타깃 값은 메모리 벤더가 원래 의도했던 반도체 칩의 물리적 특성에 관한 값(즉, 데이터 스트로브 신호의 기준 주기당 토글링 횟수)일 것이다. 읽혀진 특성 파라미터들(para1 내지 para3)은 컨트롤러(110)에 구비된 별도의 저장 공간(예를 들어, DRAM, SRAM 등)에 저장될 수 있다. 이때, 특성 파라미터들(para1 내지 para3)은 값은 서로 다를 것이다. 예를 들어, 각각의 반도체 칩으로부터 읽혀진 특성 파라미터들은 앞서 도 4 및 도 5에서 설명된 것과 같은 경향성(tendency)을 가질 것이다.
동일한 데이터 스트로브 신호가 각각의 반도체 칩으로 전달된다고 가정했을 때, 전달되는 (또는 각각의 반도체 칩으로 전달되기 전의) 데이터 스트로브 신호의 기준 주기당 토글링 횟수는 서로 동일할 수 있다. 그러나, 각각의 반도체 칩 내에서의 기준 주기당 토글링 횟수는 서로 다를 수 있다. 예를 들어, 제 1 반도체 칩(chip1)으로 전달된 데이터 스트로브 신호의 기준 주기당 토글링 횟수(para1)와 제 2 반도체 칩(chip2)으로 전달된 데이터 스트로브 신호의 기준 주기당 토글링 횟수(para2)는 제 3 반도체 칩(chip3)으로 전달된 데이터 스트로브 신호의 기준 주기당 토글링 횟수(para3)보다 클 수 있다.
각각의 반도체 칩 내에서의 데이터 스트로브 신호의 기준 주기당 토글링 횟수가 서로 동일해지도록 하기 위해 파라미터 칼리브레이터(114)가 이용될 수 있다. 예를 들어, 호스트(미도시)로부터의 쓰기 요청에 따라 커맨드(CMD), 어드레스(ADDR), 및 쓰기 데이터(DATA_w)가 컨트롤러(110)로 수신되면, 파라미터 칼리브레이터(114)는 읽혀진 특성 파라미터들(para1 내지 para3)을 참조하여 데이터 스트로브 신호의 기준 주기당 토글링 횟수를 조절할 수 있다(②).
예를 들어, 메모리 벤더가 원래 의도했던 데이터 스트로브 신호의 기준 주기당 토글링 횟수가 100이고, 제 1 반도체 패키지(121)를 테스트하는 단계에서 측정된, 제 1 반도체 칩(chip1)에서의 데이터 스트로브 신호의 기준 주기당 토글링 횟수는 101이라고 가정하자. 즉, 제 1 반도체 패키지(121)를 테스트하는 단계에서 제 1 반도체 칩(chip1)에 저장되는 특성 파라미터 값은 101이며, 데이터 저장 장치(100)의 부팅-온 시 제 1 반도체 칩(chip1)으로부터 읽혀지는 특성 파라미터의 값도 101이다. 파라미터 칼리브레이터(114)는 제 1 반도체 칩(chip1)에서의 제 1 데이터 스트로브 신호(DQ1)의 기준 주기당 토글링 횟수가 100이 되도록 제 1 데이터 스트로브 신호(DQ1)를 조절할 수 있다. 즉, 커맨드(CMD'), 어드레스(ADDR'), 및 쓰기 데이터(DATA_w')로 구성된, 조절된 제 1 데이터 스트로브 신호(DQ1')가 컨트롤러(110)로부터 제 1 반도체 칩(chip1)으로 전달되면, 제 1 반도체 칩(chip1)에서의 기준 주기당 토글링 횟수는 100일 것이다(③). 여기서, 커맨드, 어드레스, 쓰기 데이터 등에 부가된 작은 따옴표(single quotation mark)는 파라미터 칼리브레이터(114)에 의해 조절된 신호를 의미한다.
제 2 반도체 칩(chip2) 및 제 3 반도체 칩(chip3)으로 각각 전송되는 제 2 데이터 스트로브 신호(DQ2')와 제 3 데이터 스트로브 신호(DQ3')에 대해서도 동일한 동작이 실행된다. 결과적으로, 제 1 반도체 칩(chip1) 내지 제 3 반도체 칩(chip3)으로 전달된 데이터 스트로브 신호들(DQ1' 내지 DQ3')의 기준 주기당 토글링 횟수는 서로 동일해질 것이다. 이러한 동작은 읽기 동작 시에도 유사하게 적용될 수 있으며, 이에 대해서는 도 15를 통하여 설명하기로 한다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치(100)에서 특성 파라미터를 조절하는 것을 보여주는 블록도이다. 설명의 이해를 돕기 위해, 도 2, 도 4, 도 13, 및 도 15를 함께 참조하여 읽기 동작에서의 제어를 설명하기로 한다.
데이터 저장 장치(100)가 부팅-온 되면, 각각의 반도체 칩으로부터 특성 파라미터들(para1 내지 para3)이 읽혀진다(①). 그리고, 이와 동시에 각각의 반도체 칩의 E-FUSE 등에 저장된 타깃 값들도 함께 읽혀질 수 있다. 타깃 값은 메모리 벤더가 원래 의도했던 반도체 칩의 물리적 특성에 관한 값(즉, 데이터 스트로브 신호의 기준 주기당 토글링 횟수)일 것이다. 이후, 호스트로부터의 읽기 요청에 따른 커맨드(CMD) 및 어드레스(ADDR)가 수신되면, 파라미터 칼리브레이터(114)는 커맨드(CMD)와 어드레스(ADDR)로 구성된 제 1 데이터 스트로브 신호(DQ1)를 조절한다(②③). 그리고, 파라미터 칼리브레이터(114)에 의해 조절된, 커맨드(CMD') 및 어드레스(ADDR')로 구성된 제 1 데이터 스트로브 신호(DQ1')가 제 1 반도체 칩(chip1)으로 전달될 것이다(③). 제 1 반도체 칩(chip1) 내에서 제 1 데이터 스트로브 신호(DQ1')의 기준 주기당 토글링 횟수는 메모리 벤더가 원래 의도했던 타깃 값과 동일해질 것이다.
이후, 제 1 반도체 칩(chip1)으로부터 읽혀진, 조절되지 않은 읽기 데이터(DARA_r)는 불휘발성 메모리 인터페이스(117)를 통하여 컨트롤러(110)로 전달될 수 있다. 읽기 데이터(DARA_r)는 사용자에게 제공되기 전에 파라미터 칼리브레이터(114)에 의해 조절될 수 있다. 그 결과, 조절된 읽기 데이터(DARA_r')는 메모리 벤더가 원래 의도했던 기준 주기당 토글링 횟수와 동일해질 것이다. 각각의 반도체 칩으로부터 전달된 읽기 데이터(DATA_r)는 서로 다른 토글링 횟수를 가질 것이나, 파라미터 칼리브레이터(114)의 제어에 따라 읽기 데이터(DATA_r')는 서로 동일한 토글링 횟수를 가질 것이다. 결국, 사용자에게 좀 더 온전한 읽기 데이터를 제공할 수 있다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 보여주는 순서도이다. 데이터 저장 장치는 앞서 본 명세서에서 설명된 바와 같이, 패키지 기판 상에 복수의 반도체 칩들이 실장된 멀티 스택 칩 패키지를 포함하고 있으며, 제 1 반도체 칩 내지 제 3 반도체 칩들을 포함하고 있다.
S110 단계에서, 각각의 반도체 칩으로부터 반도체 칩의 동작에 관한 물리적인 값인 특성 파라미터들이 측정될 수 있다. 예를 들어, 본 단계는 제 1 반도체 칩 내지 제 3 반도체 칩이 패키지 기판에 실장될 때 또는 실장된 후에 측정될 수 있다. 예를 들어, 특성 파라미터의 측정은 멀티 스택 칩의 테스트 단계에서 별도의 테스트 장비에 의해 측정될 수 있다. 예를 들어, 각각의 반도체 칩으로부터 측정된 특성 파라미터의 값은 서로 다를 수 있다. 예를 들어, 패키지 기판과 가장 인접한 제 1 반도체 칩과, 패키지 기판의 최 상층부에 배치되는 제 2 반도체 칩으로부터 측정된 특성 파라미터의 값들은, 제 1 반도체 칩과 제 2 반도체 칩 사이의 제 3 반도체 칩으로부터 측정된 특성 파라미터의 값보다 클 수 있다.
예를 들어, 특성 파라미터는 반도체 칩의 동작에 관한 다양한 요소(factor)를 포함할 수 있다. 예를 들어, 특성 파라미터는 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압, 패스 전압, 및 이들을 생성하는데 이용되는 기준 전압을 포함할 수 있다. 예를 들어, 특성 파라미터는 반도체 칩을 구성하는 논리 소자를 구동하는데 필요한 내부 전압을 포함할 수 있다. 예를 들어, 특성 파라미터는 비트 라인을 구동하기 위한 프리차지 전압, 공통 소스 라인을 구동하기 위한 공통 소스 라인 전압, 온도 보상 오프셋, ISPP 전압 등을 포함할 수 있다. 뿐만 아니라, 특성 파라미터는 반도체 칩으로 입력된 데이터 스트로브 신호의 기준 주기당 토글링 횟수를 포함할 수 있다.
S120 단계에서, 각각의 반도체 칩으로부터 측정된 특성 파라미터는 각각의 반도체 칩에 저장될 수 있다. 예를 들어, 측정된 특성 파라미터는 파라미터가 측정되었던 반도체 칩의 특정 영역(예를 들어, 메모리 셀 어레이, E_FUSE, 별도로 구비된 레지스터 등)에 저장될 수 있다.
S130 단계에서, 데이터 저장 장치의 부팅 온 시, 각각의 반도체 칩에 저장된 특성 파라미터가 읽혀질 수 있다. 그리고, 이와 동시에 각각의 반도체 칩의 E-FUSE 등에 저장된 타깃 값들도 함께 읽혀질 수 있다. 타깃 값은 메모리 벤더가 원래 의도했던 반도체 칩의 물리적 특성에 관한 값일 것이다. 읽혀진 특성 파라미터의 값들과 타깃 값들은 컨트롤러에 구비된 저장 공간(예를 들어, SRAM, DRAM, 또는 별도로 구비된 레지스터 등)에 저장될 수 있다.
S140 단계에서, 특성 파라미터의 값이 타깃 값과 동일해지도록 각각의 반도체 칩들이 제어될 수 있다. 예를 들어, 제 1 반도체 칩으로부터 읽혀진 특성 파라미터의 값과 타깃 값의 차이는 제 3 반도체 칩으로부터 읽혀진 특성 파라미터의 값과 기준 값의 차이보다 클 수 있다. 그리고, 제 2 반도체 칩으로부터 읽혀진 특성 파라미터의 값과 기준 값의 차이는 제 3 반도체 칩으로부터 읽혀진 특성 파라미터의 값과 기준 값의 차이보다 클 수 있다. 즉, 각각의 반도체 칩을 제어함으로써 조절되는 파라미터의 변이는 제 1 반도체 칩과 제 2 반도체 칩의 것이 제 3 반도체 칩의 것보다 클 수 있다.
예를 들어, 본 단계는 데이터 저장 장치의 부팅 온 시, 바로 실행될 수 있다. 또는 본 단계는 데이터 저장 장치가 유휴 시간(idle time)에 있을 시 실행될 수 있다. 또는 본 단계는 데이터 저장 장치가 파워 세이빙 모드(power saving mode)로부터 웨이크-업(wake-up) 시 실행될 수 있다.
예를 들어, 본 단계는 각각의 반도체 칩에 대한 프로그램-소거 사이클 횟수를 고려하여 실행될 수 있다. 본 발명에 의하면, 각각의 특성 파라미터의 값이 타깃 값과 동일해지도록 반도체 칩이 제어되는 것이 원칙이다. 그러나, 실시 예에 따라서 특성 파라미터의 값이 타깃 값과 동일해지지 않도록 각각의 반도체 칩이 제어될 수도 있다. 예를 들어, 반도체 칩을 구성하는 메모리 블록의 프로그램-소거 사이클 횟수가 증가할수록 반도체 칩의 열화도는 증가할 수 있다. 따라서, 프로그램-소거 사이클 횟수가 어떤 특정한 임계값을 초과하는 경우, 각각의 특성 파라미터의 값이 타깃 값보다 크거나 작도록 각각의 반도체 칩이 제어될 수 있다.
예를 들어, 본 단계는 각각의 반도체 칩의 주변부 온도를 고려하여 실행될 수 있다. 예를 들어, 주변부의 온도는 각각의 반도체 칩에 대한 열화도 또는 특성 파라미터에 영향을 줄 수 있다. 따라서, 주변부의 온도가 어떤 특정한 임계온도를 초과하거나 또는 어떤 특정한 임계온도 미만인 경우, 각각의 특성 파라미터의 값이 타깃 값보다 크거나 작도록 반도체 칩이 제어될 수 있다. 물론 이러한 구성을 위하여 각각의 반도체 칩은 온도 센서를 구비할 수 있다.
예를 들어, 본 단계는 각각의 반도체 칩에 대한 읽기 동작 시 발생하는 비트-에러율을 고려하여 실행될 수 있다. 예를 들어, 읽기 동작 시 발생하는 비트-에러율이 어떤 특정한 임계값을 초과하는 경우, 각각의 특성 파라미터의 값이 타깃 값보다 크거나 작도록 반도체 칩이 제어될 수 있다.
이상 설명된 데이터 저장 장치의 동작 방법에 의하면, 멀티 스택 칩 패키지의 제조 공정에서 변한 각각의 반도체 칩의 특성 파라미터의 값이 메모리 벤더가 원래 의도했던 타깃 값과 동일해지도록 반도체 칩이 제어될 것이다. 물론, 이러한 제어는 프로그램-소거 사이클 횟수, 주변부 온도, 또는 비트-에러율을 고려하여 실행되기는 하지만, 이러한 조절은 데이터 저장 장치의 신뢰성을 확보하기 위해 실행되는 것임은 잘 알 수 있다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치(300)를 보여주는 블록도이다. 도 17을 참조하면, 데이터 저장 장치(300)는 컨트롤러(310) 및 복수의 반도체 패키지들(321 내지 32n)을 포함할 수 있다. 복수의 반도체 패키지들(321 내지 32n)은 복수의 채널들(CH1 내지 CHn)을 통하여 컨트롤러(310)에 각각 연결될 수 있다.
각각의 반도체 패키지는 와이어 본딩 방식 또는 플립-칩 방식에 의해 패키지 기판 상에 실장되는 복수의 반도체 칩들을 포함할 수 있다. 각각의 반도체 칩은 파라미터 칼리브레이터를 포함할 수 있다. 앞서 도 1 내지 도 13에서는 컨트롤러 내에 구현된 파라미터 칼리브레이터를 통하여 각각의 반도체 칩의 특성 파라미터가 조절되는 예가 설명되었으나, 본 실시 예에서는 각각의 칩 내에 파라미터 칼리브레이터가 구비되는 예가 설명될 것이다.
도 18은 도 17에 도시된 반도체 패키지들 중 어느 하나를 보여주는 블록도이다. 예시적으로 제 1 반도체 패키지(321)가 도시되었으며, 설명의 간략화를 위해, 제 1 칩(chip1), 제 2 칩(chip2) 및 제 3 칩(chip3)만이 도시되었다. 제 1 칩(chip1), 제 2 칩(chip2) 및 제 3 칩(chip3)은 도 3 내지 도 5에서 설명된 제 1 칩(chip1), 제 2 칩(chip2) 및 제 3 칩(chip3)에 각각 대응할 수 있다.
도 18을 참조하면, 패키징 공정을 통하여 생성된 제 1 반도체 패키지(321)에 대한 테스트 동작이 실행될 수 있다(①). 예를 들어, 호스트는 자동 검사기(Automatic Test Equipment; ATE)와 같은 테스트 장비일 수 있다. 테스트 동작은 제 1 반도체 패키지(321)를 구성하는 각각의 반도체 칩에 대한 프로그램 동작, 검증 동작, 읽기 동작, 소거 동작, TRIM, 가비지 컬렉션(garbage collection) 등과 같은 다양한 동작을 포함할 수 있다.
테스트 동작 시 각각의 반도체 칩의 동작에 관한 특성 파라미터들(para1 내지 para3)이 측정될 수 있다(②). 특성 파라미터들(para1 내지 para3)은 각각의 반도체 칩에 대한 프로그램 동작, 검증 동작, 읽기 동작, 소거 동작, TRIM, 가비지 컬렉션(garbage collection) 등과 같은 다양한 동작을 실행하는데 필요한 전압을 포함할 수 있으며, 메모리 칩들(chip1 내지 chip3) 각각에 포함된 로직 회로(또는, 주변 회로)를 구동하는데 필요한 내부 전압을 포함할 수 있다. 예를 들어, 특성 파라미터들(para1 내지 para3)은 별도의 측정 장비(미도시)에 의한 프로빙(probing)에 의해 측정될 수 있을 것이다.
특성 파라미터들(para1 내지 para3)은 반도체 칩들(chip1 내지 chip3)의 특정 영역에 각각 저장될 수 있다(③).
도 19는 도 18에 도시된 반도체 칩들(chip1 내지 chip3) 중 어느 하나를 좀 더 상세하게 보여주는 블록도이다. 도 19를 참조하면, 반도체 칩(400)은 메모리 셀 어레이(410), 어드레스 디코더(420), 입출력 회로(430), 제어 로직(440), 고전압 생성기(450) 및 기준 전압 생성기(460)를 포함할 수 있다. 파라미터 칼리브레이터(442)가 반도체 칩(400) 내에 구현된다는 것을 제외하고는 앞서 도 8에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다. 비록 도면에는, 제어 로직(440)이 파라미터 칼리브레이터(442)의 기능을 수행하는 것으로 도시되었으나, 파라미터 칼리브레이터(442)는 별도의 논리 회로로서 반도체 칩(400) 내부에 구현될 수도 있다.
호스트와 반도체 칩(400) 사이의 테스트 동작에 따라, 커맨드(CMD) 및 어드레스(ADDR)가 입출력 회로(430)로 입력될 수 있다(①). 그리고 테스트를 위해 호스트로부터 수신된 쓰기 데이터(DATA)가 입출력 회로(430)로 입력될 수 있으며, 또는 메모리 셀 어레이(410)로부터 읽혀진 읽기 데이터(DATA)는 호스트로 전송될 수 있다(①).
테스트 동작 시 특성 파라미터가 측정될 수 있다(②). 예를 들어, 특성 파라미터는 기준 전압(Vref), 고전압(Vh), 및 내부 전압(Vivc)을 포함할 수 있다. 고전압(Vh)은 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압 및 패스 전압 등을 포함할 수 있으며, 기준 전압(Vref)을 이용하여 생성될 수 있다. 내부 전압(Vivc)은 어드레스 디코더(430), 입출력 회로(430), 제어 로직(440), 고전압 생성기(450), 및 기준 전압 생성기(460) 중 적어도 하나를 포함하는 주변 회로를 구동하는데 필요한 전압일 수 있다.
측정된 특성 파라미터(para1)는 반도체 칩(400)의 특정 영역에 저장될 수 있다(③). 예를 들어, 특성 파라미터(para1)는 메모리 셀 어레이(410)의 특정 영역에 저장되거나, 또는 E-FUSE(미도시) 및 레지스터(미도시)와 같은 별도의 공간에 저장될 수도 있다.
도 20은 본 발명의 실시 예에 따라 데이터 저장 장치(300)가 제어되는 것을 개략적으로 보여주는 블록도이다. 데이터 저장 장치(300)는 컨트롤러(310) 및 복수의 반도체 패키지들을 포함할 수 있으나, 설명의 편의를 위해 제 1 반도체 패키지(321)만이 도시되었다. 그리고, 제 1 반도체 패키지(321)를 구성하는 복수의 반도체 칩들 중, 제 1 반도체 칩(chip1), 제 2 반도체 칩(chip2), 및 제 3 반도체 칩(chip3) 만이 도시되었다. 도 21은 도 20에 도시된 제 1 반도체 칩이 제어되는 것을 개략적으로 보여주는 블록도이다. 이하, 도 20과 도 21을 함께 참조하여, 설명하기로 한다.
데이터 저장 장치(300)가 부팅-온 되면, 각각의 반도체 칩에 저장된 특성 파라미터들(para1 내지 para3)이 읽혀질 수 있다(①). 그리고, 이와 동시에 각각의 반도체 칩의 E-FUSE 등에 저장된 타깃 값들도 함께 읽혀질 수 있다. 타깃 값은 메모리 벤더가 원래 의도했던 반도체 칩의 물리적 특성에 관한 값일 것이다. 읽혀진 특성 파라미터들(para1 내지 para3)은 앞서 도 4 및 도 5에서 설명된 것과 같은 경향성(tendency)을 가질 것이다. 예를 들어, 제 1 반도체 칩(chip1, 400)에서, 메모리 셀 어레이(410)로부터 읽혀진 제 1 특성 파라미터(para1)는 제어 로직(440)으로 전달되어 레지스터와 같은 별도의 저장 공간에 저장될 수 있다. 예를 들어, E-FUSE 등으로부터 읽혀진 타깃 값도 레지스터와 같은 별도의 저장 공간에 저장될 수 있다.
파라미터 칼리브레이터(442)는 특성 파라미터(para1)를 조절하기 위한 제어 신호(CTRL)를 생성할 수 있다(②). 제어 신호(CTRL)의 제어에 따라, 고전압 생성기(450) 또는 기준 전압 생성기(460)는 메모리 벤더가 원래 의도했던 타깃 값과 동일한 특성 파라미터들(예를 들어, Vref' 또는 Vh')을 생성할 수 있다. 각각의 반도체 칩에서 이러한 동작이 실행되기 때문에, 각각의 반도체 칩 내부에서 생성되는 특성 파라미터들(예를 들어, Vref' 또는 Vh')은 서로 동일한 값을 가질 수 있다.
도 22는 도 18에 도시된 제 1 반도체 칩(chip1)이 제어되는 것을 개략적으로 보여주는 도면이다. 예를 들어, 본 도면에서 설명되는 특성 파라미터는 앞서 12에서 설명된 데이터 스트로브 신호의 기준 주기당 토글링 횟수이다.
반도체 칩(400)을 포함하는 데이터 저장 장치가 부팅-온 되면, 메모리 셀 어레이(410)로부터 읽혀진 제 1 특성 파라미터(para1)는 제어 로직(440)으로 전달될 수 있다(①). 이와 동시에 각각의 반도체 칩의 E-FUSE 등에 저장된 타깃 값들도 함께 읽혀질 수 있다. 타깃 값은 메모리 벤더가 원래 의도했던 반도체 칩의 물리적 특성에 관한 값일 것이다. 제 1 특성 파라미터(para1)와 기준 값은 제어 로직(440)의 내부 또는 반도체 칩(400)의 내부에 구비된 레지스터(미도시)와 같은 별도의 공간에 저장될 수 있다.
호스트(미도시)로부터의 쓰기 요청 또는 읽기 요청에 따라 커맨드(CMD) 및 어드레스(ADDR)가 입출력 회로(430)로 수신될 것이다. 그러나, 수신된 커맨드(CMD) 및 어드레스(ADDR)의 기준 주기당 토글링 횟수는 메모리 벤더가 원래 의도한 값과는 다를 것이다.
이때, 파라미터 칼리브레이터(442)는 기준 주기당 토글링 횟수를 조절하는 제어 신호(CTRL)를 생성할 수 있다. 제어 신호(CTRL)의 제어 하에, 수신된 커맨드(CMD) 및 어드레스(ADDR)의 기준 주기당 토글링 횟수는 메모리 벤더가 원래 의도한 값과 동일하게 될 수 있다. 즉, 토글링 횟수가 조절된 커맨드(CMD') 및 어드레스(ADDR')가 생성될 수 있다(③). 만일 쓰기 데이터(DATA)가 입출력 회로(430)로 입력되는 경우라면, 쓰기 데이터(DATA)의 기준 주기당 토글링 횟수도 이와 동일하게 조절될 것이다. 반면, 읽기 데이터(DATA)가 입출력 회로(430)로부터 출력되는 경우라면, 읽기 데이터(DATA)의 기준 주기당 토글링 횟수도 이와 동일하게 조절될 것이다.
이상 설명된 특성 파라미터를 조절하는 동작은 데이터 저장 장치에 포함된 각각의 반도체 칩들에 대해 실행될 수 있다. 각각의 반도체 칩 내에서 메모리 벤더가 원래 의도했던 특성 파라미터들이 생성되도록 함으로써 데이터 저장 장치의 신뢰성을 확보할 수 있다.
본 실시 예에서는, 데이터 저장 장치(400)의 부팅-온 시, 특성 파라미터들이 읽혀지고, 특성 파라미터 값이 타깃 값과 동일해지도록 반도체 칩이 제어되는 것으로 설명되었다. 그러나, 반도체 칩이 제어되는 타이밍은 다양할 수 있다. 예를 들어, 읽혀진 특성 파라미터들은 파워 세이빙 모드(power saving mode)로부터의 웨이크-업(wake-up) 시에 조절되거나, 호스트로부터의 요청이 없는 유휴 시간(idle time)에 조절될 수 있다. 뿐만 아니라, 앞서 설명된 바와 같이 특성 파라미터는 프로그램-소거 사이클 횟수, 주변부의 온도, 또는 읽기 동작 시 에러 비트의 발생 등과 같은 다양한 요소를 고려하여 조절될 수 있다.
도 23은 도 10, 12, 18, 20, 21의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다. 예시적으로, 도 21을 참조하여 3차원 구조의 메모리 블록(BLK1)이 설명된다.
도 23을 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다.
예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(charge trap flash; CTF) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.
메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.
예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.
제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 도시된 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소할 수 있다.
도 24는 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 컴퓨팅 시스템을 보여주는 블록도이다. 예를 들어, 컴퓨팅 시스템(1000)은 데스크톱(desktop), 랩톱(laptop), UMPC (ultra mobile PC), 넷북(net-book), 태블릿(tablet), 스마트폰과 등과 같은 다양한 전자 기기들 중 적어도 하나를 포함할 수 있다.
도 24를 참조하면, 컴퓨팅 시스템(1000)은 CPU(central processing unit)(1100), 칩셋(1200), GPU(graphic processing unit)(1300), 디스플레이(1310), I/O 컨트롤러(1400), I/O 유닛(1410), 네트워크 모듈(1500), 메모리(1600), 온-보드 SSD(1700)를 포함할 수 있다. 온-보드 SSD(1700)는 데이터 저장 장치를 구성하는 컨트롤러(1710), 불휘발성 메모리(1720), DRAM(1730) 등이 보드 위에 직접 실장되는 데이터 저장 장치를 의미할 수 있다.
CPU(1100), 칩셋(1200), GPU(1300), I/O 컨트롤러(1400), 네트워크 모듈(1500), 메모리(1600), 컨트롤러(1710), 및 불휘발성 메모리(1720) 가 보드(board) 상에 제공될 수 있다. 예를 들어, 보드는 인쇄회로 기판(printed circuit board; PCB), 플렉서블 기판(flexible board), 테이프 기판과 같은 다양한 종류의 기판들 중 적어도 하나를 포함할 수 있다. 보드는 그 내부에 내부 배선들이 형성된 연성 인쇄 회로 기판(flexible printed circuit board), 경성 인쇄 회로 기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
CPU(1100)는 컴퓨팅 시스템(1000)을 동작시키기 위한 운영 체제(operating system; OS) 또는 애플리케이션 프로그램(application program)을 구동할 수 있다.
칩셋(1200)은 CPU(1100)의 제어에 따라 컴퓨팅 시스템(1000)에 포함된 다양한 구성 요소들을 제어할 수 있다. 예를 들어, 칩셋(1200)은 GPU(1300), I/O 컨트롤러(1400), 네트워크 모듈(1500), 메모리(1600), 온-보드 SSD(1700)의 전반적인 동작을 제어할 수 있다.
GPU(1300)는 그래픽 데이터를 처리하여 디스플레이(1310)로 전달할 수 있다. 디스플레이(1310)는 GPU(1300)에 의해 처리된 그래픽 데이터를 표시할 수 있다. 디스플레이(1310)의 패널은 액정 디스플레이 패널(liquid crystal display panel; LCD), 전기 영동 디스플레이 패널(electrophoretic display panel), 일렉트로웨팅 디스플레이 패널(electrowetting display panel), 플라즈마 디스플레이 패널(plasma display panel; PDP), 유기 발광 다이오드(organic light-emitting diodes; OLED) 등의 다양한 패널일 수 있다.
I/O 컨트롤러(1400)는 I/O 유닛(1410)에 의해 컴퓨팅 시스템(1000)으로 입력된 정보를 처리할 수 있다. 예를 들어, I/O 유닛(1410)은 PS2 포트, PCI 슬롯, DIMM 슬롯, USB 포트, RGB 포트, DVI 포트, HDMI 포트 등을 통하여 I/O 컨트롤러(1400)에 연결될 수 있다.
네트워크 모듈(1500)은 컴퓨팅 시스템(1000)과 외부의 시스템 또는 네트워크 사이의 인터페이싱을 제공할 수 있다. 예를 들어, 네트워크 모듈(1500)은 Wi-Fi, 블루투스, Wireless-MAN (Metropolitan Area Network), LTE-A (Long Term Evolution Advanced), EDGE (Enhanced Data rates for GSM (Global System for Mobile Communications) Evolution), HSPA+ (Evolved High-Speed Packet Access), 이더넷(Ethernet), 파이버 채널(Fibre Channel), 전력선 통신망(Power Line communication)과 같은 프로토콜에 의해 동작할 수 있다.
메모리(1600)는 컴퓨팅 시스템(1000)의 워킹 메모리로 사용될 수 있다. 부팅 시, 램(1600)에는 온-보드 SSD(1700)로부터 읽혀진 운영 체제(OS), 응용 프로그램 등이 로딩될 수 있다. 예를 들어, 메모리(1600)는 메모리 모듈로 구성될 수 있다. 이 경우, 메모리 모듈은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
온-보드 SSD(1700)는 컨트롤러(1710), 불휘발성 메모리들(1720), 및 DRAM(1730)을 포함할 수 있다. 복수의 불휘발성 메모리들(1720)은 복수의 반도체 패키지들로 구성될 수 있다. 그리고 각각의 반도체 패키지는 복수의 반도체 칩들로 구성된 멀티 스택 칩을 포함할 수 있다. 컨트롤러(1710) 본 명세서에서 설명된 파라미터 칼리브레이터를 포함할 수 있다. 컨트롤러(1710) 및 불휘발성 메모리들(1720)은 메모리 벤더에 의해 조립자에게 납품될 수 있다. 이후, 온-보드 SSD(1700)의 구성 요소인 컨트롤러(1710), 불휘발성 메모리(1720), 및 DRAM(1730) 등은 SMT 공정 등에 의해 보드에 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 데이터 저장 장치
110: 컨트롤러
111: 호스트 인터페이스 회로
112: 프로세서
113: SRAM
114: 파라미터 칼리브레이터
115: ROM
116: DRAM 매니저
117: 불휘발성 메모리 인터페이스 회로
121 내지 12n: 반도체 패키지들
130: DRAM

Claims (22)

  1. 제 1 반도체 칩 내지 제 3 반도체 칩을 포함하되, 상기 제 1 반도체 칩은 패키지 기판 상에 배치되고 제 1 특성 파라미터를 갖고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 배치되고 제 2 특성 파라미터를 갖고, 그리고 상기 제 3 반도체 칩은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되고 제 3 특성 파라미터를 갖는 멀티 스택 칩 패키지; 그리고
    상기 제 1 특성 파라미터의 값과 타깃 값의 차이(이하, 제 1 특성 차이), 상기 제 2 특성 파라미터의 값과 상기 타깃 값의 차이(이하, 제 2 특성 차이), 그리고 상기 제 3 특성 파라미터의 값과 상기 타깃 값의 차이(이하, 제 3 특성 차이)를 이용하여, 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 컨트롤러를 포함하되,
    상기 제 1 특성 차이는 상기 제 3 특성 차이보다 크고, 상기 제 2 특성 차이는 상기 제 3 특성 차이보다 큰 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩이 상기 패키지 기판에 실장될 때 또는 실장된 후에 측정되는 데이터 저장 장치.
  3. 제 2 항에 있어서,
    상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 각각 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 저장되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 컨트롤러는 상기 데이터 저장 장치의 파워 온(Power on) 시, 유휴 시간(Idle Time), 또는 파워 세이빙 모드(Power Saving Mode)에서 웨이크 업(Wake Up) 시, 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 상기 타깃 값과 동일해지도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 대한 프로그램-소거 사이클 횟수를 고려하여 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 상기 타깃 값과 동일해지도록 또는 동일해지지 않도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각의 주변부 온도를 고려하여 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 상기 타깃 값과 동일해지도록 또는 동일해지지 않도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 대한 읽기 동작 시 발생하는 비트-에러율을 고려하여 상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값이 상기 타깃 값과 동일해지도록 또는 동일해지지 않도록 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 데이터 저장 장치.
  8. 제 1 항에 있어서,
    상기 제 1 특성 파라미터 내지 상기 제 3 특성 파라미터는:
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각에 대한 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압, 및 패스 전압을 포함하는 고전압;
    상기 고전압을 생성하는데 이용되는 기준 전압;
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 동작시키기 위한 내부 전압들;
    온도 보상 오프셋;
    증가형 펄스 프로그램(Incremental Step Pulse Program) 전압; 그리고
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로 입력된 데이터 스트로브 신호의 기준 주기당 토글링 횟수 중 적어도 하나를 포함하는 데이터 저장 장치.
  9. 제 1 항에 있어서,
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각은:
    복수의 워드 라인들과 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    기준 전압을 생성하는 기준 전압 생성기;
    상기 기준 전압을 이용하여 프로그램 전압, 읽기 전압, 검증 전압, 소거 전압, 패스 전압 중 적어도 하나를 포함하는 고전압을 생성하는 고전압 생성기;
    상기 고전압 및 외부로부터 수신된 어드레스를 이용하여 상기 복수의 워드 라인들 중 적어도 하나를 선택하는 어드레스 디코더; 그리고
    상기 기준 전압 생성기 및 상기 고전압 생성기를 제어하는 제어 로직을 포함하는 데이터 저장 장치.
  10. 제 9 항에 있어서,
    상기 메모리 셀 어레이는 기판에 수직방향으로 형성되는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록을 포함하고,
    각각의 메모리 블록의 복수의 셀 스트링들은 상기 복수의 비트 라인들 중 하나의 비트 라인에 연결되고,
    각각의 셀 스트링은 직렬로 연결된 메모리 셀들을 포함하는 데이터 저장 장치.
  11. 제 1 항에 있어서,
    상기 제 1 특성 차이 내지 상기 제 3 특성 차이는 상기 제 1 파라미터 내지 상기 제 3 파라미터와 관련된 회로들이 외부에 노출되었는지 여부에 따라 가변하는 데이터 저장 장치.
  12. 제 1 반도체 칩 내지 제 3 반도체 칩을 포함하되, 상기 제 1 반도체 칩은 패키지 기판 상에 배치되고 제 1 특성 파라미터를 갖고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 배치되고 제 2 특성 파라미터를 갖고, 그리고 상기 제 3 반도체 칩은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되고 제 3 특성 파라미터를 갖는 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치를 제어하는 방법에 있어서:
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로부터 각각 상기 제 1 특성 파라미터 내지 제 3 특성 파라미터의 값들을 측정하는 단계;
    상기 측정된 제 1 파라미터 내지 상기 제 3 파라미터의 값들을 각각 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 저장하는 단계;
    상기 데이터 저장 장치의 부팅-온 시 상기 제 1 파라미터 내지 상기 제 3 파라미터의 값들을 읽는 단계; 그리고
    상기 제 1 특성 파라미터의 값과 타깃 값의 차이(이하, 제 1 특성 차이), 상기 제 2 특성 파라미터의 값과 상기 타깃 값의 차이(이하, 제 2 특성 차이), 그리고 상기 제 3 특성 파라미터의 값과 상기 타깃 값의 차이(이하, 제 3 특성 차이)를 이용하여, 상기 제 1 내지 제 3 반도체 칩을 제어하는 단계를 포함하되,
    상기 제 1 특성 차이는 상기 제 3 특성 차이보다 크고, 상기 제 2 특성 차이는 상기 제 3 특성 차이보다 큰 데이터 저장 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩이 상기 패키지 기판에 실장될 때 또는 실장된 후에 측정되는 데이터 저장 장치의 동작 방법.
  14. 제 12 항에 있어서,
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 단계는 상기 데이터 저장 장치의 파워 온(Power on) 시, 유휴 시간(Idle Time), 또는 파워 세이빙 모드(Power Saving Mode)에서 웨이크 업(Wake Up) 시에 실행되는 데이터 저장 장치의 동작 방법.
  15. 제 12 항에 있어서,
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 제어하는 단계는,
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 대한 프로그램-소거 사이클 횟수, 주변부 온도, 및 읽기 동작 시 발생하는 비트-에러율 중 적어도 하나를 고려하여 실행되는 데이터 저장 장치의 동작 방법.
  16. 제 12 항에 있어서,
    상기 제 1 특성 파라미터 내지 상기 제 3 특성 파라미터는:
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각에 대한 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압, 및 패스 전압을 포함하는 고전압;
    상기 고전압을 생성하는데 이용되는 기준 전압;
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 동작시키기 위한 내부 전압들;
    온도 보상 오프셋;
    증가형 펄스 프로그램(Incremental Step Pulse Program) 전압; 그리고
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로 입력된 데이터 스트로브 신호의 기준 주기당 토글링 횟수 중 적어도 하나를 포함하는 데이터 저장 장치의 동작 방법.
  17. 패키지 기판 상에 배치되고 제 1 특성 파라미터를 갖는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되고 제 2 특성 파라미터를 갖는 제 2 반도체 칩; 그리고
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되고 제 3 특성 파라미터를 갖는 제 3 반도체 칩을 포함하되,
    상기 제 1 특성 파라미터의 값과 타깃 값의 차이(이하, 제 1 특성 차이), 상기 제 2 특성 파라미터의 값과 상기 타깃 값의 차이(이하, 제 2 특성 차이), 그리고 상기 제 3 특성 파라미터의 값과 상기 타깃 값의 차이(이하, 제 3 특성 차이)에 기초하여 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩이 제어되고,
    상기 제 1 특성 차이는 상기 제 3 특성 차이보다 크고, 상기 제 2 특성 차이는 상기 제 3 특성 차이보다 큰 멀티 스택 칩 패키지.
  18. 제 17 항에 있어서,
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩의 제어는 외부의 컨트롤러에 의해 실행되는 멀티 스택 칩 패키지.
  19. 제 17 항에 있어서,
    상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩이 상기 패키지 기판에 실장될 때 또는 실장된 후에 측정되는 멀티 스택 칩 패키지.
  20. 제 19 항에 있어서,
    상기 제 1 특성 파라미터의 값 내지 상기 제 3 특성 파라미터의 값은 각각 상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩에 저장되는 멀티 스택 칩 패키지.
  21. 제 17 항에 있어서,
    상기 특성 파라미터는:
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩 각각에 대한 프로그램 전압, 검증 전압, 읽기 전압, 소거 전압, 및 패스 전압을 포함하는 고전압;
    상기 고전압을 생성하는데 이용되는 기준 전압;
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩을 동작시키기 위한 내부 전압들;
    온도 보상 오프셋;
    증가형 펄스 프로그램(Incremental Step Pulse Program) 전압; 그리고
    상기 제 1 반도체 칩 내지 상기 제 3 반도체 칩으로 입력된 데이터 스트로브 신호의 기준 주기당 토글링 횟수 중 적어도 하나를 포함하는 멀티 스택 칩 패키지.
  22. 제 17 항에 있어서,
    상기 제 1 특성 차이 내지 상기 제 3 특성 차이는 상기 제 1 파라미터 내지 상기 제 3 파라미터와 관련된 회로들이 외부에 노출되었는지 여부에 따라 가변하는 멀티 스택 칩 패키지.
KR1020160057168A 2016-05-10 2016-05-10 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법 KR102571497B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160057168A KR102571497B1 (ko) 2016-05-10 2016-05-10 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법
US15/443,963 US9871021B2 (en) 2016-05-10 2017-02-27 Data storage device having multi-stack chip package and operating method thereof
US15/840,314 US10103129B2 (en) 2016-05-10 2017-12-13 Data storage device having multi-stack chip package and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160057168A KR102571497B1 (ko) 2016-05-10 2016-05-10 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20170127107A true KR20170127107A (ko) 2017-11-21
KR102571497B1 KR102571497B1 (ko) 2023-08-29

Family

ID=60295403

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160057168A KR102571497B1 (ko) 2016-05-10 2016-05-10 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법

Country Status (2)

Country Link
US (2) US9871021B2 (ko)
KR (1) KR102571497B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035528A (ko) * 2018-09-27 2020-04-06 삼성전자주식회사 반도체 패키지, 이를 포함하는 스토리지 장치 및 반도체 패키지의 동작 방법
KR20210079393A (ko) * 2019-12-05 2021-06-29 샌디스크 테크놀로지스 엘엘씨 메모리 셀들에 대한 온도 및 사이클링 의존적 리프레시 동작

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102571497B1 (ko) * 2016-05-10 2023-08-29 삼성전자주식회사 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
JP2019128829A (ja) 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10790039B1 (en) * 2019-09-26 2020-09-29 Micron Technology, Inc. Semiconductor device having a test circuit
TWI801207B (zh) * 2022-04-18 2023-05-01 華邦電子股份有限公司 半導體記憶裝置以及讀取半導體記憶裝置的方法
CN116938393B (zh) * 2023-09-15 2023-12-15 湖北芯擎科技有限公司 一种芯片侦测方法、系统及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090100022A (ko) * 2008-03-19 2009-09-23 삼성전자주식회사 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리
KR20120091611A (ko) * 2011-02-09 2012-08-20 에스케이하이닉스 주식회사 반도체 장치
JP2014049160A (ja) * 2012-08-30 2014-03-17 Toshiba Corp 半導体記憶装置
KR20160022451A (ko) * 2014-08-19 2016-03-02 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002099796A1 (en) * 2001-06-01 2002-12-12 Koninklijke Philips Electronics N.V. Multi-stack optical data storage medium and use of such a medium
KR100809693B1 (ko) 2006-08-01 2008-03-06 삼성전자주식회사 하부 반도체 칩에 대한 신뢰도가 개선된 수직 적층형멀티칩 패키지 및 그 제조방법
KR100837412B1 (ko) * 2006-12-12 2008-06-12 삼성전자주식회사 멀티 스택 메모리 소자
US8228704B2 (en) * 2007-02-28 2012-07-24 Samsung Electronics Co., Ltd. Stacked semiconductor chip package with shared DLL signal and method for fabricating stacked semiconductor chip package with shared DLL signal
KR100843243B1 (ko) 2007-04-18 2008-07-02 삼성전자주식회사 신호의 전송파워를 최적화한 반도체 메모리 장치 및 그파워 초기화 방법
KR100909902B1 (ko) * 2007-04-27 2009-07-30 삼성전자주식회사 플래쉬 메모리 장치 및 플래쉬 메모리 시스템
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP2009210448A (ja) 2008-03-05 2009-09-17 Toshiba Corp 半導体装置
US8032804B2 (en) 2009-01-12 2011-10-04 Micron Technology, Inc. Systems and methods for monitoring a memory system
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9490003B2 (en) 2011-03-31 2016-11-08 Intel Corporation Induced thermal gradients
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
US9294983B2 (en) * 2012-09-29 2016-03-22 Intel Corporation Methods and arrangements for a multistack bluetooth controller
KR102004852B1 (ko) 2012-11-15 2019-07-29 삼성전자 주식회사 컴퓨팅 시스템을 이용한 반도체 패키지 디자인 시스템 및 방법, 상기 시스템을 포함하는 반도체 패키지 제조 장치, 상기 방법으로 디자인된 반도체 패키지
KR101984831B1 (ko) 2013-01-31 2019-05-31 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
KR102155761B1 (ko) * 2014-01-02 2020-09-14 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US8947931B1 (en) * 2014-06-13 2015-02-03 Sandisk Technologies Inc. Memory module
KR102571497B1 (ko) * 2016-05-10 2023-08-29 삼성전자주식회사 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090100022A (ko) * 2008-03-19 2009-09-23 삼성전자주식회사 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리
KR20120091611A (ko) * 2011-02-09 2012-08-20 에스케이하이닉스 주식회사 반도체 장치
JP2014049160A (ja) * 2012-08-30 2014-03-17 Toshiba Corp 半導体記憶装置
KR20160022451A (ko) * 2014-08-19 2016-03-02 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035528A (ko) * 2018-09-27 2020-04-06 삼성전자주식회사 반도체 패키지, 이를 포함하는 스토리지 장치 및 반도체 패키지의 동작 방법
KR20210079393A (ko) * 2019-12-05 2021-06-29 샌디스크 테크놀로지스 엘엘씨 메모리 셀들에 대한 온도 및 사이클링 의존적 리프레시 동작

Also Published As

Publication number Publication date
US20180102347A1 (en) 2018-04-12
US20170330860A1 (en) 2017-11-16
KR102571497B1 (ko) 2023-08-29
US9871021B2 (en) 2018-01-16
US10103129B2 (en) 2018-10-16

Similar Documents

Publication Publication Date Title
KR102571497B1 (ko) 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR102285994B1 (ko) 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
US8069300B2 (en) Solid state storage device controller with expansion mode
US20220246630A1 (en) Memory system
US9466381B2 (en) Semiconductor device
US20160163394A1 (en) Semiconductor memory apparatus and method for reading data from the same
US11182328B2 (en) Storage device and operating method thereof
US9671969B2 (en) Data storage having recovery function for threshold voltage distribution change of memory cells due to applying surface mounting technology and operating method
US10553283B2 (en) Semiconductor storage device
US10388395B2 (en) Storage device and bad block assigning method thereof
US20190155767A1 (en) Storage device configured to update field programmable gate array and method of operating the same
KR20140136691A (ko) 반도체 메모리 장치 및 이의 동작 방법
US10079063B2 (en) Apparatuses and methods for charging a global access line prior to accessing a memory
US11183256B2 (en) Semiconductor memory device and memory state detecting method
US20210271605A1 (en) Data transmission circuit and method of operating the same
US11836366B2 (en) Memory system and method of operating the same
KR102548574B1 (ko) 불휘발성 메모리 모듈
US11922064B2 (en) Storage device and operating method thereof
US11238902B2 (en) Circuit layout structure for volatile memory modules and memory storage device
KR20220103853A (ko) 불휘발성 메모리 장치의 데이터 보존성 개선을 위한 장치 및 방법
KR20160144556A (ko) 불휘발성 메모리 모듈
JP2021044032A (ja) 半導体記憶装置
KR20170001858A (ko) 불휘발성 메모리 모듈 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant