KR20220103853A - 불휘발성 메모리 장치의 데이터 보존성 개선을 위한 장치 및 방법 - Google Patents

불휘발성 메모리 장치의 데이터 보존성 개선을 위한 장치 및 방법 Download PDF

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Abstract

본 개시의 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록, 상기 불휘발성 메모리 장치가 파워-온된 경우 동작하는 제 1 전원, 상기 불휘발성 메모리 장치가 파워-오프된 경우 동작하는 제 2 전원, 복수의 소스 라인들과 연결되고, 상기 제 1 전원 또는 상기 제 2 전원을 이용하여 게이트 전압 및 소스 라인 전압을 생성하는 전압 발생기, 및 상기 게이트 전압에 응답하여 상기 복수의 소스 라인들로 입력된 상기 소스라인 전압을 상기 복수의 워드라인들로 전달하는 복수의 패스 트랜지스터들을 포함하되, 상기 전압 발생기는, 상기 메모리 블록에 대한 복수 회의 읽기 동작들의 결과에 기반하여 판별된 상기 메모리 블록의 전하 증가 상태 또는 전하 감소 상태에 기반하여 상기 게이트 전압을 상기 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가한다.

Description

불휘발성 메모리 장치의 데이터 보존성 개선을 위한 장치 및 방법{APPARATUS AND METHOD FOR IMPROVING DATA RETENTION ABILITY OF NONVOLATILE MEMORY DEVICE}
본 개시는 불휘발성 메모리 장치에 관한 것으로, 좀 더 상세하게는 불휘발성 메모리 장치의 데이터 보존성 개선을 위한 방법에 관한 것이다.
반도체 메모리는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
반도체 제조 기술이 발전되면서, 저장 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 저장 장치의 고집적화는 저장 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 저장 장치의 고집적화로 인해 저장 장치의 스케일이 감소되면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 저장 장치에 저장된 데이터를 손상시킬 수 있으며, 이로 인하여 저장 장치의 신뢰성이 저하될 수 있다.
본 개시는 불휘발성 메모리 장치가 파워-오프된 경우에도 외부 전원에 기반하여 저장된 데이터의 보존성을 개선하는 방법을 제공한다.
본 개시의 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록, 상기 불휘발성 메모리 장치가 파워-온된 경우 동작하는 제 1 전원, 상기 불휘발성 메모리 장치가 파워-오프된 경우 동작하는 제 2 전원, 복수의 소스 라인들과 연결되고, 상기 제 1 전원 또는 상기 제 2 전원을 이용하여 게이트 전압 및 소스 라인 전압을 생성하는 전압 발생기, 및 상기 게이트 전압에 응답하여 상기 복수의 소스 라인들로 입력된 상기 소스라인 전압을 상기 복수의 워드라인들로 전달하는 복수의 패스 트랜지스터들을 포함하되, 상기 전압 발생기는, 상기 메모리 블록에 대한 복수 회의 읽기 동작들의 결과에 기반하여 판별된 상기 메모리 블록의 전하 증가 상태 또는 전하 감소 상태에 기반하여 상기 게이트 전압을 상기 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가한다.
본 개시의 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록, 상기 불휘발성 메모리 장치가 파워-온된 경우 동작하는 제 1 전원, 상기 불휘발성 메모리 장치가 파워-오프된 경우 동작하는 제 2 전원, 복수의 소스 라인들과 연결되고, 상기 제 1 전원을 이용하여 게이트 전압 및 소스 라인 전압을 생성하는 전압 발생기, 상기 복수의 소스 라인들과 연결되고, 상기 불휘발성 메모리 장치가 파워-오프되는 것을 감지하고, 상기 불휘발성 메모리 장치가 파워-오프된 것으로 감지된 경우 상기 제 2 전원을 이용하여 게이트 전압 및 소스 라인 전압을 생성하는 파워 오프 센서, 및 상기 게이트 전압에 응답하여 상기 복수의 소스 라인들로 입력된 상기 소스라인 전압을 상기 복수의 워드라인들로 전달하는 복수의 패스 트랜지스터들을 포함하되, 상기 전압 발생기 및 상기 파워 오프 센서는, 상기 메모리 블록에 대한 복수 회의 읽기 동작들의 결과에 기반하여 판별된 상기 메모리 블록의 전하 증가 상태 또는 전하 감소 상태에 기반하여 상기 게이트 전압을 상기 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가한다.
본 개시의 실시 예에 따른 불휘발성 메모리 장치에 저장된 데이터의 보존성을 개선하는 방법은 메모리 블록의 상태가 전하 증가 상태인지 전하 감소 상태인지 판단하는 단계, 상기 메모리 블록의 전하 증가 상태 또는 전하 감소 상태에 기반하여 게이트 전압 및 소스 라인 전압의 크기를 결정하는 단계, 상기 불휘발성 메모리 장치가 파워-오프되었는지 판단하는 단계, 및 상기 게이트 전압을 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가하는 단계를 포함하되, 상기 불휘발성 메모리 장치가 파워-온된 것으로 판단된 경우 상기 게이트 전압 및 상기 소스 라인 전압은 제 1 전원을 이용하여 생성되고, 상기 불휘발성 메모리 장치가 파워-오프된 것으로 판단된 경우 상기 게이트 전압 및 상기 소스 라인 전압은 제 2 전원을 이용하여 생성된다.
본 개시의 실시 예에 따르면, 불휘발성 메모리 장치가 파워-오프 된 경우라 하더라도 패스 트랜지스터를 통해 워드라인들로 별도의 바이어스 전압을 인가함으로써 메모리 블록의 전하 감소 상태 또는 전하 증가상태가 개선될 수 있고, 메모리 블록에 저장된 데이터가 정상적으로 감지될 수 있다.
또한 본 개시의 실시 예에 따르면, 불휘발성 메모리 장치가 파워-오프된 후에도 데이터의 보존성이 개선될 수 있다.
도 1은 본 개시의 실시 예에 따른 저장 장치의 구성을 나타낸다.
도 2는 도 1의 메모리 컨트롤러의 구성을 나타낸다.
도 3은 본 개시의 실시 예에 따른 불휘발성 메모리 장치의 구성을 나타낸다.
도 4는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 5는 도 4의 제 1 및 제 2 메모리 셀들의 구조를 나타내는 단면도이다.
도 6a는 메모리 블록이 전하 증가 상태일 때 메모리 셀들의 문턱 전압 변화를 나타내는 산포도이다.
도 6b는 메모리 블록이 전하 감소 상태일 때 메모리 셀들의 문턱 전압 변화를 나타내는 산포도이다.
도 7은 도 3의 패스 회로를 나타내는 회로도이다.
도 8은 본 개시의 실시 예에 따른 불휘발성 메모리 장치의 워드라인 및 워드라인과 연결된 채널 영역의 전압의 예를 나타낸다.
도 9는 본 개시의 실시 예에 따라 패스 트랜지스터들에 인가되는 게이트 전압 및 소스 라인 전압의 크기를 나타낸다.
도 10은 본 개시의 실시 예에 따른 불휘발성 메모리 장치가 파워-오프된 경우 도 9의 제 4 모드로 동작하는 주기의 예시적인 결과를 나타낸다.
도 11은 본 개시의 실시 예에 따른 불휘발성 메모리 장치가 메모리 블록의 전하 감소 상태의 열화도를 판단하는 방법을 나타낸다.
도 12는 본 개시의 실시 예에 따른 불휘발성 메모리 장치의 메모리 블록의 프로그램/소거(program/erase; P/E) 사이클 횟수에 따른 동작을 나타낸다.
도 13은 본 개시의 다른 실시 예에 따른 불휘발성 메모리 장치의 구성을 나타낸다.
도 14는 본 개시의 실시 예에 따른 불휘발성 메모리 장치에서 데이터의 보존성을 개선하는 방법을 나타내는 흐름도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 저장 장치(10)의 구성을 나타낸다. 저장 장치(10)는 메모리 컨트롤러(100) 및 불휘발성 메모리 장치(200)를 포함할 수 있다. 예를 들어, 저장 장치(10)는 SSD(solid state drive), 메모리 카드, 메모리 스틱과 같은 대용량 저장 매체 중 하나일 수 있다.
메모리 컨트롤러(100)는 외부 장치(예를 들어, 호스트, CPU, 애플리케이션 프로세서(AP) 등)의 요청 또는 제어에 따라 불휘발성 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)에 데이터(DATA)를 저장하거나 또는 불휘발성 메모리 장치(200)에 저장된 데이터(DATA)를 읽기 위해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(200)로 전송할 수 있다. 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 수신된 신호들에 응답하여 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(100)로 제공할 수 있다.
예를 들어, 불휘발성 메모리 장치(200)는 낸드(NAND) 플래시 메모리를 포함할 수 있다. 그러나 본 개시는 이에 한정되지 않으며, 불휘발성 메모리 장치(200)는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 다양한 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(200)에 저장된 데이터가 정상적으로 감지될 수 있는지를 나타내는 것을 데이터의 신뢰성(reliability)이라고 한다. 특히 데이터의 신뢰성을 나타내는 특성 중에서, 불휘발성 메모리 장치(200)에 저장된 데이터가 얼마나 오랫동안 보존될 수 있는지를 나타내는 것을 데이터의 보존성(retention)이라고 한다.
시간이 지남에 따라 메모리 셀들의 플로팅 게이트에 보존되어 있던 전하(electron)가 외부로 누설되거나(즉, 플로팅 게이트에 정공(hole)이 누적되거나), 또는 플로팅 게이트에 전하가 더 누적될 수 있다. 이로 인해, 메모리 셀들의 문턱 전압의 레벨은 상승 또는 하강할 수 있고, 저장된 데이터가 정상적으로 감지되지 못할 수 있다. 예를 들어, 메모리 셀들의 문턱 전압의 레벨이 상승하는 경우 메모리 블록은 전하 증가(charge gain; C/G) 상태에 있다고 일컬어질 수 있고, 문턱 전압의 레벨이 하강하는 경우 메모리 블록은 전하 감소(charge loss; C/L) 상태에 있다고 일컬어질 수 있다.
따라서, 전술된 데이터의 보존성과 관련된 문제점을 개선하기 위해, 본 개시의 메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)에 저장된 데이터(DATA)의 읽기 결과에 기반하여 메모리 블록의 전하 증가 상태 또는 전하 감소 상태를 판별할 수 있고, 판별 결과를 불휘발성 메모리 장치(200)의 별도의 영역(또는, 버퍼, 레지스터 등)에 저장할 수 있다. 그리고, 본 개시의 불휘발성 메모리 장치(200)는 저장된 판별 결과에 기반하여 메모리 블록의 워드라인에 바이어스 전압을 인가할 수 있고, 메모리 셀들의 문턱 전압의 레벨이 상승 또는 하강하는 속도를 느리게 할 수 있다. 이를 위해, 메모리 블록의 전하 증가 상태 및 전하 감소 상태에 대해서는 도 5, 도 6a 내지 도 6b를 통해 더 상세히 설명된다.
또한, 본 개시의 실시 예에 따른 저장 장치(10)는 파워-오프된 경우에도 데이터의 보존성을 개선하기 위해 외부 전원(280)을 포함할 수 있다. 예를 들어, 외부 전원(280)은 불휘발성 메모리 장치(200)가 파워-오프된 것에 응답하여 메모리 블록의 워드라인에 바이어스 전압을 인가할 수 있다.
예를 들어, 본 개시의 외부 전원(280)은 불휘발성 메모리 장치(200)를 동작시키기 위한 일반적인 전원과 다른 구성이거나 이에 포함된 구성일 수 있다. 예를 들어, 본 개시의 외부 전원(280)은 사용자에 의해 의도되지 않은 서든 파워 오프(sudden power off; SPO) 발생 시, 데이터의 보존을 위한 동작에 필요한 슈퍼 커패시터(super capacitor)와는 다른 구성일 수 있다. 예를 들어, 파워-오프는, 사용자에 의한 불휘발성 메모리 장치(200)를 포함하는 전자 장치의 파워-오프 이거나, 사용자에 의해 의도되지 않은 서든 파워 오프를 포함할 수 있다.
이로써, 불휘발성 메모리 장치(200)가 파워-오프된 후에도 메모리 블록의 워드라인 전압이 특정 레벨로 유지될 수 있고, 메모리 셀들의 문턱 전압의 레벨이 상승 또는 하강하는 속도가 느려질 수 있다. 결과적으로, 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)는 파워-오프된 경우와 파워-온된 경우 모두 데이터의 보존성을 개선할 수 있다.
도 2는 도 1의 메모리 컨트롤러(100)의 구성을 나타낸다. 메모리 컨트롤러(100)는 프로세서(110), SRAM(120), ROM(130), 호스트 인터페이스 회로(140), 및 플래시 인터페이스 회로(150)를 포함할 수 있다.
프로세서(110)는 메모리 컨트롤러(100)의 제반 동작을 제어할 수 있다. SRAM(120)은 메모리 컨트롤러(100)의 캐시 메모리, 동작 메모리, 또는 버퍼 메모리로서 사용될 수 있다. ROM(130)은 메모리 컨트롤러(100)가 동작하는 데 필요한 다양한 정보(예를 들어, 플래시 변환 계층, 매핑 테이블 등)를 펌웨어 형태로 저장할 수 있다. 예를 들어, 메모리 컨트롤러(100)가 불휘발성 메모리 장치(200)를 제어하는 데 필요한 다양한 정보는 SRAM(120) 또는 별도의 버퍼 메모리에 저장될 수 있다. 또한, 이러한 정보는 프로세서(110)에 의해 관리되거나 또는 구동될 수 있다.
메모리 컨트롤러(100)는 호스트 인터페이스 회로(140)를 통해 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예를 들어, 호스트 인터페이스 회로(140)는 DDR(Double Data Rate), LPDDR(Low-Power DDR), USB(Universal Serial Bus), MMC(multimedia card), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(100)는 플래시 인터페이스 회로(150)를 통해 불휘발성 메모리 장치(200)와 통신할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 플래시 인터페이스 회로(150)를 통해 다양한 신호들(예를 들어, CMD, ADDR, CTRL 등)을 불휘발성 메모리 장치(200)로 전송할 수 있다. 예를 들어, 플래시 인터페이스 회로(150)는 토글(Toggle) 낸드 인터페이스 또는 ONFI(Open NAND Flash Interface) 등과 같은 낸드 인터페이스를 포함할 수 있다.
도 2의 메모리 컨트롤러(100)는 프로세서(110), SRAM(120), ROM(130), 호스트 인터페이스 회로(140), 및 플래시 인터페이스 회로(150)를 포함하는 것으로 나타나 있으나, 본 개시는 이에 한정되지 않는다. 예를 들어, 메모리 컨트롤러(100)는 ECC(Error Correction Code) 엔진, 버퍼 관리 회로 등과 같은 다른 다양한 구성 요소들을 더 포함할 수 있다.
도 3은 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)의 구성을 나타낸다. 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 패스 회로(220), 어드레스 디코더(230), 페이지 버퍼 회로(240), 입출력 버퍼 회로(250), 제어 로직 회로(260), 전압 발생기(270), 및 외부 전원(280)을 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKm)을 포함할 수 있다. 복수의 메모리 블록들은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 비트 라인들(BL) 각각과 연결될 수 있고, 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 워드라인들(WL), 스트링 선택 라인들(SSL), 또는 접지 선택 라인들(GSL)과 연결될 수 있다.
패스 회로(220)는 복수의 패스 트랜지스터들을 포함할 수 있다. 복수의 패스 트랜지스터들 각각은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(210)와 연결될 수 있다. 또한, 복수의 패스 트랜지스터들 각각은 스트링 라인들(SS), 소스 라인들(S), 및 접지 라인들(GS)을 통해 어드레스 디코더(230)와 연결될 수 있다.
패스 회로(220)는 어드레스 디코더(230)로부터 블록 선택 신호(BSS)를 수신할 수 있고, 블록 선택 신호(BSS)에 응답하여 메모리 셀 어레이(210)의 메모리 블록을 선택할 수 있다. 패스 회로(220)는 선택된 메모리 블록의 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 각각 스트링 라인들(SS), 소스 라인들(S), 및 접지 라인들(GS)과 전기적으로 연결할 수 있다.
이로써, 패스 회로(220)는 전압 발생기(270)에 의해 생성된 전압들(예를 들어, 프로그램 전압, 패스 전압, 선택 또는 비선택 읽기 전압 등)을 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)로 전달할 수 있다. 패스 회로(220)의 구조 및 동작은 도 7을 참조하여 더 상세히 설명된다.
어드레스 디코더(230)는 스트링 라인들(SS), 소스 라인들(S), 및 접지 라인들(GS)을 통해 패스 회로(220)와 연결될 수 있다. 어드레스 디코더(230)는 입출력 버퍼 회로(250)로부터 어드레스(ADDR)를 수신할 수 있고, 디코딩할 수 있다. 어드레스 디코더(230)는 복수의 메모리 블록들 중 선택된 메모리 블록에 대응하는 패스 회로(220)에 블록 선택 신호(BSS)를 공급할 수 있다.
이로써, 어드레스 디코더(230)는 전압 발생기(270)에 의해 생성된 전압들(예를 들어, 프로그램 전압, 패스 전압, 선택 읽기 전압, 비선택 읽기 전압, 선택 라인 전압 등)을 패스 회로(220)를 통해 선택된 메모리 블록의 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)로 전달할 수 있다.
페이지 버퍼 회로(240)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)와 연결될 수 있다. 페이지 버퍼 회로(240)는 메모리 셀 어레이(210)로부터 읽은 데이터 또는 메모리 셀 어레이(210)에 저장될 데이터를 임시로 저장할 수 있다. 또한, 페이지 버퍼 회로(240)는 메모리 셀 어레이(210)로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽을 수 있고, 읽은 데이터(DATA)를 데이터 라인들(DL)을 통해 입출력 버퍼 회로(250)로 제공할 수 있다.
입출력 버퍼 회로(250)는 메모리 컨트롤러(100)로부터 수신된 데이터(DATA)를 페이지 버퍼 회로(240)로 제공할 수 있다. 입출력 버퍼 회로(250)는 페이지 버퍼 회로(240)로부터 수신된 데이터(DATA)를 메모리 컨트롤러(100)로 제공할 수 있다.
제어 로직 회로(260)는 메모리 컨트롤러(100)로부터 커맨드 신호(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 수신된 신호들에 기반하여 어드레스 디코더(230), 페이지 버퍼 회로(240), 입출력 버퍼 회로(250), 및 전압 발생기(270)를 제어할 수 있다.
전압 발생기(270)는 제어 로직 회로(260)의 제어에 기반하여, 메모리 셀 어레이(210)의 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)로 전달될 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(270)는 프로그램 전압, 패스 전압, 선택 읽기 전압, 및 비선택 읽기 전압을 생성할 수 있고, 어드레스 디코더(230)를 통해 워드라인들(WL)로 전달할 수 있다. 예를 들어, 전압 발생기(270)는 선택 라인 전압을 생성할 수 있고, 어드레스 디코더(230)를 통해 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)로 전달할 수 있다.
나아가, 전압 발생기(270)는 제어 로직 회로(260)의 제어에 기반하여, 패스 회로(220)의 복수의 패스 트랜지스터들 각각에 전달될 게이트 전압(VG) 및 소스 라인 전압(VSL)을 생성할 수 있다. 예를 들어, 전압 발생기(270)는 불휘발성 메모리 장치(200)가 파워-온된 경우 전원 관리 집적 회로(power management integrated circuit; PMIC) 및/또는 레귤레이터(regulator)로부터 제공되는 전원에 기반하여 상술한 전압들을 생성할 수 있다.
전압 발생기(270)는 패스 회로(220)의 복수의 패스 트랜지스터들 각각의 게이트 단자에 게이트 전압(VG)을 인가할 수 있고, 복수의 패스 트랜지스터들 각각의 소스 라인에 소스 라인 전압(VSL)을 인가할 수 있다. 복수의 패스 트랜지스터들은 각각의 게이트 단자에 게이트 전압(VG)을 인가 받아 턴온될 수 있고, 각각의 소스 라인에 소스 라인 전압(VSL)을 인가 받아 메모리 블록의 워드라인들(WL)에 바이어스 전압을 제공할 수 있다.
또한, 본 개시의 실시 예에 따른 전압 발생기(270)는 불휘발성 메모리 장치(200)가 파워-오프된 경우에도, 외부 전원(280)으로부터 제공되는 별도의 전원에 기반하여 게이트 전압(VG) 및 소스 라인 전압(VSL)을 생성할 수 있다. 불휘발성 메모리 장치(200)가 파워-온된 경우와 마찬가지로, 전압 발생기(270)는 패스 회로(220)의 복수의 패스 트랜지스터들 각각의 게이트 단자에 게이트 전압(VG)을 인가할 수 있고, 복수의 패스 트랜지스터들 각각의 소스 라인에 소스 라인 전압(VSL)을 인가할 수 있다.
이로써, 불휘발성 메모리 장치(200)가 파워-오프된 후에도 복수의 패스 트랜지스터들은 턴온될 수 있고, 메모리 블록의 워드라인들(WL)에 바이어스 전압을 제공할 수 있다. 메모리 블록의 워드라인들(WL)에 제공된 바이어스 전압의 크기에 따라, 메모리 셀들의 플로팅 게이트의 문턱 전압의 레벨이 상승하는 속도 또는 하강하는 속도가 느려질 수 있고, 데이터의 보존성이 개선될 수 있다.
전압 발생기(270)가 생성하는 게이트 전압(VG) 및 소스 라인 전압(VSL)의 크기는 다양한 조건들(예를 들어, 메모리 셀들의 문턱 전압의 상승 속도가 빨라지고 있는지 또는 하강 속도가 빨라지고 있는지 여부, 불휘발성 메모리 장치(200)가 파워-오프되었는지 또는 파워-온되었는지 여부, 그리고 불휘발성 메모리 장치(200)의 온도 등)에 따라 달라질 수 있다. 본 개시의 전압 발생기(270)는 제어 로직 회로(260)의 제어에 응답하여 현재 불휘발성 메모리 장치(200)의 온도를 검출하는 구성을 포함할 수 있다. 그리고, 전압 발생기(270)는 검출된 온도를 참조하여 생성하는 전압들의 크기를 조정하기 위한 수단을 포함할 수 있다.
외부 전원(280)은 불휘발성 메모리 장치(200)가 파워-오프되었을 때, 레귤레이터(도시되지 않음)를 통해 전압 발생기(270)에 전원을 제공할 수 있다. 다시 말해, 외부 전원(280)은 불휘발성 메모리 장치(200)가 파워-오프되었을 때에도, 메모리 블록의 워드라인들(WL)에 바이어스 전압이 인가될 수 있도록 전압 발생기(270)를 제어할 수 있다. 결과적으로, 불휘발성 메모리 장치(200)에 저장된 데이터의 보존성이 개선될 수 있다. 외부 전원(280)은 불휘발성 메모리 장치(200)가 파워-온된 경우 동작하는 전원 관리 집적 회로(PMIC)와는 별도의 전원일 수 있다.
도 4는 도 3의 메모리 셀 어레이(210)에 포함된 복수의 메모리 블록들 중 하나의 메모리 블록(BLK1)을 나타내는 회로도이다. 도 4를 참조하여 하나의 메모리 블록(BLK1)이 설명되지만, 본 개시는 이에 한정되지 않는다. 메모리 셀 어레이(210)에 포함된 복수의 메모리 블록들은 도 4에 나타난 메모리 블록(BLK1)과 동일하거나 또는 유사한 구조를 가질 수 있다.
복수의 셀 스트링들(CS)은 기판(SUB) 위에서 행 방향 및 열 방향을 따라 배치될 수 있고, 행들 및 열들을 형성할 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 메모리 블록(BLK1)의 구조를 명확히 설명하기 위해, 도 4에 기판(SUB)의 위치가 예시적으로 도시된다.
도 4에는 공통 소스 라인(CSL)이 복수의 셀 스트링들(CS)의 하단에 연결되는 것으로 나타나 있다. 그러나 본 개시는 이에 한정되지 않으며, 공통 소스 라인(CSL)은 복수의 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하고, 물리적으로 복수의 셀 스트링들(CS)의 하단에 위치하는 것에 한정되지 않는다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제 1 내지 제 4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인들에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제 2 및 제 3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 제 1 및 제 4 스트링 선택 라인들(SSL1, SSL4)에 연결된 셀 스트링들에 비해 옅은 색으로 도시된다.
복수의 셀 스트링들(CS)의 각각은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8), 그리고 복수의 스트링 선택 라인들(SSL1~SSL4)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다.
각 셀 스트링(CS)에서, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC1~MC8), 및 스트링 선택 트랜지스터들(SST)은 기판(SUB)과 수직인 방향을 따라 직렬 연결될 수 있고, 기판(SUB)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 접지 선택 트랜지스터(GST)는 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SST)은 복수의 메모리 셀들(MC1~MC8) 및 복수의 비트 라인들(BL1~BL4) 사이에 제공될 수 있다.
각 셀 스트링(CS)에서, 복수의 메모리 셀들(MC1~MC8) 중 적어도 하나는 더미 메모리 셀로서 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나), 또는 더미 메모리 셀로서 사용되지 않는 메모리 셀들과 다르게 프로그램될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이에 위치하는 메모리 셀들은 동일한 워드 라인에 공통으로 연결될 수 있고, 서로 다른 높이에 위치하는 메모리 셀들은 서로 다른 워드 라인에 연결될 수 있다. 예를 들어, 복수의 셀 스트링들(CS)의 제 1 내지 제 8 메모리 셀들(MC1~MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결될 수 있다.
마찬가지로, 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이에 위치하는 스트링 선택 트랜지스터들(SST) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있고, 서로 다른 행의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인과 연결될 수 있다. 또한, 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이에 위치하고, 동일한 스트링 선택 라인(SSL1, SSL2, SSL3, 또는 SSL4)과 연관된 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다.
도 4에는 복수의 셀 스트링들(CS)이 4개의 행들 및 4개의 열들로 배열된 것으로 나타나 있으나, 본 개시는 이에 한정되지 않는다. 메모리 블록(BLK1)은 더 적은 수의 셀 스트링들 또는 더 많은 수의 셀 스트링들을 포함할 수 있고, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수가 증가 또는 감소할 수 있다. 또한, 메모리 블록을 구성하는 셀 트랜지스터들(GST, MC, SST 등)의 개수들은 각각 증가 또는 감소할 수 있으며, 셀 트랜지스터들의 개수에 따라 메모리 블록의 높이가 증가 또는 감소할 수 있다.
도 5는 도 4의 제 1 및 제 2 메모리 셀들(MC1, MC2)의 구조를 나타내는 단면도이다. 이하 도 5와 함께, 도 4를 참조하여 설명한다.
도 5의 단면도는 기판(SUB)과 수직인 방향을 따라 적층된 제 1 및 제 2 메모리 셀들(MC1, MC2)을 나타낸다. 제 1 메모리 셀(MC1)은 제 1 워드라인(WL1)과 연결될 수 있고, 제 2 메모리 셀(MC2)은 제 2 워드라인(WL2)과 연결될 수 있다. 제 1 및 제 2 메모리 셀들(MC1, MC2)의 제 1 및 제 2 저장 영역들(SA1, SA2)에 전하(electron) 또는 정공(hole)이 누적됨에 따라, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압들이 바뀔 수 있다.
구체적으로, 불휘발성 메모리 장치(200)는 제 1 및 제 2 메모리 셀들(MC1, MC2)에 저장될 데이터에 따라 제 1 및 제 2 워드라인들(WL1, WL2)의 전압들을 제어할 수 있고, 제 1 및 제 2 저장 영역들(SA1, SA2)에 전하 또는 정공이 누적될 수 있다. 이로써, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압의 레벨이 달라질 수 있다. 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압에 기반하여 제 1 및 제 2 메모리 셀들(MC1, MC2)에 저장된 데이터가 감지될 수 있다.
예를 들어, 제 1 및 제 2 메모리 셀들(MC1, MC2)에 데이터가 저장된 상태로 시간이 흐를 경우, 제 1 및 제 2 저장 영역들(SA1, SA2)에 누적된 전하 또는 정공이 제 1 및 제 2 메모리 셀들(MC1, MC2)의 사이의 공간(SP)으로 확산될 수 있다. 다시 말해, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 상태에 따라 공간(SP)에 전하 또는 정공이 누적될 수 있다.
공간(SP)에 전하 또는 정공이 누적된 상태로 제 1 및 제 2 메모리 셀들(MC1, MC2)이 다시 프로그램될 경우, 공간(SP)에 누적되어 있던 전하 또는 정공이 제 1 및 제 2 메모리 셀들(MC1, MC2)의 제 1 및 제 2 저장 영역들(SA1, SA2)에 누적되는 전하 또는 정공에 영향을 줄 수 있다. 이로써, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압의 레벨이 달라질 수 있고, 제 1 및 제 2 메모리 셀들(MC1, MC2)에 저장된 데이터의 보존성이 저하될 수 있다.
먼저, 공간(SP)에 전하가 누적되어 있고 제 1 및 제 2 메모리 셀들(MC1, MC2)에 데이터가 프로그램되는 경우를 가정한다. 이 경우, 시간이 지남에 따라 공간(SP)에 누적된 전하에 의해 제 1 및 제 2 메모리 셀들(MC1, MC2)의 제 1 및 제 2 저장 영역들(SA1, SA2)에 전하가 추가적으로 누적될 수 있다. 제 1 및 제 2 저장 영역들(SA1, SA2)에 누적된 전하로 인하여, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압의 레벨이 상승할 수 있다. 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압의 레벨이 상승하면 제 1 및 제 2 메모리 셀들(MC1, MC2)에 저장된 데이터가 정상적으로 감지되지 않을 수 있다. 이러한 현상을 전하 증가(charge gain; C/G)라고 지칭한다.
다음으로, 공간(SP)에 정공이 누적되어 있고 제 1 및 제 2 메모리 셀들(MC1, MC2)에 데이터가 프로그램되는 경우를 가정한다. 이 경우, 시간이 지남에 따라 공간(SP)에 누적된 정공에 의해 제 1 및 제 2 메모리 셀들(MC1, MC2)의 제 1 및 제 2 저장 영역들(SA1, SA2)에 누적되어 있던 전하가 감소할 수 있다. 제 1 및 제 2 저장 영역들(SA1, SA2)의 전하 감소로 인하여, 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압의 레벨이 감소할 수 있다. 제 1 및 제 2 메모리 셀들(MC1, MC2)의 문턱 전압의 레벨이 감소하면 제 1 및 제 2 메모리 셀들(MC1, MC2)에 저장된 데이터가 정상적으로 감지되지 않을 수 있다. 이러한 현상을 전하 감소(charge loss; C/L)라고 지칭한다.
즉, 제 1 메모리 블록(BLK1)에서 메모리 셀들 사이의 공간(SP)에 전하가 누적된 경우, 제 1 메모리 블록(BLK1)에 데이터가 프로그램된 이후 시간이 지남에 따라 제 1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압의 레벨이 상승할 수 있다. 반면에, 제 1 메모리 블록(BLK1)에서 메모리 셀들 사이의 공간(SP)에 정공이 누적된 경우, 제 1 메모리 블록(BLK1)에 데이터가 프로그램된 이후 시간이 지남에 따라 제 1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압의 레벨이 감소할 수 있다.
다시 말해, 메모리 셀들 사이의 공간(SP)에 전하가 누적된 경우 메모리 블록의 상태는 전하 증가 상태일 수 있고, 메모리 셀들 사이의 공간(SP)에 정공이 누적된 경우 메모리 블록의 상태는 전하 손실 상태일 수 있다.
도 6a는 메모리 블록이 전하 증가 상태일 때 메모리 셀들의 문턱 전압 변화를 나타내는 산포도이다. 도 6b는 메모리 블록이 전하 손실 상태일 때 메모리 셀들의 문턱 전압 변화를 나타내는 산포도이다. 도 6a 및 도 6b의 가로축은 메모리 셀의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
명확한 설명을 위해, 메모리 셀들 각각은 3-비트의 데이터를 저장할 수 있는 TLC(triple level cell)인 것으로 가정한다. 그러나 본 개시는 이에 한정되지 않으며, 메모리 셀들 각각은 1-비트의 데이터를 저장할 수 있는 SLC(single level cell) 또는 2-비트의 데이터를 저장할 수 있는 MLC(multi level cell)일 수도 있다. 이하, 도 6a 내지 도 6b와 함께, 도 4를 참조하여 설명한다.
제 1 메모리 블록(BLK1)의 복수의 메모리 셀들 각각은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나를 갖도록 프로그램될 수 있다. 도 6a 내지 도 6b에서 실선으로 도시된 바와 같이, 프로그램된 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7)을 가질 수 있다.
제 1 메모리 블록(BLK1)의 상태가 전하 증가 상태인 경우(즉, 메모리 셀들 사이의 공간에 전하가 누적된 상태인 경우), 시간이 지남에 따라 제 1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압은 도 6a에서 점선으로 도시된 바와 같이 전체적으로 상승할 것이다. 특히, 제 1 프로그램 상태(P1)를 갖는 메모리 셀들의 문턱 전압의 레벨이 가장 많이 상승할 것이다.
제 1 메모리 블록(BLK1)의 상태가 전하 감소 상태인 경우(즉, 메모리 셀들 사이의 공간에 정공이 누적된 상태인 경우), 시간이 지남에 따라 제 1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압은 도 6b에서 점선으로 도시된 바와 같이 전체적으로 감소할 것이다. 특히, 제 7 프로그램 상태(P7)를 갖는 메모리 셀들의 문턱 전압의 레벨이 가장 많이 감소할 것이다.
상술한 전하 증가 상태 또는 전하 감소 상태의 경우, 메모리 셀들의 문턱 전압들이 상승 또는 감소할 수 있다. 이로써, 메모리 셀들의 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7)이 정확하게 구분되지 않을 수 있고, 메모리 셀들에 저장된 데이터가 정상적으로 감지되지 않을 수 있다. 다시 말해, 제 1 메모리 블록(BLK1)에 저장된 데이터의 보존성이 저하될 수 있다.
게다가, 시간이 지남에 따라, 메모리 셀의 전하 증가 상태 또는 전하 감소 상태와 관련된 열화도는 증가할 수 있다. 따라서, 데이터의 보존성을 개선하기 위해, 불휘발성 메모리 장치(200)는 메모리 블록들의 전하 증가 상태 또는 전하 감소 상태를 개선할 필요가 있다.
도 7은 도 3의 패스 회로(220)를 나타내는 회로도이다. 패스 회로(220)는 복수의 패스 트랜지스터들을 포함할 수 있으며, 도 7에 나타난 패스 회로(220)는 하나의 메모리 블록(예를 들어, 도 3에 나타난 제 1 메모리 블록(BLK1))과 연결되었다고 가정한다. 이하 도 7과 함께, 도 3 내지 도 4를 참조하여 설명한다.
제 1 메모리 블록(BLK1)과 연결된 복수의 패스 트랜지스터들은 블록 선택 신호(BSS)에 응답하여 스트링 선택 라인들(SSL1~SSL2), 워드라인들(WL1~WL8), 및 접지 선택 라인들(GSL)을 스트링 라인들(SL1~SL2), 소스 라인들(S1~S8), 및 접지 라인들(GS)에 각각 연결할 수 있다. 예를 들어, 복수의 패스 트랜지스터들은 고전압 트랜지스터일 수 있다. 복수의 패스 트랜지스터들 각각은 전압 발생기(270)에 의해 생성된 게이트 전압(VG)이 게이트 단자에 인가됨으로써 턴온될 수 있다. 또한, 복수의 패스 트랜지스터들 각각은 전압 발생기(270)에 의해 생성된 소스 라인 전압(VSL)이 소스 라인들(S1~S8)에 인가됨으로써 워드라인들(WL1~WL8)에 바이어스 전압을 인가할 수 있다.
나아가 도 1 및 도 3을 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(200)가 파워-오프되었을 때에도 게이트 전압(VG) 및 소스 라인 전압(VSL)은 외부 전원(280)에서 전압 발생기(270)로 제공되는 전원에 기반하여 복수의 패스 트랜지스터들로 제공될 수 있다.
예를 들어, 불휘발성 메모리 장치(200)가 파워-온된 경우, 읽기 동작이 수행된 메모리 셀을 포함하는 셀 스트링의 워드라인들(예컨대, WL1~WL8)과 연결된 트랜지스터들의 각 게이트 단자에 전압이 더 이상 인가되지 않거나 패스 트랜지스터들 턴-오프 시키기 위한 전압이 인가될 수 있다. 그 결과, 워드라인들(WL1~WL8)에 연결된 패스 트랜지스터들의 각 소스 라인(S1~S8)에 일정 크기의 전압(예를 들어, 선택된 워드 라인에 인가되는 읽기 전압 또는 비선택 워드 라인에 인가되는 패스 전압)이 더 이상 인가되지 않을 수 있다. 이 경우, 각 패스 트랜지스터의 게이트 단자의 전압 레벨은 0V일 수 있고, 각 패스 트랜지스터의 소스 라인은 플로팅 상태일 수 있다.
반면, 불휘발성 메모리 장치(200)가 파워-오프된 경우, 읽기 동작이 수행된 메모리 셀을 포함하는 셀 스트링의 워드 라인들에 연결된 각 패스 트랜지스터의 게이트 단자 및 각 패스 트랜지스터의 소스 라인은 모두 플로팅 상태일 수 있다.
상술한 경우들과 같이 패스 트랜지스터들의 소스 라인들(S1~S8)이 플로팅 상태인 경우, 패스 트랜지스터들에 연결된 워드라인들(WL1~WL8)은 디스차지될 수 있고, 워드라인들(WL1~WL8) 및 워드라인들(WL1~WL8)에 연결된 메모리 셀들의 채널 영역들은 같이 네거티브 부스팅(negative boosting)될 수 있다. 그 결과, 워드라인들(WL1~WL8)은 특정 레벨로 플로팅될 수 있고, 워드라인들(WL1~WL8)에 연결된 메모리 셀들의 채널 영역들의 전압도 업 커플링(up coupling)될 수 있다. 이후, 플로팅된 전압의 값은 서서히 감소할 수 있다. 예를 들어, 워드라인 전압의 값이 감소하는 것은, 워드라인으로부터 워드 라인에 연결된 패스 트랜지스터 쪽으로 전류가 누설되기 때문일 수 있다. 시간에 따른 워드라인의 전압 및 채널 영역의 전압의 변화는 도 8을 참조하여 더 상세히 설명된다.
워드라인들(WL1~WL8)이 플로팅된 후, 소스 라인들(S1~S8)에 인가되는 소스 라인 전압(VSL)의 값에 따라 워드라인들(WL1~WL8)과 채널 영역 사이의 전압 차이는 달라질 수 있고(즉, 워드라인들(WL1~WL8)에서 패스 트랜지스터 쪽으로 누설되는 전류의 양이 달라질 수 있고), 메모리 셀들의 문턱 전압의 레벨이 상승 또는 하강하는 속도가 달라질 수 있다.
패스 회로(220)로 인가되는 게이트 전압(VG)의 크기 및 소스 라인 전압(VSL)의 크기를 결정하는 조건들은 메모리 블록이 전하 증가 상태에 있는지 또는 전하 감소 상태에 있는지 여부, 불휘발성 메모리 장치(200)가 파워-온되어 있는지 또는 파워-오프되어 있는지 여부, 그리고 불휘발성 메모리 장치(200)의 온도 중 적어도 하나를 포함할 수 있다. 이러한 조건들에 따라 달라지는 게이트 전압(VG) 및 소스 라인 전압(VSL)은 도 9를 참조하여 더 상세히 설명된다.
도 8은 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)의 워드라인 및 워드라인과 연결된 채널 영역의 전압의 예를 나타낸다. 이하 도 8과 함께, 도 3을 참조하여 설명한다. 도 8에서 불휘발성 메모리 장치(200)가 파워-오프된 경우의 전압들은 굵은 실선으로 도시되고, 파워-온된 경우의 전압들은 굵은 점선으로 도시되고, 채널 영역의 전압은 가는 실선으로 도시된다. 도 8에는 불휘발성 메모리 장치(200)가 읽기 패스 전압(VREAD) 또는 읽기 전압(VRD)을 워드라인에 인가한 것으로 나타나 있으나, 본 개시는 이에 한정되지 않는다. 예를 들어, 워드라인에 인가되는 전압은 읽기 패스 전압(VREAD) 또는 읽기 전압(VRD)과는 다른 레벨을 갖는 전압 (예를 들어, 프로그램 전압)일 수도 있다.
도 8에 나타난 워드라인은 선택 워드라인(Sel WL) 또는 비선택 워드라인(Unsel WL)일 수 있다. 선택 워드라인(Sel WL)은 메모리 블록의 워드라인들 중 읽기 동작이 수행될 메모리 셀들과 연결된 워드라인일 수 있다. 비선택 워드라인(Unsel WL)은 메모리 블록의 워드라인들 중 선택 워드라인(Sel WL)이 아닌 나머지 워드라인들일 수 있다.
구간 T1은 워드라인과 연결된 메모리 셀에 대해 읽기 동작이 수행되는 구간을 나타낼 수 있다. 예를 들어, 선택 워드라인(Sel WL)에 읽기 패스 전압(VREAD)보다 크기가 작은 읽기 전압(VRD)이 먼저 인가된 후, 읽기 패스 전압(VREAD)이 인가될 수 있다. 워드라인이 비선택 워드라인(Unsel WL)인 경우 바로 읽기 패스 전압(VREAD)이 인가될 수 있다. 예를 들어, 읽기 패스 전압(VREAD)은 메모리 셀의 문턱 전압보다 큰 전압일 수 있다.
구간 T2는 워드라인(Sel WL 또는 Unsel WL)이 디스차지됨에 따라 채널 영역(CH)의 전압이 VCH까지 네거티브 부스팅되는 구간을 나타낸다. 예를 들어, 워드라인(Sel WL 또는 Unsel WL)은 불휘발성 메모리 장치(200)가 파워-오프된 이후 또는 선택된 워드라인(Sel WL)과 연결된 메모리 셀에 대한 읽기 동작이 완료된 후 디스차지될 수 있다. 이 때, 워드라인들(Sel WL 및 Unsel WL)과 연결된 패스 트랜지스터들의 소스 라인들은 플로팅 상태일 수 있고, 게이트 단자들은 플로팅 상태이거나 또는 전압이 인가되지 않은 상태일 수 있다.
구간 T3은 워드라인들(Sel WL 및 Unsel WL)의 전압들이 각각 플로팅 전압(VFLOAT)으로 플로팅되고, 채널 영역(CH)의 전압이 업 커플링되는 구간을 나타낸다. 예를 들어, 플로팅 전압(VFLOAT)의 값은 약 3~4V일 수 있다. 구간 T2에서 네거티브 부스팅되었던 채널 영역(CH)의 전압이 업 커플링되는 것은 채널 영역(CH)에서 외부로 전하가 누설되기 때문일 수 있다.
구간 T4 및 구간 T4`는 각각 불휘발성 메모리 장치(200)가 파워-온된 경우(실선으로 도시) 및 파워-오프된 경우(점선으로 도시) 워드라인(Sel WL 또는 Unsel WL)의 전압 레벨이 플로팅 전압(VFLOAT)에서 점점 감소하는 구간을 나타낸다. 워드라인(Sel WL 또는 Unsel WL)의 전압의 레벨이 점점 감소하는 것은 패스 트랜지스터 쪽으로 전류가 누설되기 때문일 수 있다.
구간 T4 및 구간 T4`에서, 불휘발성 메모리 장치(200)는 패스 트랜지스터의 게이트 단자 및 소스 라인에 게이트 전압(VG) 및 소스 라인 전압(VSL)을 인가함으로써 워드라인(Sel WL 또는 Unsel WL)에 바이어스 전압을 인가할 수 있고, 패스 트랜지스터로 누설되는 전류의 양을 감소시키거나 또는 증가시킬 수 있다. 특히, 구간 T4`에서 게이트 전압(VG) 및 소스 라인 전압(VSL)은 불휘발성 메모리 장치(200)가 파워-오프된 후에도 외부 전원(280)에 의해 제공되는 전원에 기반하여 인가될 수 있다.
예를 들어, 워드라인(Sel WL 또는 Unsel WL)에서 패스 트랜지스터로 누설되는 전류의 양을 감소시키는 경우, 워드라인 및 채널 영역의 전압 차이는 더 오래 유지될 수 있다. 이로써, 워드라인(Sel WL 또는 Unsel WL)과 연결된 메모리 셀의 플로팅 게이트로 전하가 더 많이 이동할 수 있고, 메모리 셀의 문턱 전압의 레벨이 하강하는 속도(특히, 도 6b에서 제 7 프로그램 상태(P7)를 갖는 메모리 셀의 문턱 전압의 레벨이 하강하는 속도)가 느려질 수 있다. 즉, 메모리 블록의 전하 감소(C/L) 상태가 개선될 수 있다.
나아가, 상술한 경우에서 워드라인 및 채널 영역의 전압 차이가 0V가 되기 전에, 불휘발성 메모리 장치(200)는 주기적으로 패스 트랜지스터의 게이트 단자 및 소스 라인에 게이트 전압(VG) 및 소스 라인 전압(VSL)을 인가함으로써 워드라인(Sel WL 또는 Unsel WL)에 바이어스 전압을 인가할 수 있고, 워드라인(Sel WL 또는 Unsel WL)의 전압의 값이 다시 플로팅 전압(VFLOAT)이 되도록 할 수 있다.
예를 들어, 워드라인(Sel WL 또는 Unsel WL)에서 패스 트랜지스터로 누설되는 전류의 양을 증가시키는 경우, 워드라인 및 채널 영역의 전압 차이는 더 빠르게 0V가 될 수 있다. 이로써, 메모리 셀의 플로팅 게이트로 전하가 더 적게 이동할 수 있고, 메모리 셀의 문턱 전압의 레벨이 상승하는 속도(특히, 도 6a에서 제 1 프로그램 상태(P1)를 갖는 메모리 셀의 문턱 전압의 레벨이 상승하는 속도)가 느려질 수 있다. 즉, 메모리 블록의 전하 증가(C/G) 상태가 개선될 수 있다.
결과적으로, 워드라인(Sel WL 또는 Unsel WL)에서 패스 트랜지스터로 누설되는 전류의 양을 감소 또는 증가시킴에 따라 메모리 블록의 전하 감소 상태 또는 전하 증가 상태가 개선될 수 있고, 데이터의 보존성이 개선될 수 있다. 다시 말해, 메모리 셀의 문턱 전압의 레벨이 하강 또는 상승하는 속도가 느려짐에 따라 메모리 셀에 저장된 데이터가 더 오랜 시간 동안 정상적으로 감지될 수 있다. 워드라인(Sel WL 또는 Unsel WL)에서 패스 트랜지스터로 누설되는 전류의 양이 감소하는지 증가하는지의 여부는 불휘발성 메모리 장치(200)에서 패스 트랜지스터의 게이트 단자 및 소스 라인에 인가하는 게이트 전압(VG) 및 소스 라인 전압(VSL)의 크기에 기반하여 결정될 수 있다. 게이트 전압(VG) 및 소스 라인 전압(VSL)의 크기에 대해서는 도 9를 참조하여 상세히 설명된다.
도 8에 나타난 바와 같이 구간 T4(불휘발성 메모리 장치(200)가 파워-온된 경우)의 길이와 구간 T4`(불휘발성 메모리 장치(200)가 파워-오프된 경우)의 길이는 서로 다를 수 있다. 또한, 구간 T4 및 구간 T4`의 길이는 불휘발성 메모리 장치(200)의 온도에 따라서 달라질 수도 있다.
도 9는 본 개시의 실시 예에 따라 패스 트랜지스터들에 인가되는 게이트 전압(VG) 및 소스 라인 전압(VSL)의 크기를 나타낸다. 도 9에 나타난 바와 같이, 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)는 서로 다른 크기의 게이트 전압(VG) 및 소스 라인 전압(VSL)을 복수의 패스 트랜지스터들로 인가할 수 있는 제 1 내지 제 4 모드들(MODE1~MODE4)로 동작할 수 있다.
또한, 도 9에서 고전압(HIGH)으로 나타난 전압은 패스 트랜지스터 또는 메모리 셀의 문턱 전압보다 높은 전압인 것으로 가정하고, 저전압(LOW)으로 나타난 전압은 패스 트랜지스터 또는 메모리 셀의 문턱 전압보다 낮은 전압인 것으로 가정한다. 이하 도 9와 함께, 도 8을 참조하여 설명한다.
제 1 모드(MODE1)에서, 불휘발성 메모리 장치(200)는 패스 트랜지스터들의 게이트 단자 및 소스 라인에 전압을 인가하지 않을 수 있다. 즉, 게이트 전압(VG) 및 소스 라인 전압(VSL)은 0V일 수 있다. 이 경우, 패스 트랜지스터들은 턴오프되고 패스 트랜지스터와 연결된 워드라인에는 바이어스 전압이 더 이상 인가되지 않음에 따라 워드라인은 플로팅될 수 있다. 따라서, 불휘발성 메모리 장치(200)가 제 1 모드(MODE1)로 동작하는 경우 워드라인 전압이 플로팅 전압(VFLOAT)에서 서서히 감소하는 상태가 유지될 수 있다.
예를 들어, 불휘발성 메모리 장치(200)가 파워-오프되기 직전에, 도 1의 메모리 컨트롤러(100)의 제어에 의해 메모리 셀들에 대한 읽기 동작이 수행된 결과 메모리 블록의 전하 감소 상태와 관련된 열화도가 증가하고 있는 경우(즉, 메모리 셀들의 문턱 전압의 레벨이 하강하는 속도가 빨라지고 있는 경우), 불휘발성 메모리 장치(200)는 파워-오프된 후 워드라인 전압이 플로팅 전압(VFLOAT)에서 더 빠르게 감소하지 않도록 제 1 모드(MODE1)로 동작할 수 있다.
제 2 모드(MODE2)에서, 불휘발성 메모리 장치(200)는 패스 트랜지스터들의 게이트 단자에 저전압(LOW)의 게이트 전압(VG)을 인가할 수 있고, 소스 라인에 고전압(HIGH)의 소스 라인 전압(VSL)을 인가할 수 있다. 이 경우, 제 1 모드(MODE1)와 마찬가지로 워드라인은 플로팅될 수 있다. 따라서, 불휘발성 메모리 장치(200)가 제 2 모드(MODE2)로 동작하는 경우에도 워드라인 전압이 플로팅 전압(VFLOAT)에서 서서히 감소하는 상태가 유지될 수 있다.
예를 들어, 불휘발성 메모리 장치(200)는 도 1의 메모리 컨트롤러(100)의 ECC 회로로부터 검출된 에러에 관한 정보를 수신할 수 있다. 예를 들어, 검출된 에러의 비율이 미리 정해진 임계 값 이상인 경우(예를 들어, 70% 이상인 경우) 메모리 셀에 저장된 데이터가 정상적으로 감지되지 않는 것으로 판단할 수 있고, 제 2 모드(MODE2)로 동작할 수 있다.
제 3 모드(MODE3)에서, 불휘발성 메모리 장치(200)는 패스 트랜지스터들의 게이트 단자에 고전압(HIGH)의 게이트 전압(VG)을 인가할 수 있고, 소스 라인에 저전압(LOW)의 소스 라인 전압(VSL)을 인가할 수 있다. 이 경우, 워드라인에 낮은 바이어스 전압이 인가됨에 따라 워드라인에서 패스 트랜지스터로 누설되는 전류의 양이 늘어날 수 있고, 메모리 셀의 플로팅 게이트로 전하가 더 적게 이동할 수 있다. 결과적으로, 메모리 셀의 문턱 전압의 레벨이 상승하는 속도는 느려질 수 있고, 메모리 블록의 전하 증가 상태는 개선될 수 있다.
예를 들어, 불휘발성 메모리 장치(200)가 파워-오프되기 직전에, 도 1의 메모리 컨트롤러(100)의 제어에 의해 메모리 셀들에 대한 읽기 동작이 수행된 결과 메모리 블록의 전하 증가 상태와 관련된 열화도가 증가하고 있는 경우(즉, 메모리 셀들의 문턱 전압의 레벨이 상승하는 속도가 빨라지고 있는 경우), 불휘발성 메모리 장치(200)는 파워-오프된 후 워드라인 전압이 플로팅 전압(VFLOAT)에서 더 빠르게 감소하도록 제 3 모드(MODE3)로 동작할 수 있다.
제 4 모드(MODE4)에서, 불휘발성 메모리 장치(200)는 패스 트랜지스터들의 게이트 단자 및 소스 라인에 고전압(HIGH)의 게이트 전압(VG) 및 소스 라인 전압(VSL)을 인가할 수 있다. 이 경우, 패스 트랜지스터들은 턴온되고, 패스 트랜지스터들의 소스 라인을 통해 메모리 셀의 워드라인에 높은 바이어스 전압이 인가됨에 따라 워드라인에서 패스 트랜지스터로 누설되는 전류의 양이 줄어들 수 있고, 메모리 셀의 플로팅 게이트로 전하가 더 많이 이동할 수 있다.
다시 말해, 불휘발성 메모리 장치(200)는 제 1 모드(MODE1) 또는 제 2 모드(MODE2)로 동작하여 워드라인 전압이 서서히 감소하고 있는 경우, 워드라인 전압이 0V까지 감소하기 전에 주기적으로 제 4 모드(MODE4)에 따라 패스 트랜지스터에 고전압(HIGH)의 게이트 전압(VG) 및 소스 라인 전압(VSL)을 인가할 수 있고, 워드라인 전압은 다시 플로팅 전압(VFLOAT)으로 상승할 수 있다. 결과적으로, 불휘발성 메모리 장치(200)는 제 4 모드(MODE4) 동작 이후 제 1 모드(MODE1) 또는 제 2 모드(MODE2)로 동작하는 것을 반복하면서 메모리 셀의 문턱 전압의 레벨이 하강하는 속도는 느려질 수 있고, 메모리 블록의 전하 감소 상태는 개선될 수 있다.
도 10은 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)가 파워-오프된 경우 도 9의 제 4 모드(MODE4)로 동작하는 주기(PERIOD)의 예시적인 결과를 나타낸다.
도 10에 나타난 바와 같이, 불휘발성 메모리 장치(200)의 온도(TEMP)가 증가할수록 워드라인 전압이 플로팅 전압(VFLOAT)에서 감소하는 속도는 빨라질 수 있고, 제 4 모드(MODE4)로 동작하는 주기는 짧아질 수 있다. 비록 도 10은 불휘발성 메모리 장치(200)가 파워-오프된 경우의 주기(PERIOD)를 나타내지만, 불휘발성 메모리 장치(200)가 파워-온된 경우에도 온도(TEMP)에 따라 주기(PERIOD)가 변화하는 경향은 유사하게 나타날 수 있다. 도 10에 나타난 주기(PERIOD)는 도 8에 나타난 구간 T4`의 길이에 대응할 수 있다.
도 11은 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)가 메모리 블록들(BLK1~BLKm)의 전하 감소 상태의 열화도를 판단하는 방법을 나타낸다. 예를 들어, 도 1의 메모리 컨트롤러(100)는 커맨드(CMD)를 이용하여 불휘발성 메모리 장치(200)의 메모리 셀 어레이(210)에 포함된 각 메모리 블록들(BLK1~BLKm)의 메모리 셀들에 대해 읽기 동작을 2회 반복하여 수행할 수 있고, 제 1 문턱 전압(Vth1) 및 제 2 문턱 전압(Vth2)을 결정할 수 있다.
불휘발성 메모리 장치(200)의 각 메모리 블록들(BLK1~BLKm)에 대해 읽기 동작이 2회 수행된 결과 메모리 셀들의 문턱 전압의 레벨이 미리 정해진 임계 값 이상 하강한 경우(즉, 제 1 문턱 전압(Vth1)과 제 2 문턱 전압(Vth2)의 차이(Vth1-Vth2)가 미리 정해진 임계 값 이상인 경우), 도 1의 메모리 컨트롤러(100)는 메모리 블록의 전하 감소 상태와 관련된 열화도가 증가한 것으로 판단할 수 있고, 판단한 결과를 불휘발성 메모리 장치(200)의 별도의 영역(예를 들어, 버퍼, 레지스터 등)에 저장할 수 있다. 예를 들어, Vth1-Vth2의 값이 미리 정해진 임계 값 이상인 경우 워드라인 및 채널 영역의 전압 차이는 0V일 수 있다.
따라서, 상술한 Vth1-Vth2의 값이 미리 정해진 임계 값 이상인 경우 불휘발성 메모리 장치(200)는 도 9의 제 4 모드(MODE4)로 동작할 수 있고, 그 후 제 1 모드(MODE1) 또는 제 2 모드(MODE2)로 동작할 수 있다. 결과적으로, 메모리 블록의 전하 감소 상태는 개선될 수 있다.
상술한 도 1의 메모리 컨트롤러(100)에 의한 2회의 읽기 동작은 불휘발성 메모리 장치(200)가 파워-온된 동안에도 수행될 수 있고, 파워-오프되기 직전에도 수행될 수 있다. 2회의 읽기 동작이 파워-온된 동안에 수행된 경우 불휘발성 메모리 장치(200)는 파워-온된 상태로 제 4 모드(MODE4)로 동작할 수 있고, 파워-오프되기 직전에 수행된 경우 불휘발성 메모리 장치(200)는 파워-오프된 후 외부 전원(280)에 의해 제공되는 전원에 기반하여 제 4 모드(MODE4)로 동작할 수 있다.
도 12는 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)의 메모리 블록들(BLK1~BLKm)의 프로그램/소거(program/erase; P/E) 사이클 횟수에 따른 동작을 나타낸다. P/E 사이클 횟수는 도 1의 메모리 컨트롤러(100)에 의해 관리될 수 있다.
예를 들어, 메모리 블록의 P/E 사이클이 적을수록 메모리 블록의 공간(예를 들어, 도 5의 SP)에 누적되는 정공이 증가할 수 있다. 즉, 메모리 블록의 P/E 사이클 횟수가 증가함에 따라, 메모리 블록의 전하 손실 상태와 관련된 열화도가 증가할 수 있고, 메모리 셀들의 문턱 전압의 레벨이 하강하는 속도가 빨라질 수 있다.
반면, 메모리 블록의 P/E 사이클이 감소할수록 메모리 블록의 공간(예를 들어, 도 5의 SP)에 누적되는 전하가 증가할 수 있다. 즉, 메모리 블록의 P/E 사이클 횟수가 적을수록, 메모리 블록의 전하 증가 상태와 관련된 열화도가 증가할 수 있고, 메모리 셀들의 문턱 전압의 레벨이 상승하는 속도가 빨라질 수 있다.
따라서, 불휘발성 메모리 장치(200)는 메모리 블록들(BLK1~BLKm) 각각의 P/E 사이클 횟수에 응답하여, 제 1 내지 제 3 모드(MODE1~MODE3) 중 어떤 모드로 동작할 것인지를 결정할 수 있다. 메모리 블록의 P/E 사이클 횟수가 미리 정해진 임계 값보다 많은 경우, 불휘발성 메모리 장치(200)는 메모리 블록의 전하 감소 상태와 관련된 열화도가 증가한 것으로 판단할 수 있고, 도 9의 제 1 내지 제 2 모드(MODE1, MODE2) 중 하나로 동작할 수 있다. 나아가, 도 9를 참조하여 설명한 바와 같이 불휘발성 메모리 장치(200)는 제 1 내지 제 2 모드(MODE1, MODE2) 중 하나로 동작하다가 주기적으로 제 4 모드(MODE4)로 동작할 수 있다. 한편 메모리 블록의 P/E 사이클 횟수가 미리 정해진 임계 값보다 작은 경우, 불휘발성 메모리 장치(200)는 메모리 블록의 전하 증가 상태와 관련된 열화도가 증가한 것으로 판단할 수 있고, 도 9의 제 3 모드(MODE3)로 동작할 수 있다.
상술한 동작들은 불휘발성 메모리 장치(200)가 파워-온된 동안 메모리 블록의 P/E 사이클 횟수에 기반하여 수행될 수도 있고, 파워-오프되기 직전 메모리 블록의 P/E 사이클 횟수에 기반하여 수행될 수도 있다. 파워-온된 동안의 P/E 사이클 횟수에 기반하는 경우 불휘발성 메모리 장치(200)는 파워-온된 상태로 제 1 내지 제 3 모드(MODE1~MODE3) 중 하나로 동작할 수 있고, 파워-오프되기 직전의 P/E 사이클 횟수에 기반하는 경우 불휘발성 메모리 장치(200)는 파워-오프된 후 외부 전원(280)에 의해 제공되는 전원에 기반하여 제 1 내지 제 3 모드(MODE1~MODE3) 중 하나로 동작할 수 있다.
도 13은 본 개시의 다른 실시 예에 따른 불휘발성 메모리 장치(200a)의 구성을 나타낸다. 도 3의 불휘발성 메모리 장치(200)와 달리, 불휘발성 메모리 장치(200a)는 파워 오프 센서(290)를 더 포함할 수 있다. 파워 오프 센서(290)는 패스 회로(220) 및 외부 전원(280a)과 직접 연결될 수 있다. 파워 오프 센서(290)는 불휘발성 메모리 장치(200)가 파워-오프되었는지 여부를 감지할 수 있다. 불휘발성 메모리 장치(200)가 파워-오프된 것으로 감지된 경우 외부 전원(280a)은 파워 오프 센서(290)로 별도의 전원을 제공할 수 있고, 파워 오프 센서(290)는 게이트 전압(VG) 및 소스 라인 전압(VSL)을 생성할 수 있다. 파워 오프 센서(290)는 패스 회로(220)의 복수의 패스 트랜지스터들 각각의 게이트 단자로 게이트 전압(VG)을 제공할 수 있고, 복수의 패스 트랜지스터들 각각의 소스 라인으로 소스 라인 전압(VSL)을 제공할 수 있다. 상술한 외부 전원(280a) 및 파워 오프 센서(290)의 동작을 제외하면 불휘발성 메모리 장치(200a)의 동작은 도 3의 불휘발성 메모리 장치(200)의 동작과 서로 같으므로, 상세한 설명은 생략하기로 한다.
도 14는 본 개시의 실시 예에 따른 불휘발성 메모리 장치(200)에서 데이터의 보존성을 개선하는 방법을 나타내는 흐름도이다. 이하 도 14와 함께, 도 3을 참조하여 설명한다.
단계 S110에서, 도 1의 메모리 컨트롤러(100)는 커맨드(CMD)를 이용하여 불휘발성 메모리 장치(200)의 메모리 블록에 대해 읽기 동작을 수행하고, 메모리 블록이 전하 손실 상태인지 또는 전하 증가 상태인지 여부를 판단할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)의 메모리 블록에 대해 읽기 동작이 수행된 결과 메모리 셀들의 문턱 전압의 레벨이 감소하는 경우, 메모리 블록은 전하 손실 상태인 것으로 판단될 수 있고, 메모리 셀들의 문턱 전압의 레벨이 증가하는 경우 메모리 블록은 전하 증가 상태인 것으로 판단될 수 있다. 도 1의 메모리 컨트롤러(100)에 의해 판단된 메모리 블록의 상태는 불휘발성 메모리 장치(200)의 별도의 영역(예를 들어, 버퍼, 레지스터 등)에 저장될 수 있다.
단계 S120에서, 불휘발성 메모리 장치(200)는 메모리 블록의 상태에 기반하여 동작 모드(예를 들어, 도 9의 제 1 내지 제 4 모드(MODE1~MODE4))를 결정할 수 있다. 예를 들어, 단계 S110에서 메모리 블록이 전하 손실 상태인 것으로 판단된 경우, 불휘발성 메모리 장치(200)는 제 1 내지 제 2 모드(MODE1, MODE2) 중 하나를 동작 모드로서 결정할 수 있다. 반면, 단계 S110에서 메모리 블록이 전하 증가 상태인 것으로 판단된 경우, 불휘발성 메모리 장치(200)는 제 3 모드(MODE3)를 동작 모드로서 결정할 수 있다.
단계 S130에서, 불휘발성 메모리 장치(200)가 파워-오프되었는지 여부가 판단될 수 있다. 불휘발성 메모리 장치(200)가 파워-오프된 경우, 단계 S140에서, 불휘발성 메모리 장치(200)는 외부 전원(280)으로부터 제공되는 전원에 기반하여 게이트 전압(VG) 및 소스 라인 전압(VSL)을 생성하도록 전압 발생기(270)를 제어할 수 있다. 불휘발성 메모리 장치(200)가 파워-온된 경우, 불휘발성 메모리 장치(200)는 전원 관리 집적 회로(PMIC)로부터 제공되는 전원에 기반하여 게이트 전압(VG) 및 소스 라인 전압(VSL)을 생성하도록 전압 발생기(270)를 제어할 수 있고, 단계 S150이 수행될 수 있다.
단계 S150에서, 불휘발성 메모리 장치(200)는 단계 S120에서 결정된 동작 모드(즉, 제 1 내지 제 4 모드(MODE1~MODE4))에 따라 게이트 전압(VG) 및 소스 라인 전압(VSL)을 패스 회로(220)로 인가할 수 있다. 복수의 패스 트랜지스터들은 게이트 전압(VG)을 인가 받아 턴온될 수 있고, 소스 라인 전압(VSL)을 인가 받아 워드라인들로 바이어스 전압을 인가할 수 있다. 제 1 내지 제 4 모드(MODE1~MODE4)에 따라 워드라인들로 바이어스 전압이 인가됨으로써 메모리 블록의 전하 손실 상태 또는 전하 증가 상태는 개선될 수 있고, 데이터의 보존성이 개선될 수 있다.
상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 컨트롤러 200: 불휘발성 메모리 장치
210: 메모리 셀 어레이 220: 패스 회로
230: 어드레스 디코더 240: 페이지 버퍼 회로
250: 입출력 버퍼 회로 260: 제어 로직 회로
270: 전압 발생기 280: 외부 전원

Claims (10)

  1. 불휘발성 메모리 장치에 있어서:
    복수의 워드라인들과 연결된 메모리 블록;
    상기 불휘발성 메모리 장치가 파워-온된 경우 동작하는 제 1 전원;
    상기 불휘발성 메모리 장치가 파워-오프된 경우 동작하는 제 2 전원;
    복수의 소스 라인들과 연결되고, 상기 제 1 전원 또는 상기 제 2 전원을 이용하여 게이트 전압 및 소스 라인 전압을 생성하는 전압 발생기; 및
    상기 게이트 전압에 응답하여 상기 복수의 소스 라인들로 입력된 상기 소스라인 전압을 상기 복수의 워드라인들로 전달하는 복수의 패스 트랜지스터들을 포함하되,
    상기 전압 발생기는, 상기 메모리 블록에 대한 복수 회의 읽기 동작들의 결과에 기반하여 판별된 상기 메모리 블록의 전하 증가 상태 또는 전하 감소 상태에 기반하여 상기 게이트 전압을 상기 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 블록의 상태가 전하 증가 상태인 경우 상기 게이트 전압은 상기 복수의 패스 트랜지스터들의 문턱 전압보다 높고, 상기 소스 라인 전압은 상기 복수의 패스 트랜지스터들의 문턱 전압보다 낮은 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 블록의 상태가 전하 감소 상태인 경우 상기 게이트 전압은 상기 복수의 패스 트랜지스터들의 문턱 전압보다 낮고, 상기 소스 라인 전압은 상기 복수의 패스 트랜지스터들의 문턱 전압보다 높은 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 블록의 상태가 전하 감소 상태인 경우 상기 게이트 전압 및 상기 소스 라인 전압은 0V인 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 각 워드라인과, 상기 각 워드라인에 연결된 채널 영역의 전압 차이가 미리 정해진 임계 값보다 작은 경우 상기 게이트 전압 및 상기 소스 라인 전압은 상기 복수의 패스 트랜지스터들의 문턱 전압보다 높은 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    미리 정해진 시간 간격으로 상기 게이트 전압을 상기 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가하되, 상기 미리 정해진 시간은 상기 불휘발성 메모리 장치가 파워-오프되었는지 여부, 및 상기 불휘발성 메모리 장치의 온도에 따라 정해지는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메모리 블록에 대한 상기 복수 회의 읽기 동작들의 결과에 기반하여 계산된 제 1 문턱 전압의 크기 및 제 2 문턱 전압의 크기의 차이가 미리 정해진 임계 값보다 큰 경우 상기 메모리 블록의 상태는 전하 감소 상태인 것으로 판단하는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    메모리 컨트롤러로부터 상기 메모리 블록의 프로그램/소거(program/erase; P/E) 사이클 횟수를 입력 받고, 상기 P/E 사이클 횟수가 미리 정해진 제 1 임계 값보다 적은 경우 상기 메모리 블록의 상태는 전하 감소 상태인 것으로 판단하고, 그리고 상기 P/E 사이클 횟수가 미리 정해진 제 2 임계 값보다 많은 경우 상기 메모리 블록의 상태는 전하 증가 상태인 것으로 판단하는 불휘발성 메모리 장치.
  9. 불휘발성 메모리 장치에 있어서:
    복수의 워드라인들과 연결된 메모리 블록;
    상기 불휘발성 메모리 장치가 파워-온된 경우 동작하는 제 1 전원;
    상기 불휘발성 메모리 장치가 파워-오프된 경우 동작하는 제 2 전원;
    복수의 소스 라인들과 연결되고, 상기 제 1 전원을 이용하여 게이트 전압 및 소스 라인 전압을 생성하는 전압 발생기;
    상기 복수의 소스 라인들과 연결되고, 상기 불휘발성 메모리 장치가 파워-오프되는 것을 감지하고, 상기 불휘발성 메모리 장치가 파워-오프된 것으로 감지된 경우 상기 제 2 전원을 이용하여 게이트 전압 및 소스 라인 전압을 생성하는 파워 오프 센서; 및
    상기 게이트 전압에 응답하여 상기 복수의 소스 라인들로 입력된 상기 소스라인 전압을 상기 복수의 워드라인들로 전달하는 복수의 패스 트랜지스터들을 포함하되,
    상기 전압 발생기 및 상기 파워 오프 센서는, 상기 메모리 블록에 대한 복수 회의 읽기 동작들의 결과에 기반하여 판별된 상기 메모리 블록의 전하 증가 상태 또는 전하 감소 상태에 기반하여 상기 게이트 전압을 상기 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가하는 불휘발성 메모리 장치.
  10. 불휘발성 메모리 장치에 저장된 데이터의 보존성을 개선하는 방법에 있어서,
    메모리 블록의 상태가 전하 증가 상태인지 전하 감소 상태인지 판단하는 단계;
    상기 메모리 블록의 전하 증가 상태 또는 전하 감소 상태에 기반하여 게이트 전압 및 소스 라인 전압의 크기를 결정하는 단계;
    상기 불휘발성 메모리 장치가 파워-오프되었는지 판단하는 단계; 및
    상기 게이트 전압을 복수의 패스 트랜지스터들 각각의 게이트 단자에 인가하고, 상기 소스 라인 전압을 상기 복수의 패스 트랜지스터들 각각과 연결된 소스 라인들에 인가하는 단계를 포함하되,
    상기 불휘발성 메모리 장치가 파워-온된 것으로 판단된 경우 상기 게이트 전압 및 상기 소스 라인 전압은 제 1 전원을 이용하여 생성되고, 상기 불휘발성 메모리 장치가 파워-오프된 것으로 판단된 경우 상기 게이트 전압 및 상기 소스 라인 전압은 제 2 전원을 이용하여 생성되는 방법.
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