TWI381395B

TWI381395B - 記憶體單元操作

Info

Publication number: TWI381395B
Application number: TW97137512A
Authority: TW
Inventors: Frank Chen; Liang Chen
Original assignee: Micron Technology Inc
Priority date: 2008-09-26
Filing date: 2008-09-30
Publication date: 2013-01-01
Also published as: CN101685675B; TW201013692A; CN101685675A

Description

記憶體單元操作

本發明係關於半導體及半導體記憶體裝置。更特定而言，在一或多項實施例中本發明係關於操作記憶體裝置。

記憶體裝置通常作為內部半導體積體電路提供於電腦或其它電子裝置中。存在許多不同類型之記憶體，其中包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。

快閃記憶體裝置用作廣泛多種電子應用之非揮發性記憶體。快閃記憶體裝置通常使用單電晶體記憶體單元，其允許實現高記憶體密度、高可靠性及低功率消耗。

快閃記憶體之用途包含用於個人電腦之記憶體，例如攜帶型記憶棒及固態驅動器(SSD)、個人數位助理(PDA)、數位相機、以及蜂巢式電話、攜帶型音樂播放器(例如，MP3播放器)以及電影播放器。例如基本輸入/輸出系統(BIOS)之程式代碼及系統資料通常儲存在快閃記憶體裝置中。此資訊可用於個人電腦系統及其它電子裝置中。

兩種常見類型之快閃記憶體陣列架構為"反及(NAND)"及"反或(NOR)"架構，如此稱謂係由於其每一者之基本記憶體單元組態之邏輯配置形式。記憶體陣列之浮動閘極記憶體單元通常配置成矩陣。陣列之一"列"中之每一浮動閘極記憶體單元之閘極耦合至存取線(其一實例為"字線")。在反或架構中，陣列之一"行"之每一記憶體單元之汲極耦合至資料線(其一實例為"位元線")。在反及架構中，個別記憶體單元之汲極不直接耦合至位元線。而是，陣列之記憶體單元在源極線與位元線之間源極至汲極地串聯耦合在一起。

藉由列解碼器選擇耦合至一列浮動閘極記憶體單元之閘極之字線而啟動該列浮動閘極記憶體單元來存取反或架構浮動閘極記憶體陣列。該列選定記憶體單元接著藉由取決於特定單元程式化之狀態引起不同之電流流動而將其資料值置於位元線上。

同樣藉由列解碼器選擇耦合至一列記憶體單元之閘極之字線而啟動該列記憶體單元來存取反及架構記憶體陣列。將高偏置電壓施加於選擇閘汲極線SG(D)。另外，耦合至每一群之未選定記憶體單元之閘極的字線經驅動(例如，以Vpass)以將每一群之未選定記憶體單元作為傳遞電晶體操作，使得其以不受其儲存之資料值限制之方式傳遞電流。電流接著自源極線經由每一串聯耦合群流動至行位元線，僅受到每一群之選定記憶體單元之限制。此將該列選定記憶體單元之當前編碼資料值置於位元線上。

可將記憶體單元程式化為既定狀態。亦即，可將電荷置於記憶體單元之浮動閘極上或自記憶體單元之浮動閘極移除電荷，以使單元處於若干程式化狀態。舉例而言，單位準單元(SLC)可表示兩種程式化狀態之一(例如，1或0)。當表示對應於正自浮動閘極移除電荷之程式化狀態時，記憶體單元通常稱為正被"抹除"。

快閃記憶體單元亦可表示兩種以上程式化狀態中之一者，例如表示兩個以上二進位數字(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)。此類單元可稱為多狀態記憶體單元、多位數單元或多位準單元(MLC)。MLC可允許製造較高密度之記憶體而不增加記憶體單元之數目，因為每一單元可表示一個以上二進位數字(例如，一個以上位元)。MLC在一些實施例中每一者可表示兩個以上程式化狀態之一(例如，能夠表示四位數之單元可處於16個程式化狀態中)。對於某些MLC，該16個程式化狀態之一可為抹除狀態，而其它狀態為程式化狀態。

本發明包含具有記憶體單元之記憶體裝置及系統，以及用於操作記憶體單元之方法。用於操作記憶體單元之一或多種方法包含確定記憶體單元之一部分之年齡資訊並傳送用於記憶體單元之該部分之命令集，該命令集包含該年齡資訊。

在本發明之以下詳細描述中，參看形成本發明一部分之附圖，且附圖中藉由說明內容展示可如何實踐本發明之一或多項實施例。以充分之細節描述此等實施例以使熟習此項技術者能夠實踐本發明之實施例，且應瞭解，在不脫離本發明範疇之情況下可使用其它實施例並做出過程、電氣及/或結構改變。

本文之圖式連循編號慣例，其中第一位數對應於圖號，且剩餘位數識別圖中之元件或組件。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，220可表示圖2之元件"20"，且圖3中類似元件可表示為320。

如本文使用，標號"N"及"M"，尤其相對於圖中之參考標號，指示本發明之一或多項實施例可包含的如此指定之特定特徵之數目。將瞭解，可添加、交換及/或消除本文各項實施例中所示之元件，以便提供本發明之若干額外實施例。另外，將瞭解，圖中提供之元件之比例及相對尺度希望說明本發明之實施例，且不應作為限制性意義。

在二進位系統中，"位元"常表示一資料單位。儘管本文使用術語位元，但本發明之實施例不限於二進位系統。熟習此項技術者將瞭解，本發明之實施例可實施於其它多狀態系統中，且本文使用之"位元"可解釋為資料或資料元素之最小"單位"(例如，在通信介面上傳送之資料字之最小單位)。

對若干記憶體單元執行之程式化/抹除循環之數量在本文被稱為"磨損循環"。磨損循環亦稱為"過程循環"、"經歷計數"或"熱計數"。磨損循環資訊涉及特定數量之程式化/抹除操作之表示。磨損循環資訊可為數位或其它編碼值。

如本文使用，"磨損狀態"表示涵蓋一或多個磨損循環之分類。磨損狀態可指示若干相對操作條件之一(例如，"年輕"、"年老")且可藉由具有1或0值之狀態旗標來表示，其中兩個磨損狀態之間的邊界為某個數量之磨損循環(例如，100,000)。磨損狀態可為磨損循環數量(例如，每一磨損循環值界定一特定磨損狀態)或磨損狀態可包含某一範圍之磨損循環(例如，自1至1000為第一磨損狀態，自1001至10,000為第二磨損狀態)。根據本發明之一實施例，記憶體裝置之使用壽命可分類為若干磨損狀態，例如16個磨損狀態。然而，實施例不限於任何特定數量之磨損狀態。

磨損狀態可涉及關於未來操作之分類(例如，啟用高可靠性之狀態或啟用高速操作之狀態)，其中特定狀態傾向於引起記憶體單元以不同速率消耗使用壽命。因此，磨損狀態可界定對應於記憶體單元在特定磨損狀態中操作時可磨損之速率的一組操作特性或屬性。藉由以此方式使用，磨損狀態類似於一影響記憶體單元將如何消耗使用壽命之操作模式。另外，磨損狀態可為一分類，其涉及記憶體單元已消耗之使用壽命之量。磨損狀態亦可涉及關於過去操作之分類(例如，記憶體單元已操作之磨損循環之數量或範圍)。

因此，磨損循環及磨損狀態可表示記憶體單元之已用完之"年齡"(例如，使用壽命之百分比、使用壽命之量)。術語"年齡"可涉及記憶體單元使用壽命而非年代量測。使用壽命可涉及一或多個記憶體單元之預期可靠操作之一部分。因此，年齡可涉及某一數目之記憶體單元磨損循環之累積或使用，或某一部分之預期可靠操作。磨損狀態資訊涉及特定磨損狀態之表示。

如本文使用，操作記憶體單元包含自記憶體單元讀取、向記憶體單元寫入或抹除記憶體單元。使記憶體單元處於既定狀態之操作在本文被稱為"程式化"，且包含寫入與抹除記憶體單元(即，記憶體單元可程式化為抹除狀態)。

根據本發明之一或多項實施例，位於記憶體裝置內部或外部之記憶體存取裝置(例如，處理器、控制器、韌體等)能夠確定(例如，選擇、設定、調整、計算、改變、清除、傳送、變更、推導、界定、使用、修改、應用等)磨損循環之數量及/或磨損狀態(例如，記錄磨損循環、在記憶體裝置之操作發生時對該等操作計數、跟蹤記憶體裝置起始之記憶體裝置操作、評估對應於磨損狀態之記憶體裝置特性等等)。

根據本發明之一或多項實施例，記憶體存取裝置可經組態以隨每一讀取及程式化(例如，寫入、抹除)操作而向記憶體裝置提供磨損循環資訊。記憶體裝置控制電路(例如，控制邏輯)可經程式化以補償對應於磨損循環資訊之記憶體裝置效能改變。記憶體裝置可接收磨損循環資訊並回應於磨損循環資訊而確定一或多個參數(例如，值、特性)。

舉例而言，可用根據磨損循環而變之Vt漂移曲線來程式化記憶體裝置。記憶體裝置上之控制電路(例如，控制邏輯)可經組態以回應於接收到磨損循環資訊而確定一或多個記憶體單元操作參數。可確定之操作參數之實例包含程式化脈衝電壓量值、程式化脈衝持續時間、程式化脈衝頻率以及程式化脈衝數量。

根據本發明之一或多項實施例，記憶體存取裝置可經組態以隨每一讀取、程式化及/或抹除操作而向記憶體裝置提供磨損狀態資訊。記憶體裝置控制電路(例如，控制邏輯)可經程式化以補償對應於磨損狀態資訊之記憶體裝置效能改變。記憶體裝置可接收磨損狀態資訊並回應於磨損狀態資訊而確定一或多個操作參數(例如，其值或特性)。

類似於上文關於回應於磨損循環資訊而確定一或多個操作參數之描述，可用根據磨損狀態而變之Vt漂移曲線來程式化記憶體裝置。記憶體裝置上之控制電路(例如，控制邏輯)可經組態以回應於接收到磨損狀態資訊而確定一或多個記憶體單元操作參數。可回應於磨損狀態資訊而確定之操作參數之實例如同上文回應於磨損循環資訊而陳述。

例如SLC及MLC之記憶體單元藉由使用不同之臨限電壓(Vt)位準在每一單元上儲存一或多個資料單位，每一位準表示若干程式化狀態之一。對於MLC記憶體裝置而言，相鄰Vt位準之間的差異可能與SLC記憶體裝置相比非常小。相鄰Vt位準(例如，表示不同之程式化狀態)之間的減小之邊限可增加與在相鄰程式化狀態之間進行區分相關聯之難度，其可導效例如資料讀取及/或資料擷取可靠性減小之問題。

在反及陣列架構中，藉由感測與選定單元耦合至之特定位元線相關聯之電流或電壓變化來確定選定記憶體單元之狀態。由於反及陣列架構中之記憶體單元串聯連接，因此與讀取選定單元相關聯之電流經過若干耦合至位元線之其它未選定單元(例如，經偏置以便處於傳導狀態之單元)。存在各種降級機制，其可導致對非揮發性記憶體單元之錯誤資料讀取。與一串記憶體單元(例如，在源極線與感測線之間串聯耦合之單元)相關聯之單元電流可變為隨時間過去而降級。受到電流降級機制影響之記憶體單元可變為不可靠的(例如，自單元讀取之邏輯值可能未必為寫入單元之邏輯值)。

程式化/抹除循環為可影響記憶體單元效能之一因素。已知若干機制會影響電荷儲存(例如，浮動閘極)型裝置隨時間及使用之效能。舉例而言，捕獲之電荷可逐漸累積在相鄰記憶體單元之間，導致Vt漂移。其它類型之記憶體單元可受到在使用時發生之其它降級機制(例如，磨損循環)之影響。

記憶體單元之使用壽命(常稱為耐久性)取決於單元之在程式化狀態之間的臨限電壓Vt之差異，包含其中程式化狀態之一表示記憶體單元正被抹除。隨程式化/抹除循環(即，磨損循環)數目增加，在一些記憶體單元中單元電流可減小，導致後續之資料讀取錯誤。增加程式化/抹除循環亦與記憶體程式化效能之改變相關聯。舉例而言，程式化速度可增加，且抹除速度可減小。操作屬性之其它改變亦可發生。較快之程式化速度可使受影響單元更容易受到過程式化(over-programming)。舉例而言，當將電壓施加於特定單元時，對單元之調節可能引起單元過充電，進而引起進一步之單元降級及當讀取及/或驗證時之不正確之結果。

可同時以不同之資料量程式化記憶體裝置。可同時程式化記憶體裝置之若干記憶體單元，例如一資料頁。可同時抹除記憶體裝置之若干記憶體單元，例如一資料區塊。資料區塊可包含若干資料頁。在給定晶粒上，記憶體平面可包含若干資料區塊。一些記憶體裝置在每個晶粒上具有多個平面。

儘管記憶體單元可個別地或以頁來程式化，但記憶體單元通常以群來抹除，例如以區塊或其它功能群來抹除，如一般熟習此項技術者所瞭解。可藉由設定抹除電壓參數(例如，V_抹除量值)並發出具有特定抹除電壓參數(例如，數量、持續時間、自一脈衝至另一脈衝之量值改變等等)之一定量的抹除脈衝來抹除記憶體單元區塊。在抹除嘗試操作之後，可執行抹除驗證以確定記憶體單元群是否已令人滿意地抹除。若為否，則可發出額外之抹除脈衝，其中執行週期性抹除驗證，直至達成相對於特定臨限電壓(Vt)之令人滿意之抹除為止。

構成非揮發性記憶體裝置(例如，反及快閃記憶體裝置)之記憶體單元之臨限電壓可隨磨損循環數量增加而移位。最終，Vt可漂移至初始界定給定狀態(例如，邏輯1或0)之邊界以外，使得不再能可靠地確定狀態。當準確確定記憶體單元區塊之記憶體單元狀態之可靠性降級至超過限制時，可認為區塊磨壞，且可使其免於進一步使用(例如， "淘汰")。

記憶體裝置可能不具有年齡意識。亦即，記憶體裝置本身可能不跟蹤磨損循環，且因此可能無法認識到例如某些記憶體單元或記憶體單元群之Vt正隨區塊老化(例如，隨該記憶體單元區塊之磨損循環數量增加)而漂移。因此，記憶體裝置可能不考慮或操作以適應某些記憶體單元或記憶體單元群(例如，區塊)之Vt漂移。

根據本發明之一或多項實施例，可監視與記憶體裝置及/或與記憶體裝置內之若干記憶體單元(例如，區塊)相關聯之磨損循環，且可將對應於一特定記憶體部分之年齡之資訊(例如，磨損循環資訊、磨損狀態資訊)傳送至記憶體裝置。

舉例而言，可藉由實施於記憶體存取裝置中之韌體或藉由由記憶體存取裝置執行之邏輯指令來監視磨損循環。可當操作彼等特定記憶體單元時將磨損循環資訊傳送至記憶體裝置。儘管已說明及論述反及架構快閃記憶體陣列裝置，但本發明之實施例不受此限制，且熟習此項技術者將瞭解可使用其它記憶體裝置架構、類型、配置及組態來實施該等實施例。

圖1為非揮發性記憶體陣列100之一部分之示意圖。圖1之實施例說明反及架構非揮發性記憶體。然而，本文描述之實施例不限於此實例。如圖1所示，記憶體陣列100包含存取線(例如，"字線")105-1、...、105-N以及交叉資料線(例如，"位元線")107-1、...、107-M。為便於數位環境中之定址，字線105-1、...、105-N之數目及位元線107-1、...、107-M之數目各自通常為2之某次冪(例如，256個字線乘4,096個位元線)。

記憶體陣列100包含反及串109-1、...、109-M。每一反及串包含非揮發性記憶體單元111-1、...、111-N，其每一者位於一字線(例如，105-1、...、105-N)與一局域位元線(例如，107-1、...、107-M)之交叉處。每一反及串109-1、...、109-M之非揮發性記憶體單元111-1、...、111-N在源極選擇閘(SGS)(例如，場效電晶體(FET)113)與汲極選擇閘(SGD)(例如，FET 119)之間源極至汲極地串聯連接。源極選擇閘113位於局域位元線107-1與源極選擇線117之交叉處。汲極選擇閘119位於局域位元線107-1與汲極選擇線115之交叉處。

如圖1說明之實施例所示，源極選擇閘113之源極連接至共同源極線123。源極選擇閘113之汲極連接至相應反及串109-1之記憶體單元111-1之源極。汲極選擇閘119之汲極在汲極觸點121-1處連接至相應反及串109-1之局域位元線107-1。汲極選擇閘119之源極連接至最後一記憶體單元111-N之汲極(例如，相應反及串109-1之浮動閘極電晶體)。

在一或多項實施例中，非揮發性記憶體單元111-1、...、111-N之構造包含源極、汲極、浮動閘極或其它電荷儲存節點以及控制閘極。非揮發性記憶體單元111-1、...、111-N之控制閘極分別耦合至字線105-1、...、105-N。非揮發性記憶體單元111-1、...、111-N之行構成反及串(例如，109-1、...、109-M)，此等記憶體單元共同耦合至給定之局域位元線(例如，分別107-1、...、107-M)。非揮發性記憶體單元之列為共同耦合至給定字線(例如，105-1、...、105-N)之彼等記憶體單元。反或陣列架構將類似地布局，不同之處為記憶體單元之串將並聯耦合在選擇閘之間。

如熟習此項技術者將瞭解，耦合至選定字線(例如，105-1、...、105-N)之單元子集可作為一群而共同程式化及/或感測。例如寫入操作之程式化操作可包含將若干程式化脈衝(例如，16V-20V)施加於選定字線，以便將選定單元之臨限電壓(Vt)增加至對應於既定程式化狀態之特定程式化電壓位準。可藉由程式化至抹除狀態(例如，程式化至抹除程式化電壓位準)來抹除記憶體單元。

例如讀取或程式化驗證操作之感測操作可包含感測耦合至選定單元之位元線之電壓及/或電流改變，以便確定選定單元之狀態。感測操作可涉及將與選定記憶體單元相關聯之位元線(例如，位元線107-1)偏置於比與選定記憶體單元相關聯之源極線(例如，源極線123)之偏置電壓高之電壓。感測操作或者可包含對位元線107-1預充電，隨後當選定單元開始傳導時放電，並感測該放電。

感測選定單元之狀態可包含將感測電壓施加於選定字線，同時將串之未選定單元偏置於一電壓，該電壓足以使該等未選定單元處於傳導狀態，無論該等未選定單元之臨限電壓如何。可感測對應於正被讀取及/或驗證之選定單元之位元線以確定選定單元是否回應於施加於選定字線之特定感測電壓而傳導。舉例而言，可藉由位元線電流達到與特定狀態相關聯之預定參考電流時之字線電壓來確定選定單元之狀態。

如熟習此項技術者將瞭解，在對反及串中之選定記憶體單元執行之感測操作中，串之未選定記憶體單元經偏置以便處於傳導狀態。在此感測操作中，儲存在選定單元中之資料可基於在對應於該串之位元線上感測之電流及/或電壓。舉例而言，儲存在選定單元中之資料之解譯值可基於在給定時間週期中位元線電流是否改變預定量或達到預定位準。

當選定單元處於傳導狀態時，電流在位於串一端之源極線觸點與位於串另一端之位元線觸點之間流動。由此，與感測選定單元相關聯之電流被載運經過串中之每一其它單元、單元堆疊之間的擴散區以及選擇電晶體。

圖2為根據本發明一或多項實施例操作之具有至少一記憶體裝置203之電子系統201(例如記憶體系統)的功能方塊圖。記憶體系統201包含耦合至記憶體裝置203之記憶體存取裝置205(例如，處理器、韌體等)。根據本發明之一或多項實施例，記憶體裝置203為非揮發性浮動閘極記憶體裝置，例如反及快閃記憶體裝置。

非揮發性記憶體裝置203包含非揮發性記憶體單元之記憶體陣列204。非揮發性記憶體裝置203及記憶體存取裝置205可實施為單獨之積體電路，或處理器205及記憶體裝置 203可併入至同一積體電路、晶片或封裝中。記憶體存取裝置205可為離散裝置(例如，微處理器)或實施於韌體中之某個其它類型之處理電路，例如特殊應用積體電路(ASIC)。

I/O連接227及控制連接229包括位於記憶體存取裝置205與記憶體裝置203之間的通信介面。圖2之實施例包含位址電路243以鎖存藉由I/O控制電路218經由I/O連接227提供之位址信號。位址信號由列解碼器252及行解碼器250接收並解碼以存取記憶體陣列204。根據本發明，熟習此項技術者將瞭解位址輸入連接之數目取決於記憶體陣列204之密度及架構，且位址之數目隨每記憶體陣列之記憶體單元數目增加以及記憶體區塊數目增加及/或記憶體陣列數目增加而增加。讀者亦將瞭解，隨記憶體陣列大小增加，可能需更多位址資訊來指定記憶體陣列之特定部分。

記憶體裝置203藉由使用圖2展示為讀取/鎖存電路253之感測/緩衝電路感測記憶體陣列中之電壓及/或電流改變來感測記憶體陣列204中之資料。讀取/鎖存電路253可讀取並鎖存來自記憶體陣列204之一頁(例如，一列)資料。包含I/O控制電路218以用於經由I/O連接227與記憶體存取裝置205之雙向資料通信。包含寫入電路255以向記憶體陣列204寫入資料。

控制邏輯電路220對來自記憶體存取裝置205之由控制連接229傳送之例如圖4說明的信號進行解碼。此等信號可包含晶片信號、寫入賦能信號以及(尤其)位址鎖存信號，其用於控制對記憶體裝置203以及記憶體陣列204之操作，包含資料感測(例如，讀取)及資料程式化(例如，寫入、抹除)。

控制邏輯電路220可發送信號(例如，命令)以選擇性設定特定暫存器或暫存器之區段，或將資料鎖存在一或多個暫存器中。在一或多項實施例中，控制邏輯電路220負責執行自記憶體存取裝置205接收之指令以對記憶體陣列204之記憶體單元之某個部分執行特定操作。控制邏輯電路220可為狀態機、定序器或某種其它類型之邏輯控制器。熟習此項技術者將瞭解可傳送額外之電路及控制信號，且已減少圖2之記憶體裝置細節以便於說明。

根據本發明之一或多項實施例，圖2展示為在記憶體裝置203外部之記憶體存取裝置205(例如，處理器、韌體)確定(例如，跟蹤、計數、記錄)對記憶體陣列204內之特定記憶體單元群執行之磨損循環的數目。舉例而言，記憶體存取裝置205可確定記憶體陣列204內每一記憶體單元區塊之磨損循環。在針對記憶體裝置之一部分(例如，區塊)確定磨損循環數量之後，記憶體存取裝置可確定記憶體裝置203之該部分之磨損狀態，並將磨損狀態(作為磨損狀態資訊)作為存取資訊之部分傳送至記憶體裝置203以操作記憶體裝置203之該部分。

可藉由若干技術確定磨損狀態。可在每次涉及記憶體裝置203之一部分之磨損循環的一或多個操作發生時由記憶體存取裝置205確定磨損循環。舉例而言，可在每次程式化(例如，寫入、抹除)記憶體單元區塊時遞增計數器。可使用韌體來計數或跟蹤磨損循環/狀態，該韌體位於記憶體存取裝置205內且與記憶體存取裝置之處理器通信。

亦可由記憶體存取裝置205量測記憶體裝置203之某個部分之操作效能，且自測得之效能確定年齡資訊。舉例而言，可藉由測試類似製造之記憶體裝置來確定資料配置(例如，表、函數)，且其可包含與年齡相關之測得之操作效能特性(例如，磨損循環之範圍、磨損狀態)。根據一具體實例，可藉由量測完成經驗證抹除所需之抹除脈衝之數量來確定記憶體裝置之年齡資訊，其中現有測試指示所需之抹除脈衝之數量隨記憶體裝置磨損循環而增加。

如先前論述，臨限電壓Vt隨記憶體單元之磨損循環數量增加而漂移。因此，可針對記憶體單元依據記憶體單元年齡(例如，磨損循環、磨損狀態)而實驗地確定Vt漂移，且形成Vt漂移曲線。接著可使用Vt漂移曲線來特徵化類似記憶體單元之效能。舉例而言，預定Vt漂移曲線資訊可儲存在記憶體裝置之一部分中作為資料配置(例如，查找表、計算等)。給定記憶體單元年齡(例如，磨損循環資訊、磨損狀態資訊)，可確定操作參數以適應預期Vt漂移，或在預期Vt漂移方面實現某種其它操作效能。根據一或多項實施例，可確定操作參數以針對特定年齡之記憶體單元最小化預期Vt漂移。

表現記憶體裝置203之操作效能之特徵且將至少一操作參數與年齡資訊(例如，磨損循環資訊、磨損狀態資訊)相關聯的資料配置可儲存在記憶體裝置203本身中，或程式化至記憶體裝置上之韌體(例如，控制邏輯電路220)中。在自記憶體存取裝置205接收到年齡資訊(例如，磨損循環資訊、磨損狀態資訊)之後，控制邏輯220可自儲存在記憶體裝置203中之資料配置確定正在記憶體裝置203上操作之一或多個記憶體單元之至少一操作參數(例如，藉由選擇至少一操作參數之值、藉由選擇對至少一操作參數之值之改變、藉由計算至少一操作參數之值、藉由計算對至少一操作參數之值之改變)。

圖3為根據本發明一或多項實施例之記憶體裝置303之功能方塊圖。在圖3所示之實施例中，記憶體裝置303包含記憶體304(例如，反及快閃記憶體陣列)且可包含其它控制電路，例如I/O控制318及控制邏輯320。儘管記憶體304展示為反及快閃記憶體陣列，但本發明之實施例不限於此，且可包含其它類型之記憶體以及不同之記憶體配置及/或內部劃分(例如，平面、區塊、頁等)。

I/O連接327及控制連接329包括位於記憶體存取裝置(例如，圖2中之205)與記憶體裝置303之間的通信介面。根據一或多項實施例，記憶體裝置303可經組態(例如，藉由引腳、焊墊、觸點等)以接收組合或單獨之資料、命令及位址信號線。然而，資料、命令及位址可全部多路傳輸至共同信號路徑(例如，如圖3在326處所示)上並由I/O控制318接收。

由I/O控制318接收之位址可由位址暫存器344鎖存並傳送至列解碼器352以選擇反及快閃記憶體陣列304之列位址及/或傳送至行解碼器350以選擇反及快閃記憶體陣列304之行位址。資料可例如藉由快取暫存器354及資料暫存器356逐個字節地傳輸至反及快閃記憶體陣列304或自反及快閃記憶體陣列304傳輸。快取暫存器354最靠近I/O控制318，且充當用於I/O資料之資料緩衝器。資料暫存器356最靠近記憶體陣列304，且充當用於記憶體陣列304之資料緩衝器。

列及行位址由位址暫存器(例如，緩衝器)344傳送以用於分別由列位址解碼器352及行位址解碼器350解碼。記憶體陣列I/O控制318經由I/O資料匯流排耦合至記憶體陣列(例如，304)。藉由資料輸入緩衝器(例如，快取暫存器354)及記憶體陣列讀取/寫入電路(例如，資料暫存器356)將寫入之資料施加於記憶體陣列304。

I/O控制318在記憶體裝置303內產生內部控制信號以實施各種記憶體操作。控制信號可為經編碼數位值(例如，二進位碼、十六進位碼等)。舉例而言，可使用暫存器位元(例如，旗標)來指示控制信號之狀態，或可經由I/O路徑傳送十六進位碼以指示指令集之特定命令。

由I/O控制318接收之命令可由命令暫存器324鎖存並傳輸至控制邏輯320以用於產生控制記憶體裝置操作之內部信號。年齡資訊(例如，磨損循環資訊、磨損狀態資訊)可由區塊年齡暫存器345鎖存並傳輸至控制邏輯320以用於產生控制記憶體裝置操作之內部信號。控制邏輯320接收經鎖存記憶體命令(例如，藉由信號線及/或命令匯流排322)。舉例而言，控制邏輯320可接收各種信號，例如在命令暫存器324中設定之狀態位(例如，旗標)。控制邏輯320類似地藉由信號線、資料匯流排接收經鎖存年齡資訊作為狀態位或旗標，如熟習此項技術者將瞭解。

控制邏輯320回應於分別藉由命令暫存器324及區塊年齡暫存器345施加之記憶體命令及區塊年齡資訊，以對記憶體陣列304執行各種操作。根據一或多項實施例，控制邏輯320基於區塊年齡資訊確定一或多個操作參數，以對記憶體陣列304執行各種操作。

在讀取操作中，將自記憶體陣列304讀取之資料傳輸至輸出緩衝器(例如，資料暫存器356)並在資料I/O線上傳送。在寫入操作中，存取經定址記憶體單元，且在資料I/O線上將資料傳送至資料輸入緩衝器(例如，資料暫存器356至快取暫存器354)以儲存在記憶體陣列304中。

根據本發明之一或多項實施例，且如圖3所示，記憶體304為高速反及快閃記憶體陣列裝置。記憶體存取裝置(例如，圖2中之205)與記憶體304之間的通信介面(例如，329及327)可在同步模式中操作以達成較快之I/O操作，或在非同步模式中操作以獲得與較慢反及快閃記憶體裝置之相容性。通信介面可使用高度多路傳輸之8位匯流排326(DQ[7：0])來傳輸命令、位址及資料。同步模式中之資料傳輸包含雙向資料選通(DQS)328。

根據一或多項實施例，在同步與非同步模式之間，使用若干信號來實施反及快閃記憶體協定。在非同步模式中，此等信號包含晶片賦能(CE#)信號線330上之晶片賦能信號、命令鎖存賦能(CLE)信號線332上之命令鎖存賦能信號、位址鎖存賦能(ALE)信號線334上之位址鎖存賦能信號、寫入賦能(WE#)信號線336上之寫入賦能信號以及讀取賦能(RE#)信號線338上之讀取賦能信號。額外之信號控制硬體寫入保護(例如，寫入保護(WP#)信號線340上之寫入保護信號)並監視裝置狀態(例如，就緒/忙(R/B#)信號線342上之就緒/忙信號)。如熟習此項技術者將瞭解，"#"符號指示特定信號在低邏輯狀態中有效。

CE#信號當通信介面在非同步模式中操作時賦能或去能一或多個邏輯單位(例如，記憶體304之8 Gb區塊)。使用CLE信號將命令自匯流排326(DQ[7：0])載入命令暫存器324。使用ALE信號將位址自匯流排326(DQ[7：0])載入位址暫存器344。WE#信號當通信介面在非同步模式中操作時將命令、位址及串列資料自記憶體存取裝置(例如，處理器)、記憶體控制器、控制電路、主機系統等傳輸至記憶體304。RE#信號當通信介面在非同步模式中操作時將串列資料自記憶體304傳輸至主機系統。WP#信號當通信介面在非同步模式中操作時賦能或去能記憶體304程式化及抹除操作。參看圖4進一步論述此等信號。

圖4展示根據本發明一或多項實施例之與操作記憶體單元相關聯之時序波形。各種控制信號協調在記憶體介面上命令、位址及其它資訊以及資料之通信。在存取一或多個記憶體單元時，記憶體存取裝置傳送包含控制信號及命令集之存取資訊。一般而言，命令集包含待完成之命令、記憶體中之位址、以及與記憶體位置及/或命令相關聯之資料。

寫入命令集可包含在多路傳輸匯流排上傳送初始命令，隨後傳輸位址資訊，且接著傳送資料。在非同步模式中，可例如在WE#信號之上升沿鎖存命令、位址資訊及資料。讀取命令集可包含在多路傳輸匯流排上傳送初始命令，隨後傳輸位址資訊，且接著傳輸感測資料。舉例而言，圖4所示之波形與在非同步模式中傳送之寫入操作相關聯。

傳送命令集包含傳送至少一命令循環及至少一位址循環。根據本發明之一或多項實施例，傳送命令集包含傳輸至少一包含磨損循環資訊及/或磨損狀態資訊之命令循環。根據本發明之一或多項實施例，傳送命令集包含傳輸至少一包含磨損循環及/或狀態資訊之位址循環。

如熟習此項技術者將瞭解，某些信號線可用於非同步資料傳輸。額外或其它信號及/或信號線可用於同步資料傳輸。本發明之實施例不限於下文所述且在圖4展示之非同步通信實施方案。與非同步通信技術相關聯之信號用於說明一種實施方法。熟習此項技術者將瞭解可如何使用其它通信技術(例如，同步等)實施本發明。

根據一或多項實施例，使用若干信號來實施反及快閃記憶體通信協定460，如先前描述。在非同步模式中且如圖4所示，此等信號包含CLE信號461、CE#信號462、WE#信號463、ALE信號464以及RE#信號466。一或多個額外信號控制硬體寫入保護(WP#-未圖示)，且監視裝置狀態(例如，就緒/忙(R/B#)信號465)。如熟習此項技術者將瞭解，"#"符號指示特定信號在低邏輯狀態中有效。

當記憶體裝置(例如，圖2中之203)與記憶體存取裝置(例如，圖2中之205)之間的通信為非同步時，記憶體裝置(例如，圖2中之203)未由外部時脈驅動。使用WE#信號463來向記憶體裝置(例如，圖2中之203)提供時序參考。由控制信號(例如，ALE 464及CLE 461)啟動之時序鏈用於控制通信傳輸之時序。記憶體存取裝置(例如，圖2中之205)使用控制信號來向記憶體裝置(例如，圖3中之303)指示資料交易請求何時發送，且非同步地執行資料傳輸。

參看圖3所示之電路以及圖4所示之波形，CE#信號462為有效低，且當通信介面在非同步模式中操作時賦能或去能記憶體304之一或多個邏輯單元(例如，區塊)。CLE信號461為有效高且用於將命令自匯流排326(DQ[7：0])載入命令暫存器324。匯流排326上之資訊在圖4中由標有I/Ox 467之波形表示。ALE信號464為有效高，且用於將位址自匯流排326(DQ[7：0])載入位址暫存器344，且將磨損循環資訊自匯流排326(DQ[7：0])載入區塊年齡暫存器345。WE#信號463當通信介面在非同步模式中操作時將命令、位址及其它資訊以及串列資料自記憶體存取裝置(例如，圖2所示之處理器205、韌體、記憶體控制器、控制電路、主機系統等)傳輸至記憶體304。

RE#信號466為有效低，且將串列資料傳輸自記憶體304信號傳輸至主機系統。請注意在圖4中，RE#信號466展示為高(即，非有效，因為信號為低有效)，因為圖4所示之波形與寫入操作相關聯。

寫入命令集用於向記憶體裝置寫入資料。在初始命令循環期間在匯流排(例如，圖4中之I/Ox 467)上傳送寫入命令471，其中CLE信號461為對應於WE#信號463之上升沿之高邏輯狀態。根據本發明之一或多項實施例，在命令循環471期間可在匯流排(例如，圖4中之I/Ox 667)上傳送例如磨損循環及/或磨損狀態資訊之其它資訊。

可在位址循環472期間在匯流排(例如，圖4中之I/Ox 667)上傳送位址及年齡資訊(例如，磨損循環資訊、磨損狀態資訊)，其中ALE信號464為對應於WE#信號463之上升沿之高邏輯狀態。與命令及/或位址相關聯之資料循環(圖4未圖示)跟隨匯流排上之位址循環472，其鎖存於WE#信號463之上升沿。RE#(即，讀取賦能)信號466在非同步寫入操作期間為未斷言(例如，高)邏輯狀態。

圖4指示之信號對應於一種用於實施本發明實施例之方法。熟習此項技術者將瞭解對如圖4所示之傳送至/自記憶體介面之特定信號之改變將不脫離本發明之範疇。

將在位址循環472期間傳送且在位址暫存器344中鎖存之位址資訊經進一步引導至行解碼器350及/或列解碼器352，其接著亦驅動對記憶體304之一或多個記憶體單元之選擇。藉由快取暫存器354及資料暫存器356將資料I/O資訊寫入記憶體304/自記憶體304讀取。控制邏輯320將狀態資訊載入狀態暫存器358，其可進一步傳送至I/O控制318。在位址循環472或命令循環471期間傳送之磨損循環/狀態資訊可鎖存在區塊年齡暫存器345中，且進一步引導至控制邏輯320。

記憶體單元操作效能隨程式化/抹除循環數量增加而改變。讀者將瞭解，可藉由對反及揮發性記憶體單元陣列(例如，陣列100)之程式化相關聯之一或多個操作參數(例如，電壓、持續時間、脈衝數量等)做出之調整來適應特定效能特性及對其之改變，作為延長其使用壽命之手段。根據本發明之一或多項實施例，記憶體單元操作參數係回應於記憶體裝置303自記憶體存取裝置(例如，圖2之205)接收之磨損循環資訊及/或磨損狀態資訊而確定。

確定(例如，選擇、設定、調整等)可包含抵消降級之措施及/或適應更適合於具有給定年齡之記憶體單元之新效能特性的措施。舉例而言，用於使記憶體單元處於抹除狀態之抹除脈衝之數量可回應於基於年齡之較慢抹除操作而增加，或可調整程式化電壓以適應隨記憶體單元老化之程式化效能改變。對記憶體單元操作效能之進一步論述提供於2006年5月1日申請之題為"記憶體電壓循環調整"之共同待決、共同讓渡之第11/414,966號美國專利申請案以及2007年10月22日申請之題為"記憶體單元操作"之共同待決、共同讓渡之第11/876,406號美國專利申請案，其各自具有共同之發明者。

圖5A為根據本發明一或多項實施例之組織成5個循環之位址資料配置之表。圖5A所示之資料配置包含在配置成五(5)個8位部分(例如五個位址循環)之位址循環(例如，圖4之472)期間傳輸之資訊。圖5A所示之資料配置可使用五個位址循環在8位匯流排上傳送。本發明之實施例不限於此組態，且可經配置為具有不同之字長度(例如，16位)，每個字包含較多或較少之位元以便包括較多或較少之位址循環。

圖5A所示之資料配置經組態以用於獲得與傳統讀取、程式化(例如，寫入、抹除)命令之相容性，且包含若干未使用之位元(圖5A中展示設定為低)。根據本發明之一或多項實施例，使用位址循環之原本未使用之位元中之一或多者來表示對應於在位址循環內正被定址之記憶體單元之年齡資訊(例如，磨損循環資訊、磨損狀態資訊)。根據本發明之一或多項實施例，磨損循環及/或磨損狀態資訊包含於在時間上最近傳送之位址循環中，然而本發明之實施例不限於此。在時間上最近傳送之位址循環可能包含(如圖5A所示)或可能不包含(如圖5B所示)針對記憶體單元中命令集將施加至之部分的位址識別資訊之一部分。

根據本發明之一或多項實施例，磨損循環及/或磨損狀態資訊包含於在時間上最近傳送之命令循環中，然而本發明之實施例不限於此。在時間上最近傳送之命令循環可能包含或可能不包含針對記憶體單元中命令集將施加至之部分的命令識別資訊之一部分。

舉例而言，且如圖5A所示，第五位址循環之三個上部(即，最高有效)可用位元可用於傳達年齡資訊(例如，藉由表示磨損循環數量、自磨損循環數量確定之磨損狀態、一或多個有關年齡之狀態旗標、向記憶體裝置呈現有關效能之年齡分類之其它資訊)。

藉由使用預先存在數量之位址循環(或命令循環)內原本未使用或可用之位元而在傳統可相容數量之位址循環(或命令循環)內包含年齡資訊，可增加額外之記憶體功能性，同時保持與傳統系統、軟體及/或通信協定之相容性。儘管圖5A展示使用3個位元來表示該一或多個記憶體單元(例如，區塊)之年齡資訊，但本發明之實施例不限於此。亦即，本發明之資料配置之實施例可使用更多或更少之位元來表示對應於正被存取(例如，寫入、讀取、抹除等)之記憶體單元之記憶體單元年齡。舉例而言，可使用一位元來指示兩個磨損狀態之一，其可用於在兩個磨損狀態之間雙態觸發記憶體裝置。

藉由記憶體裝置(例如，圖3之303)之I/O控制(例如，圖3之318)自記憶體存取裝置(例如，圖2之205)接收含有年齡資訊之位址循環(或命令循環)。年齡資訊(例如，磨損循環/狀態資訊)可自位址循環提取、鎖存至區塊年齡暫存器(例如，圖3之345)中，並進一步傳送至控制邏輯(例如，圖3之320)以供使用，如先前所述。

可程式化控制邏輯(例如，圖3之320)以便使關於正被操作之記憶體單元(例如，諸如圖3之304之記憶體陣列的某個部分)之磨損循環/狀態資訊與依據磨損循環/狀態資訊之記憶體單元之效能特性相關。舉例而言，控制邏輯(例如，圖3之320)可經組態以(例如，程式化)回應於由於年齡而帶來之記憶體單元效能改變(例如，Vt之漂移)而操作。根據本發明之一或多項實施例，控制邏輯(例如，圖3之320)可經組態以至少部分回應於接收到之磨損循環/狀態資訊而確定記憶體單元之該部分之一或多個操作參數。舉例而言，可至少部分基於儲存在記憶體裝置中之磨損循環/狀態資訊及預定Vt漂移曲線資訊而確定至少一操作參數，其中該Vt漂移曲線資訊依據年齡(例如，磨損循環、磨損狀態)而特徵化記憶體單元之效能。

可測試與正被操作之記憶體裝置相同類型或製造之記憶體裝置以確定有關年齡之效能特性。舉例而言，藉由測試根據磨損循環而變化之Vt位準可確定Vt漂移曲線對磨損循環之關係。可進行量測以確定不同記憶體類型、大小、製造或其它組態之效能特性對年齡之關係。接著，可以允許記憶體裝置基於自記憶體存取裝置接收之年齡資訊確定一或多個操作參數之方式，以效能特性對年齡(例如，磨損循環、磨損狀態)之關係來程式化類似之記憶體裝置。舉例而言，可特徵化反及快閃記憶體裝置之Vt漂移資料，並將其嵌入反及記憶體裝置中。此資料可配置成例如資料表之資料配置，或可藉由執行儲存之函數或計算來實施，或可實施於韌體中，以用於使用有關年齡之輸入(例如，磨損循環、磨損狀態)來確定操作參數。

可將磨損循環/狀態資訊傳送至反及裝置控制器(例如，諸如圖3之318之I/O控制)及/或控制邏輯(例如，圖3之320)作為在命令及/或位址循環期間傳輸至反及裝置之存取資訊(例如，命令及/或位址資料)之部分。隨後，給定磨損循環/狀態資訊，控制邏輯(例如，圖3之320)經組態以確定(例如，選擇、設定、調整)正被操作之記憶體單元部分之一或多個操作參數。以此方式，反及快閃記憶體裝置控制邏輯(例如，圖3之320)可基於區塊年齡(例如，磨損循環資訊、磨損狀態資訊)應用適當之讀取、程式化(例如，寫入、抹除)時序、持續時間或量值，以改良效能及耐久性。

如先前提及，記憶體存取裝置(例如，圖2之205)可確定(例如，計數、跟蹤、記錄)每一給定記憶體部分之磨損循環。根據本發明之一或多項實施例，固態驅動器(SSD)可經組態以具有韌體或執行軟體之處理器，以實施對每一反及裝置區塊之抹除計數保持跟蹤。隨後，針對每一讀取、程式化及/或抹除操作將抹除計數傳送(例如，作為磨損循環資訊、磨損狀態資訊)至記憶體裝置。實施例不限於實施於記憶體區塊大小之單元，且可針對個別記憶體單元或其任意數量來實施。

隨記憶體裝置老化，受控之讀取、寫入與抹除時序及電壓可貢獻於延長之壽命，因為特定電壓量值及/或脈衝數量或頻率之施加傾向於影響例如捕獲之電荷之量。若記憶體單元錯誤率減少，且/或程式化及抹除操作更快地完成，則花費較少之處理器時間來進行錯誤處理及其它重複動作。藉由調整對應於區塊年齡之讀取、程式化(包含抹除)時間(例如，當年輕時縮短，當年老時加長)以適應記憶體裝置中發生之實際效能改變，可獲得效能改良。

磨損循環/狀態資訊亦可用於在安全(例如，高可靠性)操作模式與快速(例如，高速)操作模式之間切換記憶體裝置。根據一或多項實施例，安全操作模式以較高可靠性但以相對於高效能操作模式較慢之速度操作，且高效能操作模式以較快速度但以相對於安全操作模式較低之可靠性操作。舉例而言，與"安全"磨損狀態相關聯之一或多個操作參數可被確定並儲存在記憶體裝置中。接著藉由接收對應於"安全"磨損狀態之磨損狀態資訊，記憶體控制邏輯可確定在操作正被存取之記憶體單元(例如，讀取、程式化、抹除操作)時之操作參數。熟習此項技術者將瞭解，以此方式，記憶體裝置之某些區域可根據安全操作參數而操作(例如，若無論年齡如何，安全磨損狀態總伴隨對記憶體裝置之該等區域之操作)。

在接收到年齡資訊之後，控制邏輯(例如，圖3之320)可確定對應於所接收年齡資訊之操作參數(例如，Vt漂移)。若在位址循環期間未接收到年齡資訊，則控制邏輯(例如，圖3之320)可使用預設操作參數來操作記憶體單元。相反，若年齡資訊由記憶體存取裝置(例如，圖2之205)發送但控制邏輯(例如，圖3之320)不包含此年齡補償功能性，或無法理解或正確應用此年齡資訊，則可忽略包含在該位址循環中之年齡資訊。以此方式，本發明之技術可保持與不包含特定年齡補償功能性之傳統裝置及方法之相容性。

熟習此項技術者將瞭解使用建立之位址循環數量之可用(例如，原本未使用)之位元的優點及侷限。若記憶體裝置不支援磨損循環/狀態功能性，則可忽略第五位址循環之上部(例如，最高有效)位元。

圖5B為根據本發明一或多項實施例之說明組織成6個循環之另一位址資料配置的表。圖5B所示之資料配置類似於圖5A所示之資料配置，然而，包含如下文所述之若干改變。首先，第五位址循環之最高有效位元未用於表示磨損循環/狀態資訊。而是，第五位址循環之最高有效位元保持未使用(例如，設定為低)，且添加含有磨損循環資訊及/或磨損狀態資訊之第六位址循環。舉例而言，第六(額外)位址循環之第四最高有效位元可用於傳送正藉由前五個位址循環中傳送之位址而參照之記憶體區塊之年齡。

根據本發明一或多項實施例之資料配置包含表示對應於記憶體裝置之一部分之定址資訊之第一數量個位元，以及表示對應於記憶體裝置之該部分之磨損循環/狀態資訊之第二數量個位元。在自記憶體存取裝置傳送至記憶體裝置之N個位址循環中傳送第一數量個位元及第二數量個位元。根據一或多項實施例，最後(即，第N個)位址循環包含第二數量個位元。

根據一或多項實施例，第二數量位元可配置為第N個位址循環之一或多個最高有效位元。然而，本發明之實施例不限於此，且磨損循環/狀態資訊不需要專門限於最高有效位元。舉例而言，可使用一位元來表示年齡旗標，且此位元可在最後一位址循環中由位址循環之最高有效位元以外之位元傳送。因此同樣地，年齡資訊(例如，旗標)可由最後一位址循環以外之位址循環之位元傳送。

讀者將瞭解，第二數量個位元可包含在最後一位址循環中，最後一位址循環具有或不具有第一數量個位元中之任何位元。亦即，第二數量個位元可連同(圖5A所示)或不連同(圖5B所示)第一數量個位元之一部分包含在最後一位址循環中。

熟習此項技術者將瞭解，一些記憶體裝置在定址記憶體單元時使用3個或5個位址循環。熟習此項技術者亦將瞭解藉由在現有之3個或5個位址循環中包含磨損循環資訊及/或磨損狀態資訊(例如，藉由使用原本未使用之資料位元)而維持與此3個或5個位址循環協定之相容性之益處。因此同樣地，熟習此項技術者將瞭解在額外位址循環中包含磨損循環資訊及/或磨損狀態資訊(例如，因此允許使用該3個或5個位址循環中之更多位元用於定址資訊)之益處。如先前提到，磨損循環資訊及/或磨損狀態資訊不限於包含在位址循環中，且可包含在現有或額外之命令循環中，以適合於系統相容性考慮。

圖6為具有根據本發明一或多項實施例操作之至少一記憶體裝置之記憶體模組的功能方塊圖。記憶體模組693說明為記憶體卡，但參考記憶體模組693論述之概念適用於其它類型之可移除或攜帶型記憶體(例如，USB快閃記憶體驅動器)且希望屬於本文使用之"記憶體模組"之範圍內。另外，儘管圖6描繪一實例性形狀因數，但此等概念同樣適用於其它形狀因數。

在一或多項實施例中，記憶體模組693將包含外殼694(如描繪)以封閉一或多個記憶體裝置695，但此外殼對於所有裝置或裝置應用而言並非必要。至少一記憶體裝置695包含可根據本文所述之實施例感測之非揮發性多位準記憶體單元陣列。當存在時，外殼694包含用於與主機裝置通信之一或多個觸點696。主機裝置之實例包含數位相機、數位記錄及回放裝置、PDA、個人電腦、記憶體卡讀取器、介面集線器及類似物。對於一或多項實施例，觸點696呈標準化介面之形式。舉例而言，對於USB快閃記憶體驅動器，觸點696可能呈USB類型A插入連接器之形式。對於一或多項實施例，觸點696呈半專用介面之形式，例如可在由SanDisk公司特許之CompactFlash^TM記憶體卡、Sony公司特許之Memory Stick^TM記憶體卡、Toshiba公司特許之SD Secure Digital^TM記憶體卡上找到之介面等。然而大體上，觸點696提供用於在記憶體模組693與具有用於觸點696之相容性插座之主機之間傳送控制、位址及/或資料信號的介面。

記憶體模組693可視需要包含額外電路697，其可為一或多個積體電路及/或離散組件。對於一或多項實施例，額外電路697可包含例如記憶體控制器之控制電路，以用於控制在多個記憶體裝置695上之存取及/或用於在外部主機與記憶體裝置695之間提供轉譯層。舉例而言，在觸點696之數目與至該一或多個記憶體裝置695之連接之數目之間可能並無一一對應關係。因此，記憶體控制器可選擇性地耦合記憶體裝置695之I/O連接(圖6未圖示)，以在適當時間在適當I/O連接處接收適當信號，或在適當時間在適當觸點696處提供適當信號。類似地，主機與記憶體模組693之間的通信協定可不同於記憶體裝置695之存取所需之通信協定。記憶體控制器可接著將自主機接收之命令序列轉譯為適當之命令序列以達成對記憶體裝置695之既定存取。除命令序列以外，此轉譯可進一步包含信號電壓位準之改變。

額外電路697可進一步包含與記憶體裝置695之控制無關之功能性，例如可能由ASIC執行之邏輯功能。而且，額外電路697可包含用於限制對記憶體模組693之讀取或寫入存取之電路，例如密碼保護、生物檢測計或類似物。額外電路697可包含用於指示記憶體模組693之狀態之電路。舉例而言，額外電路697可包含用於確定是否正將功率供應至記憶體模組693及是否當前正存取記憶體模組693且顯示對其狀態之指示(例如當供電時之穩定光以及當存取時之閃爍光)的功能性。額外電路697可進一步包含無源裝置(例如去耦電容器)以幫助調整記憶體模組693內之功率要求。

結論

本發明包含具有記憶體單元之記憶體裝置及系統，以及操作記憶體單元之方法。用於操作記憶體單元之一或多種方法包含確定記憶體單元之一部分之年齡資訊並傳送針對記憶體單元之該部分之命令集，該命令集包含年齡資訊。

儘管本文已說明及描述特定實施例，但熟習此項技術者將瞭解，經計算以達成相同結果之配置可替代所示之特定實施例。希望本發明涵蓋對本發明一或多項實施例之變更及變化。應瞭解，以說明性方式而非限制性方式做出以上描述。熟習此項技術者在回顧以上描述之後將明瞭以上實施例與本文未具體描述之其它實施例之組合。本發明一或多項實施例之範圍包含使用以上結構及方法之其它應用。因此，本發明一或多項實施例之範圍應參考所附申請專利範圍以及此申請專利範圍具有之完整範圍之等效物來確定。

在以上具體實施方式中，為使揭示內容流暢之目的而在單項實施例中將一些特徵分組在一起。此揭示方法不應解釋為反映本發明所揭示實施例必須使用比每一申請專利範圍請求項中明確陳述之特徵更多之特徵的意圖。而是如所附申請專利範圍所反映，本發明標的物處於比單個揭示實施例之所有特徵少的特徵中。因此，所附申請專利範圍藉此併入具體實施方式中，其中每一請求項本身代表一單獨之實施例。

100‧‧‧非揮發性記憶體陣列

105-1、...、105-N‧‧‧存取線

107-1、...、107-M‧‧‧位元線/資料線

109-1、...、109-M‧‧‧反及串

111-1、...、111-N‧‧‧非揮發性記憶體單元

113‧‧‧源極選擇閘

115‧‧‧汲極選擇線

117‧‧‧源極選擇線

119‧‧‧汲極選擇閘

121-1‧‧‧汲極觸點

123‧‧‧共同源極線

201‧‧‧電子系統/記憶體系統

203‧‧‧記憶體裝置/非揮發性記憶體裝置

204‧‧‧記憶體陣列

205‧‧‧記憶體存取裝置

218‧‧‧輸入/輸出控制電路

220‧‧‧控制邏輯電路

227‧‧‧I/O連接

229‧‧‧控制連接

243‧‧‧位址電路

250‧‧‧行解碼器

252‧‧‧列解碼器

253‧‧‧讀取/鎖存電路

255‧‧‧寫入電路

304‧‧‧記憶體/反及快閃記憶體陣列

318‧‧‧輸入/輸出控制

320‧‧‧控制邏輯

322‧‧‧命令匯流排

324‧‧‧命令暫存器

326‧‧‧匯流排

327‧‧‧I/O連接

328‧‧‧雙向資料選通

329‧‧‧控制連接

330‧‧‧晶片賦能信號線

332‧‧‧命令鎖存賦能信號線

334‧‧‧位址鎖存賦能信號線

336‧‧‧寫入賦能信號線

338‧‧‧讀取賦能信號線

340‧‧‧寫入保護信號線

342‧‧‧就緒/忙信號線

344‧‧‧位址暫存器

345‧‧‧區塊年齡暫存器

350‧‧‧行解碼器

352‧‧‧列解碼器

354‧‧‧快取暫存器

356‧‧‧資料暫存器

358‧‧‧狀態暫存器

460‧‧‧反及快閃記憶體通信協定

461‧‧‧CLE信號

462‧‧‧CE#信號

463‧‧‧WE#信號

464‧‧‧ALE信號

465‧‧‧R/B#信號

466‧‧‧RE#信號

467‧‧‧I/Ox

471‧‧‧命令循環

472‧‧‧位址循環

693‧‧‧記憶體模組

694‧‧‧外殼

695‧‧‧記憶體裝置

696‧‧‧觸點

697‧‧‧額外電路

圖1為根據本發明一或多項實施例之非揮發性記憶體陣列之一部分的示意圖。

圖2為具有根據本發明一或多項實施例操作之至少一記憶體裝置之電子系統的功能方塊圖。

圖3為根據本發明一或多項實施例之記憶體裝置之功能方塊圖。

圖4展示根據本發明一或多項實施例之與操作記憶體單元相關聯之時序波形。

圖5A為根據本發明一或多項實施例之說明組織成5個循環之位址資料配置之表。

圖5B為根據本發明一或多項實施例之說明組織成6個循環之位址資料配置之表。

圖6為具有根據本發明一或多項實施例之至少一記憶體裝置之記憶體模組之功能方塊圖。