JP2013197458A - 半導体記憶装置 - Google Patents
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Abstract
【課題】センスアンプ部間のシャント部において上層配線と下層配線との間にコンタクトを容易に配置でき、上層の配線抵抗を低下させたメモリを提供する。
【解決手段】メモリは、第1の方向に配列され、複数のメモリセルを含む複数のメモリセルアレイを備える。センスアンプ部が、メモリセルアレイのそれぞれに対応して設けられ、第1の方向に配列されている。第1の配線が、複数のセンスアンプ部の配列の一方側から複数のセンスアンプ部の上方を亘って第1の方向に延伸する。第2の配線が、複数のセンスアンプ部の配列の他方側から複数のセンスアンプ部の上方を亘って第1の方向に延伸する。第1のシャント部は、第1の方向に隣接する2つのセンスアンプ部の間に配置され、第1および第2の配線をそれぞれ複数のセンスアンプ部のいずれかに電気的に接続する。第3の配線は、第1および第2の配線と同じ層に形成され、第1のシャント部上を第1の方向に直線状に通過する。
【選択図】図3
【解決手段】メモリは、第1の方向に配列され、複数のメモリセルを含む複数のメモリセルアレイを備える。センスアンプ部が、メモリセルアレイのそれぞれに対応して設けられ、第1の方向に配列されている。第1の配線が、複数のセンスアンプ部の配列の一方側から複数のセンスアンプ部の上方を亘って第1の方向に延伸する。第2の配線が、複数のセンスアンプ部の配列の他方側から複数のセンスアンプ部の上方を亘って第1の方向に延伸する。第1のシャント部は、第1の方向に隣接する2つのセンスアンプ部の間に配置され、第1および第2の配線をそれぞれ複数のセンスアンプ部のいずれかに電気的に接続する。第3の配線は、第1および第2の配線と同じ層に形成され、第1のシャント部上を第1の方向に直線状に通過する。
【選択図】図3
Description
本発明による実施形態は、半導体記憶装置に関する。
NAND型メモリは、それぞれ複数のセンスアンプを有する複数のセンスアンプ部の間にシャント部を有する。各シャント部は、上層(M2)の配線からコンタクトを介して下層(M1、M0、GC等)の配線に接続する。これにより、各シャント部は、信号を効率良く伝達するために低抵抗の電源線ネットワークを構築することができる。
このようなシャント部において、センスアンプを構成するトランジスタ等の制御信号も上層(M2)からコンタクトを介して下層のゲート配線(GC)へ伝達される。
しかし、制御信号を伝達する上層(M2)の制御信号線からゲート配線(GC)への接続パターンは、メモリセルアレイの微細化に対して追随できていない。その結果、センスアンプ間のシャント部付近において配線パターンが屈曲し、電源線ネットワークの効率が悪化する原因となる。
しかし、制御信号を伝達する上層(M2)の制御信号線からゲート配線(GC)への接続パターンは、メモリセルアレイの微細化に対して追随できていない。その結果、センスアンプ間のシャント部付近において配線パターンが屈曲し、電源線ネットワークの効率が悪化する原因となる。
センスアンプ部間のシャント部付近において、上層の配線抵抗を低下させることができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、第1の方向に配列され、複数のメモリセルを含む複数のメモリセルアレイを備える。複数のセンスアンプ部が、複数のメモリセルアレイのそれぞれに対応して設けられ、第1の方向に配列されている。第1の配線が、複数のセンスアンプ部の配列の一方側から複数のセンスアンプ部の上方を亘って第1の方向に延伸する。第2の配線が、複数のセンスアンプ部の配列の他方側から複数のセンスアンプ部の上方を亘って第1の方向に延伸する。第1のシャント部は、第1の方向に隣接する2つのセンスアンプ部の間に配置され、第1および第2の配線をそれぞれ複数のセンスアンプ部のいずれかに電気的に接続する。第3の配線は、第1および第2の配線と同じ層に形成され、第1のシャント部上を第1の方向に直線状に通過する。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
以下の実施形態は、NAND型フラッシュメモリの他、磁気ランダムアクセスメモリ(MRAM:magnetic random access memory)、抵抗ランダムアクセスメモリ(ReRAM:resistance random access memory)、相変化ランダムアクセスメモリ(PRAM:phase-change random access memory)、強誘電体メモリ(FeRAM:ferroelectoric random access memory)など様々な種類のメモリに用いることができる。
(第1の実施形態)
図1は、第1の実施形態によるNAND型フラッシュメモリの構成を示すブロック図である。本実施形態によるNAND型フラッシュメモリは、NANDチップ10と、NANDチップ10を制御するコントローラ11とを備えている。NANDチップ10およびコントローラ11は、マルチチップパッケージ(MCP)として1つのパッケージに樹脂封止され得る。また、コントローラ11は、複数のNANDチップ10を制御してよい。
図1は、第1の実施形態によるNAND型フラッシュメモリの構成を示すブロック図である。本実施形態によるNAND型フラッシュメモリは、NANDチップ10と、NANDチップ10を制御するコントローラ11とを備えている。NANDチップ10およびコントローラ11は、マルチチップパッケージ(MCP)として1つのパッケージに樹脂封止され得る。また、コントローラ11は、複数のNANDチップ10を制御してよい。
NANDチップ10に含まれるプレーンPLNは複数のメモリセルアレイを有している。このメモリセルアレイMCAは、複数のメモリセルMCをマトリクス状に二次元配列して構成される。それぞれのメモリセルMCは少なくとも1つの電荷蓄積層を有している。ロウデコーダ/ワード線ドライバ2a、カラムデコーダ2b、ページバッファ3および高電圧発生回路8は、メモリセルアレイMCAに対してページ単位でデータの書込みおよび読出しを行うデータ書込み/読出し回路を構成する。ロウデコーダ/ワード線ドライバ2aは、メモリセルアレイMCAのワード線および選択ゲート線を駆動する。ページバッファ3は、1ページ分のセンスアンプ回路とデータ保持回路とを備え、メモリセルアレイMCAのページ単位のデータの読出しおよび書込みを行う。ここで、1ページ分は、1つのワード線に接続され、いわゆるユーザーデータを記憶するメモリセルの数と同じ数にすることができる。また、1ページ分は、1つのワード線に接続され、ユーザーデータを記憶するメモリセルの数といわゆる冗長領域に存在するメモリセルの数との和と同じ数にすることもできる。
ページバッファ3の1ページ分の読出しデータは、カラムデコーダ2bにより順次カラム選択されて、I/Oバッファ9を介して外部I/O端子に出力される。I/O端子から供給される書込みデータは、カラムデコーダ2bにより選択されてページバッファ3にロードされる。ページバッファ3には1ページ分の書込みデータがロードされる。ロウアドレス信号およびカラムアドレス信号はI/Oバッファ9を介して入力され、それぞれ、ロウデコーダ2aおよびカラムデコーダ2bに転送される。ロウアドレスレジスタ5aは、消去動作では、消去ブロックアドレスを保持し、書込みまたは読出し動作ではページアドレスを保持する。カラムアドレスレジスタ5bには、書込み動作開始前に書込みデータをロードするために用いられる先頭カラムアドレスや、読出し動作のための先頭カラムアドレスが入力される。書込みイネーブル信号bWEまたは読出しイネーブル信号bREが、所定の条件でトグルされるまで、カラムアドレスレジスタ5bは入力されたカラムアドレスを保持する。
ロジック制御回路6は、チップイネーブル信号bCE、コマンドイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書込みイネーブル信号bWE、読出しイネーブル信号bRE等の制御信号に基づいて、コマンドまたはアドレスの入力を制御し、並びに、データの入出力を制御する。読出し動作または書込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路7は、読出し、書込みまたは消去のシーケンス制御を行う。高電圧発生回路8は、制御回路7により制御されて、種々の動作に必要な所定の電圧を発生する。
コントローラ11は、NANDチップ10の書込状態に適した条件でデータの書込みおよび読出しの制御を実行する。
図2は、第1の実施形態によるメモリセルアレイMCAおよびその周辺部の構成をより詳細に示すブロック図である。本実施形態によるメモリは、複数のメモリセルMCをマトリクス状に二次元配置した複数のメモリセルアレイMCAを備える。
各メモリセルアレイMCAには、複数のワード線WLおよび複数のビット線BLが配線されている。ワード線WLは、第1の方向としてのロウ方向に延伸している。ビット線BLは、第1の方向に対してほぼ直交する第2の方向としてのカラム方向に延伸している。
メモリセルMCは、ワード線WLおよびビット線BLの交点に対応するように設けられている。メモリセルMCは、いずれかのワード線WLおよびいずれかのビット線BLに接続されている。センスアンプ部SAは、それぞれのメモリセルアレイMCAに対応して設けられている。センスアンプ部SAは複数のセンスアンプを有している。これにより、ロウデコーダ/ワード線ドライバ2aおよびセンスアンプ部SAは、ワード線WLおよびビット線BLを介してメモリセルMCに電圧を印加し、センスアンプ部SAが有するセンスアンプは、選択されたメモリセルMCのデータを検出することができる。尚、NAND型メモリの場合、選択メモリセルMCに接続されるワード線(以降「選択ワード線」と称する場合がある)に検査電圧を加え、他の非選択メモリセルMCに接続されるワード線(以降「非選択ワード線」と称する場合がある)に非選択メモリセルMCをオン状態にする電圧を加えることによって、選択メモリセルMCのデータが検出される。
複数のメモリセルアレイMCAは、第1の方向としてのロウ方向に配列されている。複数のセンスアンプ部SAは、複数のメモリセルアレイMCAのそれぞれに対応して設けられ、ロウ方向に配列されている。
図2に示すように、複数のメモリセルアレイMCAは、1つのプレーンPLNを形成する。2つの周辺回路PCは、1つのプレーンPLNに対応して設けられており、プレーンPLNのロウ方向の両側に配置されている。周辺回路PCは、例えば、ロウアドレスレジスタ5a、カラムアドレスレジスタ5b、ロジック制御回路6、シーケンス制御回路7、高電圧発生回路8、I/Oバッファ9等を含む。なお、NANDチップ10は複数のプレーンPLNを有していても良い。
複数のメモリセルアレイMCAの間、および、複数のセンスアンプ部SAの間には、シャント部CASH、SASH1、SASH2が設けられている。複数のメモリセルアレイMCAの間に設けられたシャント部CASHは、高電圧発生回路8から上層配線を介して伝達された電圧をプレーンPLNのウェルに伝達する。すなわち、高電圧発生回路8から上層配線を介して伝達された電圧をメモリセルアレイMCAのウェルへ供給する。複数のセンスアンプSAの間に設けられたシャント部SASH1、SASH2は、周辺回路PCから上層配線を介して伝達された電源または信号を下層配線に伝達し、それらの電源または信号をセンスアンプSAへ供給する。ここで、シャント部CASHの数とシャント部SASH(シャント部SASH1とシャント部SASH2を合わせて「シャント部SASH」と称する場合がある)の数は等しくすることができる。また、シャント部CASHのカラム方向に延長した部分にシャント部SASHを配置することもできる。
また、センスアンプ部とシャント部SASHの境界は、メモリセルアレイMCAとシャント部CASHの境界をカラム方向に延長した位置にある。ここでメモリセルアレイMCAとシャント部CASHの境界は例えばビット線を見ることにより認識することができる。メモリセルMCAでは、メモリセルMCが小さいためビット線はカラム方向に細い配線幅で略一定幅に延びている。一方、シャント部CASHではウェルなどに電圧を供給するためにビット線と同じ層に位置する配線が太くなっており、この太い配線がカラム方向に略一定幅で延びている。すなわち、ロウ方向において、細い配線(ビット線)と太い配線の間の中心位置がメモリセルアレイMCAとシャント部CASHの境界である。
周辺回路PCからセンスアンプSAへの電源線ネットワークあるいは制御線ネットワークを形成するために、メモリは、多層配線構造を有する。周辺回路PCからの電源または制御信号は、多層配線構造の上部配線を介してシャント部SASH1、SASH2へ伝達され、シャント部SASH1、SASH2においてコンタクトを介して多層配線構造の下層配線に伝達される。
例えば、センスアンプSAを構成するトランジスタのゲート電極に接続されるゲート配線GCは、ポリシリコン層によって形成される。ゲート配線GC上に、第1メタル層M0が形成される。第1メタル層M0の上に第2メタル層M1が形成される。さらに、第2メタル層M1の上に第3メタル層M2が形成される。
周辺回路PCからの電源または制御信号は、上層配線としての第3メタル層M2を介して各シャント部SASH1、SASH2へ伝達され、シャント部SASH1、SASH2においてビアコンタクトを介して下層配線M1またはM0に伝達される。
例えば、図2に示す信号線CLK_I、CLK_Oは、それぞれセンスアンプSAのトランジスタを駆動するために用いられる制御信号を伝達する同種類(同系列)の信号線である。信号線CLK_I、CLK_Oは、それぞれプレーンPLNの両側に配置された周辺回路PCからロウ方向に延伸している。即ち、第1の配線としての信号線CLK_Iは、複数のセンスアンプ部SAの配列の一方側から複数のセンスアンプ部SAの上方を亘ってロウ方向に延伸しており、第2の配線としての信号線CLK_Oは、複数のセンスアンプ部SAの配列の他方側から複数のセンスアンプ部SAの上方を亘ってロウ方向に延伸している。また、信号線CLK_I、CLK_Oは、異種類(位相の異なる系列)の信号線にすることもできる。
信号線CLK_I、CLK_Oは、それぞれプレーンPLNの両側から延伸させることによって、信号線の抵抗値を小さくしている。これにより、信号線CLK_I、CLK_OのRC遅延を抑制し、プレーンPLN内の各センスアンプ部SAの動作タイミングのばらつきを抑制することができる。
信号線CLK_Iは、図2の左側の周辺回路PCから延伸しており、複数のセンスアンプ部SAおよび複数のシャント部SASH2の上方を通過した後にシャント部SASH1に達している。信号線CLK_Oは、図2の右側の周辺回路PCから延伸しており、複数のセンスアンプ部SAおよび複数のシャント部SASH2の上方を通過した後にシャント部SASH1に達している。尚、シャント部SASH1またはSASH2は、電源線ネットワークの強化のために、ほぼ一定間隔置きに設けられている。
第1のシャント部SASH1は、第1の配線としての信号線CLK_Iおよび第2の配線としての信号線CLK_Oをそれぞれ第1のシャント部SASH1の両側に配置された複数のセンスアンプ部に電気的に接続する。第1のシャント部SASH1は、信号線CLK_I、CLK_OのRC遅延を可及的に抑制するために、プレーンPLN内の複数のセンスアンプ部SAの配列の中央近傍に配置されることが好ましい。例えば、センスアンプ部SAが8個の場合、シャント部SASHは7個になる。ここで、左から3個目のシャント部SASHを第1のシャント部SASH1にすることが好ましい。残りの6個のシャント部SASHは第2のシャント部SASH2になる。
一方、第2のシャント部SASH2は、その上を通過する信号線CLK_I、CLK_Oのいずれか一方を、対応するセンスアンプ部SAに電気的に接続する。第1のシャント部SASH1より左側に配置された複数の第2のシャント部SASH2は、信号線CLK_Iを対応するセンスアンプ部SAに電気的に接続する。第1のシャント部SASH1より右側に配置された複数の第2のシャント部SASH2は、信号線CLK_Oを対応するセンスアンプ部SAに電気的に接続する。
信号線CLK_IまたはCLK_Oは、第2のシャント部SASH2上を屈曲せずに直線状に通過する。このため、他の電源線VLSA、VSS、VDDを屈曲させる必要が無いので、第2のシャント部SASH2においては、上記問題は発生しない。
以下、第1のシャント部SASH1についてより詳細に説明する。
図3は、第1の実施形態による第1のシャント部SASH1およびその周辺部の構成を示す平面図である。以下、信号線等を総称して用いる場合、「_I」「_O」を省略する場合がある。また、ビアコンタクトV2からの長さ(幅)はビアコンタクトV2の略中心からの距離を意味する。本実施形態による第1のシャント部SASH1では、信号線CLK_Iおよび信号線CLK_Oが、カラム方向において互いにずれている。カラム方向において、信号線CLK_Iと信号線CLK_Oとの間には、3本の電源線VLSA2、VSS2、VDD2が設けられている。電源線VLSA2、VSS2、VDD2は、センスアンプ部SAに電圧を供給するための配線である。ダミー配線DCLK_Iが、ロウ方向において信号線CLK_Iに隣接するように設けられている。ダミー配線DCLK_Oが、ロウ方向において信号線CLK_Oに隣接するように設けられている。信号線CLK_I、信号線CLK_O、電源線VLSA2、VSS2、VDD2、ダミー配線DCLK_I、DCLK_Oは、同一配線層、即ち、第3メタル層M2で形成されている。
第3の配線としての電源線VLSA2、VSS2、VDD2は、第1および第2の配線としての信号線CLK_O、CLK_Oと同じ層に形成されているが、第1のシャント部SASH1上を屈曲せずにロウ方向に直線状に通過する。
第3メタル層M2の電源線VLSA2、VSS2、VDD2は、それぞれビアコンタクトV2を介して第2メタル層M1の電源線VLSA1、VSS1、VDD1に電気的に接続されている。第2メタル層M1は、第3メタル層M2の下に層間絶縁膜(図示せず)を介して設けられている。電源線VLSA1、VSS1、VDD1は、カラム方向に延伸する側壁配線として形成されている。ビアコンタクトV2は、第2メタル層M1と第3メタル層M2との間の層間絶縁膜に形成されている。
第1のシャント部SASH1の第2メタル層M1には、中間配線WSH1_I、WSH1_Oが形成されている。中間配線WSH1_Iは、ビアコンタクトV2_Iを介して第3メタル層M2の信号線CLK_Iに電気的に接続されている。中間配線WSH1_Oは、ビアコンタクトV2_Oを介して第3メタル層M2の信号線CLK_Oに電気的に接続されている。中間配線WSH1_I、WSH1_Oは、その下に設けられた中間配線層WSH0_I、WSH0_Oにそれぞれ接続するためにロウ方向に延伸している。尚、中間配線WSH1_I、WSH1_Oは、第2メタル層M1で形成されているので、第3メタル層M2に形成された電源線VLSA2、VSS2、VDD2と絶縁された状態で中間配線WSH0_I、WSH0_Oの位置まで延長させることができる。
また、第1のシャント部SASH1の第1メタル層M0には、中間配線WSH0_I、WSH0_Oが形成されている。中間配線WSH0_Iは、ビアコンタクトV1を介して第2メタル層M1の中間配線WSH1_Iに電気的に接続されている。中間配線WSH0_Oは、ビアコンタクトV1を介して第2メタル層M1の中間配線WSH1_Oに電気的に接続されている。中間配線WSH0_I、WSH0_Oは、その下に設けられたゲート配線GC_I、GC_Oにそれぞれ接続するためにロウ方向に延伸している。
第1メタル層M0は、層間絶縁膜を介して第2メタル層M1の下に形成されている。ビアコンタクトV1は、第1メタル層M0と第2メタル層M1との間の層間絶縁膜に形成されている。中間配線WSH0_I、WSH0_Oは、第1メタル層M0で形成されているので、第2メタル層M1に形成された電源線VLSA1、VSS1、VDD1と絶縁された状態でゲート配線GC_I、GC_Oの位置まで延長させることができる。
さらに、第1のシャント部SASH1では、ゲート配線GC_I、GC_Oが、ポリシリコン層に形成されている。ゲート配線GC_Iは、ビアコンタクトCSを介して第1メタル層M0の中間配線WSH0_Iに電気的に接続されている。ゲート配線GC_Oは、ビアコンタクトCSを介して第1メタル層M0の中間配線WSH0_Oに電気的に接続されている。ゲート配線GC_I、GC_Oは、ロウ方向に延伸しており、センスアンプSA内のトランジスタのゲート電極等に電気的に接続されている。ポリシリコン層は、層間絶縁膜を介して第1メタル層M0の下に形成されている。ビアコンタクトCSは、ポリシリコン層と第1メタル層M0との間の層間絶縁膜に形成されている。
このように、上層の第3メタル層M2に形成された信号線CLK_Iは、第1のシャント部SASH1において、ビアコンタクトV2、第2メタル層M1の中間配線WSH1_I、ビアコンタクトV1、第1メタル層M0の中間配線WSH0_IおよびビアコンタクトCSを介して下層のゲート配線GC_Iへと接続されている。同様に、上層の第3メタル層M2に形成された信号線CLK_Oは、第1のシャント部SASH1において、ビアコンタクトV2、第2メタル層M1の中間配線WSH1_O、ビアコンタクトV1、第1メタル層M0の中間配線WSH0_OおよびビアコンタクトCSを介して下層のゲート配線GC_Oへと接続されている。
尚、図3に示す平面レイアウトにおいて、信号線CLK_Iと中間配線WSH1_Iとの間のビアコンタクトV2は、中間配線WSH1_Iと中間配線WSH0_Iとの間のビアコンタクトV1と重複しているように見える。
本実施形態によれば、第1のシャント部SASH1において、信号線CLK_Iおよび信号線CLK_Oが、カラム方向において互いにずれている。即ち、信号線CLK_Iおよび信号線CLK_Oは、ロウ方向において対象に配置されていない。これにより、電源線VLSA2、VSS2、VDD2は、ダミー配線DCLK_O、CLK_Oと同じ層に形成されているものの、第1のシャント部SASH1上をロウ方向に直線状に通過することができる。
例えば、図4に示す比較例では、信号線CLK_Iおよび信号線CLK_Oが、カラム方向において揃って配置されている。即ち、信号線CLK_Iおよび信号線CLK_Oは、ロウ方向において対象に配置されている。このような比較例では、信号線CLK_Iおよび信号線CLK_Oは、デザインルールの制約により、カラム方向に突出する突出部分CLKP_I、CLKP_Oを有する。これは、デザインルールの関係でビアコンタクトV2と信号線CLK_I、CLK_Oの端部までの距離を一定値以上にする必要があるためである。突出部分CLKP_I、CLKP_Oは、第1のシャント領域SASH1において下層(M1、M0、CS等)との接続を得るために設けられている。この場合、第3メタル層M2における他の電源線VLSA、VSS、VDDは、信号線CLK_I、CLK_Oとの短絡を回避するために、突出部分CLKP_I、CLKP_Oを回り込むように屈曲して形成される。
ここで、突出部分CLKPを電源線VLSAなどが配置されている方向と反対方向に突出させた場合、デットスペース(回路素子、配線等が配置できない領域)が大きくなってしまう。特に、デザインルールの関係で突出部分CLKPの端部までの長さT1が、信号線CLK_I、CLK_Oと信号線CLKに隣接する電源線VLSA2間のスペースS1と電源線VLSA2の幅W1との和よりも大きくなる場合にデットスペースが大きくなってしまう。尚、ビアコンタクトV2から信号線CLKの端部までの長さをD1とし、信号線CLKの幅をWC1、WC2(WC1=WC2であるので、以降WC1を例に挙げて説明する)とした場合、T1は、D1R×2−WC1にすると突出部CLKPを最も小さくできる場合が多い。なお、長さD1Rはデザインルールで許される最も短い長さであり、D1R>WC1/2となる。
また、信号線CLK_I、CLK_Oに接続されるビアコンタクトV2をセンスアンプ部SAに配置すると、前述の電源線VLSA2などに接続される第2メタル層M1と干渉してしまう。
また、ビアコンタクトV2は突出部分CLKP_I、CLKP_O内に配置されている。これは、ビアコンタクトV2から信号線CLK_Iの延伸する方向の長さD1をビアコンタクトV2から信号線CLKの幅D2よりも長くするためである。
電源線VLSA、VSS、VDDが屈曲すると、上述の通り、電源線VLSA、VSS、VDDの配線幅が狭くなり、配線抵抗が上昇する。また、ビアコンタクトV2の位置が電源線VLSA、VSS、VDDのそれぞれにおいてロウ方向に揃わない。従って、ビアコンタクトV2の形成が困難になる場合が生じる。
これに対し、本実施形態によれば、図3に示すように、電源線VLSA2、VSS2、VDD2は、ダミー配線DCLK_O、CLK_Oと同じ層に形成されているものの、第1のシャント部SASH1上をロウ方向に屈曲せずに直線状に通過している。従って、電源線VLSA、VSS、VDDの配線幅は、太いまま一定に維持され得る。よって、上層の第3メタル層M2の配線抵抗を低下させることができる。また、ビアコンタクトV2の位置が電源線VLSA、VSS、VDDのそれぞれにおいてロウ方向に揃っている。従って、ビアコンタクトV2の配置および形成が容易である。その結果、本実施形態によるメモリは、電源線ネットワークの効率を向上させることができる。
図3に示すように、本実施形態の第1のシャント部SASH1において、第1のコンタクトとしてのビアコンタクトV2_Iからロウ方向に延伸する信号線CLK_Iの長さD1_Iは、ビアコンタクトV2からカラム方向に延伸する信号線CLK_Iの長さ(幅)D2_Iよりも長い。また、第2のコンタクトとしてのビアコンタクトV2_Oからロウ方向に延伸する信号線CLK_Oの長さD1_Oは、ビアコンタクトV2からカラム方向に延伸する信号線CLK_Iの長さ(幅)D2_Oよりも長い。
また、第1のシャント部SASH1内における信号線CLK_I、CLK_Oのロウ方向の長さD3_I、D3_Oは、第1のシャント部SASH1のロウ方向の幅Wshの2分の1と同じかそれよりも長い。即ち、D3_I≧Wsh/2、D3_O≧Wsh/2が成り立つ。
このような構成は、信号線CLK_Iおよび信号線CLK_Oがカラム方向において互いにずれているため、信号線CLK_I、CLK_Oは、互いに短絡することなく、ロウ方向に延長可能であることを意味する。信号線CLK_I、CLK_Oをロウ方向に延長させることによって、信号線CLK_I、CLK_Oは、カラム方向へ屈曲させル必要が無く、かつ、カラム方向へ延伸させる必要がない。
特に、デザインルールの関係で長さT1(=D1R×2−WC1)≧W1+S1となる場合にセンスアンプ部SAの領域を小さくすることができる。
(第2の実施形態)
図5は、第2の実施形態による第1のシャント部SASH1およびその周辺部の構成を示す平面図である。第2の実施形態による第1のシャント部SASH1は、信号線CLK_Iおよび信号線CLK_Oがカラム方向において互いにずれている点で第1の実施形態による第1のシャント部SASH1と同様である。
図5は、第2の実施形態による第1のシャント部SASH1およびその周辺部の構成を示す平面図である。第2の実施形態による第1のシャント部SASH1は、信号線CLK_Iおよび信号線CLK_Oがカラム方向において互いにずれている点で第1の実施形態による第1のシャント部SASH1と同様である。
一方、第2の実施形態による第1のシャント部SASH1では、カラム方向において、信号線CLK_Iと信号線CLK_Oとの間に、1本の電源線VLSA2のみが設けられている。従って、第2メタル層M1の中間配線WSH1_Oは、カラム方向に延伸しているが、第1の実施形態における中間配線WSH1_Oよりも短い。第2の実施形態のようなレイアウトであっても、電源線VLSA2、VSS2、VDD2は、第1のシャント部SASH1上をロウ方向に直線状に通過することができる。即ち、第1のシャント部SASH1では、信号線CLK_Iと信号線CLK_Oとの間に設けられる電源線の数は、1本以上であればよい。
第2の実施形態によるメモリのその他の構成は、第1の実施形態によるメモリの対応する構成と同様でよい。
さらに、第2の実施形態の第1のシャント部SASH1においても、信号線CLK_Iの長さD1_Iは、信号線CLK_Iの長さ(幅)D2_Iよりも長い。また、信号線CLK_Oの長さD1_Oは、信号線CLK_Iの長さ(幅)D2_Oよりも長い。さらに、D3_I≧Wsh/2、D3_O≧Wsh/2が成り立つ。
よって、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。
(第3の実施形態)
図6は、第3の実施形態による第1のシャント部SASH1およびその周辺部の構成を示す平面図である。第3の実施形態は、第1のシャント部SASH1において信号線CLK_Iおよび信号線CLK_Oがカラム方向において互いにずれている点で第1の実施形態による第1のシャント部SASH1と同様である。
図6は、第3の実施形態による第1のシャント部SASH1およびその周辺部の構成を示す平面図である。第3の実施形態は、第1のシャント部SASH1において信号線CLK_Iおよび信号線CLK_Oがカラム方向において互いにずれている点で第1の実施形態による第1のシャント部SASH1と同様である。
しかし、第3の実施形態では、第1のシャント部SASH1またはその周辺部において、信号線CLK_Oは、信号線CLK_Iとの電気的絶縁を維持しながら、信号線CLK_Iの周縁の一部に沿って屈曲している。これにより、第1のシャント部SASH1またはその周辺部以外の領域において、信号線CLK_Iおよび信号線CLK_Oは、カラム方向において揃って配置され、直線状に延伸し得る。尚、信号線CLK_Iは、第1のシャント部SASH1またはその周辺部においても屈曲せずに直線状に延伸している。第3の実施形態では、信号線CLK_Oの屈曲に伴って、第2メタル層M1の中間配線WSH1_Oは、信号線CLK_Oの屈曲方向に延伸している。
第3の実施形態では、信号線CLK_Oがカラム方向に1つの配線分だけ突出する。しかし、信号線CLK_Iおよび信号線CLK_Oは、カラム方向において揃っているので、第3の実施形態による第1のシャント部SASH1のレイアウト面積は、第1または第2の実施形態による第1のシャント部SASH1のレイアウト面積と実質的に変わらない。
図6では、信号線CLK_Oが屈曲しており、信号線CLK_Iが直線状に形成されている。しかし、逆に、信号線CLK_Iを屈曲させ、信号線CLK_Oを直線状に形成してもよい。
第3の実施形態によるメモリのその他の構成は、第1の実施形態によるメモリの対応する構成と同様でよい。
さらに、第3の実施形態の第1のシャント部SASH1においても、信号線CLK_Iの長さD1_Iは、信号線CLK_Iの長さ(幅)D2_Iよりも長い。また、信号線CLK_Oの長さD1_Oは、信号線CLK_Iの長さ(幅)D2_Oよりも長い。さらに、D3_I≧Wsh/2、D3_O≧Wsh/2が成り立つ。
よって、第3の実施形態は、第1の実施形態と同様の効果を得ることができる。
特に、デザインルールの関係で長さT1(=D1R×2−WC1)≧W1+S1となる場合にセンスアンプ部SAの領域を小さくすることができる。
(第4の実施形態)
図7は、第4の実施形態による第1のシャント部SASH1およびその周辺部の構成を示す平面図である。第4の実施形態では、第1のシャント部SASH1の第3メタル層M2のレイアウト面内において、信号線CLK_I、CLK_Oは、カラム方向およびロウ方向に対して傾斜する方向DR_I、DR_Oにそれぞれ屈曲している。
図7は、第4の実施形態による第1のシャント部SASH1およびその周辺部の構成を示す平面図である。第4の実施形態では、第1のシャント部SASH1の第3メタル層M2のレイアウト面内において、信号線CLK_I、CLK_Oは、カラム方向およびロウ方向に対して傾斜する方向DR_I、DR_Oにそれぞれ屈曲している。
第3および第4の方向としての方向DR_I、DR_Oは、互いに逆方向である。信号線CLK_Iは、第1のシャント部SASH1において、傾斜方向DR_Iに向かって屈曲し、延伸している。信号線CLK_Oは、第1のシャント部SASH1において、傾斜方向DR_Oに向かって屈曲し、延伸している。
このように、第4の実施形態では、第1のシャント部SASH1において、信号線CLK_Oおよび信号線CLK_Iは、互いに電気的絶縁を維持しながら、傾斜方向DR_I、DR_Oへ屈曲している。これにより、第1のシャント部SASH1以外の領域において、信号線CLK_Iおよび信号線CLK_Oは、カラム方向において揃って配置され、直線状に延伸し得る。
第4の実施形態では、信号線CLK_Oおよび信号線CLK_Iがカラム方向に突出する。しかし、信号線CLK_Oおよび信号線CLK_Iは、傾斜方向R_I、DR_Oへ突出しているので、信号線CLK_Oおよび信号線CLK_Iのカラム方向への総突出幅は、約1本分の配線幅で足りる。従って、第4の実施形態による第1のシャント部SASH1のレイアウト面積も、第1または第2の実施形態による第1のシャント部SASH1のレイアウト面積と実質的に変わらない。
第4の実施形態によるメモリのその他の構成は、第1の実施形態によるメモリの対応する構成と同様でよい。
さらに、第4の実施形態の第1のシャント部SASH1においても、信号線CLK_Iの長さD1_Iは、信号線CLK_Iの長さ(幅)D2_Iよりも長い。また、信号線CLK_Oの長さD1_Oは、信号線CLK_Iの長さ(幅)D2_Oよりも長い。さらに、D3_I≧Wsh/2、D3_O≧Wsh/2が成り立つ。よって、第4の実施形態は、第1の実施形態と同様の効果を得ることができる。
特に、デザインルールの関係で長さT1(=D1R×2−WC1)≧W1+S1となる場合にセンスアンプ部SAの領域を小さくすることができる。
また、他の実施例と比べセンスアンプ部SAのレイアウト面積を同じにしつつ、信号線CLKと電源線VLS2の距離D4を大きくすることができる。例えば、信号線CLKと電源線VLS2の距離D4は、電源線間の距離D5よりも大きい。その結果、信号線CLKが電源線から受けるノイズの影響を小さくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
MCA・・・メモリセルアレイ、MC・・・メモリセル、WL・・・ワード線、BL・・・ビット線、2a・・・ロウデコーダ/ワード線ドライバ、SA・・・センスアンプ部、PLN・・・プレーン、PC・・・周辺回路、SASH1・・・第1のシャント部、SASH2・・・第2のシャント部、CLK_I、CLK_O・・・信号線、GC・・・ゲート配線、M0・・・第1メタル層、M1・・・第2メタル層、M2・・・第3メタル層、VLSA2、VSS2、VDD2・・・電源線、CS、V1、V2・・・ビアコンタクト、WSH0_I、WSH0_O、WSH1_I、WSH1_O・・・中間配線層
Claims (8)
- 第1の方向に配列され、複数のメモリセルを含む複数のメモリセルアレイと、
前記複数のメモリセルアレイのそれぞれに対応して設けられ、前記第1の方向に配列された複数のセンスアンプ部と、
前記複数のセンスアンプ部の配列の一方側から前記複数のセンスアンプ部の上方を亘って前記第1の方向に延伸する第1の配線と、
前記複数のセンスアンプ部の配列の他方側から前記複数のセンスアンプ部の上方を亘って前記第1の方向に延伸する第2の配線と、
前記第1の方向に隣接する2つの前記センスアンプ部の間に配置され、前記第1および前記第2の配線をそれぞれ前記複数のセンスアンプ部のいずれかに電気的に接続する第1のシャント部と、
前記第1および前記第2の配線と同じ層に形成され、前記第1のシャント部上を前記第1の方向に直線状に通過する第3の配線とを備えた半導体記憶装置。 - 前記第1のシャント部において、前記第1の配線と前記センスアンプ部とを接続する第1のコンタクトから前記第1の方向に延伸する前記第1の配線の端部までの長さは、前記第1のコンタクトから前記第1の方向に対して交差する第2の方向に延伸する前記第1の配線の端部までの長さよりも長いことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1のシャント部において、前記第2の配線と前記センスアンプ部とを接続する第2のコンタクトから前記第1の方向に延伸する前記第2の配線の端部までの長さは、前記第2のコンタクトから前記第1の方向に対して交差する第2の方向に延伸する前記第2の配線の端部までの長さよりも長いことを特徴とする請求項2に記載の半導体記憶装置。
- 前記第1のシャント部における前記第1または第2の配線の前記第1の方向の端部までの長さは、前記第1のシャント部の前記第1の方向の幅の2分の1と同じかそれよりも長いことを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。
- 前記第1の配線と前記第2の配線とは、前記第1の方向に交差する第2の方向において互いにずれていることを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。
- 前記第1の方向に隣接する2つの前記センスアンプ部の間に配置され、前記第1の配線または前記第2の配線のいずれか一方を前記複数のセンスアンプ部のいずれかに電気的に接続する第2のシャント部をさらに備え、
前記第1のシャント部またはその周辺部において、前記第1または前記第2の配線は屈曲しており、
前記第2のシャント部において、前記第1および前記第2の配線の両方は直線状に延伸していることを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。 - 前記第1のシャント部またはその周辺部において、前記第2の配線は、前記第1の方向に対して交差する第2の方向に屈曲しており、前記第1の配線は直線状に延伸していることを特徴とする請求項6に記載の半導体記憶装置。
- 前記第1のシャント部の前記第1から第3の配線のレイアウト面内において、前記第1および第2の配線は、前記第1の方向に対して傾斜する第3および第4の方向にそれぞれ屈曲していることを特徴とする請求項6に記載の半導体記憶装置。
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JP2012065252A JP2013197458A (ja) | 2012-03-22 | 2012-03-22 | 半導体記憶装置 |
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2012
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