JP2006332276A - 終端回路、および終端回路を備える半導体装置 - Google Patents

Abstract

【課題】
配線層抵抗およびトランジスタのオン抵抗の抵抗値のばらつきに対し、所望の終端抵抗値になるように調整する。
【解決手段】
入力回路１８を接続する入力端子３０と第１のノードとの間に配線層抵抗１０を、第１のノードと接地との間にトランジスタ群１２を、第１のノードと第２のノードとの間に配線層抵抗１１を、第２のノードと接地との間にトランジスタ群１３を、接続する。さらに、入力端子３０と第３のノードとの間に配線層抵抗１４を、第３のノードと電源ＶＤＤとの間にトランジスタ群１６を、第３のノードと第４のノードとの間に配線層抵抗１５を、第４のノードと電源ＶＤＤとの間にトランジスタ群１７をさらに接続する。トランジスタ群１２、１３、１６、１７は、それぞれ制御信号ＢＮ１〜４、ＢＮ５〜８、ＢＰ１〜４、ＢＰ５〜８によってオンオフされる１または複数のトランジスタから構成される。
【選択図】
図１

Description

本発明は、終端回路、および終端回路を備える半導体装置に係り、特に、抵抗値を調整可能とする終端回路、およびこの終端回路を備える半導体装置に係る。

半導体装置等の間をインタフェースする際に、信号の反射などを防ぐように終端抵抗を含む終端回路によってインピーダンス整合を取ることが行われる。この場合、終端抵抗が必要か否かによって、オン・オフ機能を持つ終端回路が用いられることがある。最も簡単なオン・オフ機能を持つ終端回路の構成例を図６に示す。図６において、入力端子１２０に入力される信号は、入力回路１０８に供給されると共に、終端回路１１０によって終端される。終端回路１１０は、配線層抵抗１００、１０２と、それぞれに縦続に接続されるトランジスタＴＮ１００、ＴＰ１００とによって構成される。トランジスタＴＮ１００、ＴＰ１００は、それぞれ制御用信号ＢＮ１、ＢＰ１によってオンオフされる。ところで、図６に示す回路構成では、配線層抵抗、トランジスタのオン抵抗などの製造ばらつきが有った場合に、特に抵抗値を調整できるようにしていないため、製造ばらつきがそのまま終端抵抗値に反映されてしまう。

そこで、終端抵抗値の製造ばらつきを抑えるために、図７に示すような回路構成が考えられている。図７では、終端抵抗を、配線層で形成された配線層抵抗１００、１０２と、それぞれに縦続に接続されるトランジスタ群１２１、１２２の抵抗との組み合わせで形成している。ここでトランジスタ群１２１は、図２に示されるような並列接続のトランジスタＴＮ１〜４で構成される。トランジスタＴＮ１〜４は、ソースを共通として接地し、ドレインを共通として配線層抵抗１００に接続し、ゲートにそれぞれ制御信号ＢＮ１〜４を供給する。トランジスタＴＮ１〜４のＷサイズ（チャネル幅）は、それぞれ異なるように構成され、制御信号ＢＮ１〜４をハイ／ローレベルとすることで、トランジスタ群１２１が可変抵抗部となる。

トランジスタ群１２２も、図３に示されるような並列接続のトランジスタＴＰ１〜４で構成される。トランジスタＴＰ１〜４は、ソースを共通として電源ＶＤＤに接続し、ドレインを共通として配線層抵抗１０２に接続し、ゲートにそれぞれ制御信号ＢＰ１〜４を供給する。トランジスタＴＰ１〜４のＷサイズ（チャネル幅）は、それぞれ異なるように構成され、制御信号ＢＰ１〜４をハイ／ローレベルとすることで、トランジスタ群１２２が可変抵抗部となる。

以上の例ではトランジスタを４個並べており、このときトランジスタのＷサイズは、それぞれ倍、倍になるように（ＴＮ２（ＴＰ２）はＴＮ１（ＴＰ１）の２倍、ＴＮ３（ＴＰ３）はＴＮ２（ＴＰ２）の２倍というように）構成する。このように構成することで、２^４−１＝１５通りの抵抗値を生み出すことができる。製造後に実際の抵抗値を測定しながらトランジスタのＷサイズを選択することで、抵抗値を合わせこむ事が可能である。

図７に示す構成の終端回路は、トランジスタの製造ばらつきに対して柔軟に対応できる。例えば製造標準で出来上がったときに抵抗の可変値すなわちトランジスタのＷサイズを１５通り中の７番目を使用するように設計しておく。この場合、単位あたりのトランジスタ抵抗が製造標準より２倍高くなったとしても、可変値を最大、すなわちＷサイズが最大のトランジスタを選択すれば、トランジスタのオン抵抗の値は、設計目標値とほぼ等しくすることができる。逆に、単位あたりのトランジスタ抵抗が製造標準より低くなった場合には、トランジスタのＷサイズの小さいものを選択することで対応可能である。

以上ではトランジスタの製造ばらつきに関し、製造標準の２００％までトランジスタ抵抗がばらついても問題ないことを説明したが、実際には配線層抵抗の製造ばらつきも存在する。配線層抵抗が製造工程で±１０％ばらついた場合、配線層抵抗とトランジスタ抵抗値とをどのように定めるべきかについて、以下、具体的な数値を用いて説明する。

まず、終端抵抗値、すなわち配線層抵抗とトランジスタの抵抗の和の目標値を３００Ωとした場合について考察する。この３００Ωという値は、ＤＤＲ（Double Data Rate）２型シンクロナスＤＲＡＭにおけるＪＥＤＥＣ（Joint Electron Device Engineering Council、電子デバイス技術合同協議会）標準で仕様として定義されている値であり、終端抵抗の値としては、ごく一般的なものである。

以下に、各抵抗値を決定する際に満たすべき式を導出する。ここでは、配線層抵抗１００とトランジスタ群１２１とについて説明する。配線層抵抗１００の抵抗値をｒ２０、トランジスタ群１２１の抵抗値をｒ２１とし、単位をΩとする。なお、配線層抵抗１０２とトランジスタ群１２２についても同様に扱うことができる。

まず、抵抗値ｒ２１の最小値ｒ２１（ｍｉｎ）は、調整範囲を広げることのみ考えれば可能な限り低く出来るほうがよい。しかし、実際にはトランジスタのＷサイズが大きくなってしまうことから、素子部の素子面積および入力端子容量に対して影響が出てくる。ＤＤＲ２型シンクロナスＤＲＡＭのＪＥＤＥＣ標準の例で考えるならば、入出力端子容量は、４．０ｐＦ以内と制限されている。入出力端子容量の制限とトランジスタ能力などを考慮すると、以下の式（１）を満たす範囲でｒ２１（ｍｉｎ）を決定することが好ましい。
ｒ２１（ｍｉｎ）≧２５ ・・・式（１）

また、配線層抵抗については、配線抵抗値が製造ばらつきで最大のときでもトランジスタ可変抵抗と合わせて３００Ωになるように設定しなければならない。抵抗値ｒ２０の製造標準時の値をＸ０とすると、式（２）を満たす必要がある。
Ｘ０×１．１０＋ｒ２１（ｍｉｎ）≦３００ ・・・式（２）

もうひとつ決定されるべき項目として、抵抗値ｒ２１と抵抗値ｒ２０の比率がある。トランジスタ部の抵抗比率が大きすぎると実仕様上適さない。当然ながら終端抵抗は、電圧依存・温度依存を含めて一定であることが望ましい。ここで、配線層抵抗の抵抗値は、一般に電圧依存、温度依存が小さいので問題ない。ところが、トランジスタによる抵抗は、電圧依存、温度依存が大きい。例えばＤＤＲ２型シンクロナスＤＲＡＭのＪＥＤＥＣ標準の例で考えると、電圧仕様１．８ｖ±０．１ｖ、温度仕様０〜８５℃の製品であり、この範囲でトランジスタ抵抗値は、電圧と温度によって±２０％以上の変動が生じる。従って、トランジスタ抵抗の終端抵抗全体に占める割合が大きいと、電圧、温度変化により終端抵抗値全体のばらつきが大きくなるという問題が生じる。製品仕様を考慮すると、電圧・温度依存を考慮しても全体の終端抵抗値を、目標値の±５％以内に抑えることが好ましい。これらの条件から以下の式（３）、（４）を満たす必要がある。
ｒ２０＋ｒ２１×１．２≦３００×１．０５ ・・・式（３）
ｒ２０＋ｒ２１×０．８≧３００×０．９５ ・・・式（４）

式（３）、（４）よりｒ２０、ｒ２１は、式（５）、（６）を満たす必要がある。
ｒ２１≦７５ ・・・式（５）
ｒ２０≧２２５ ・・・式（６）

式（６）は、配線層抵抗の製造範囲で最小となる場合でも満たさなければならないので、式（７）が導かれる。
Ｘ０×０．９０≧２２５ ・・・式（７）

よって、式（１）、（２）、（７）より、Ｘ０は以下の式（８）の範囲で設定しなければならない。
２４７．５≦Ｘ０≦２５０ ・・・式（８）

また、ｒ２１は、以下の式（９）の範囲で調整できるように設定しなければならない。
２５≦ｒ２１≦７５ ・・・式（９）

一方、上述した終端抵抗の調整手段と類似の手段を有する半導体集積回路装置が特許文献１において開示されている。この半導体集積回路装置は、外部端子から供給される入力信号を受ける入力回路に対して、上記外部端子に接続され、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路を設け、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行う終端回路を備えている。この半導体集積回路装置は、並列形態にされた複数からなるＭＯＳＦＥＴおよびそれに接続される抵抗素子を含んだ終端回路を設けているために、信号伝送線路に整合させた終端回路を簡単に構成することができる。

特開２００４−３２７６０２号公報（図４３）

背景技術において各抵抗値の適切な値について説明してきた。ところが、配線層抵抗のばらつきは、先の計算で仮定した±１０％ではなく、実際には量産仕様を考慮すると、±３０％程度は、ばらついてしまうことがある。ここまでばらついてしまうと、先に述べた従来例の終端回路では、適切な終端抵抗値を実現することができなくなる。

式（８）より、適切な配線層抵抗値Ｘ０を約２５０Ωと求めたが、配線層抵抗が＋３０％ばらついてしまうと、ｒ２０＝２５０×１．３＝３２５Ωとなる。ｒ２１はどんなに低くしても２５Ωであるから、ｒ２０＋ｒ２１＝３５０Ωとなり、目標値３００Ωから大きく外れてしまう。

また、配線層抵抗が−３０％ばらつくと、ｒ２０＝２５０×０．７０＝１７５Ωとなる。ｒ２１は１２５Ωに調整しなければならず、式（９）を満たさない。

仮にｒ２１を１２５Ωに調整したとすると、ｒ２１は電圧・温度依存で±２０％、すなわち１００Ω〜１５０Ωまで変化する。したがって、全体の抵抗値としては、２７５Ω〜３２５Ωまで±２５Ωも変動してしまうことになる。

以上のように、従来の回路構成では、量産仕様を考慮した配線抵抗の製造ばらつきに対して対応できず、終端抵抗の目標とする範囲に抵抗値を設定することが困難となる虞がある。

一方、特許文献１における終端回路は、終端抵抗の目標とする範囲に抵抗値を設定することは、簡単である。しかしながら、終端抵抗の抵抗値をある程度正確に調整しようとすれば、並列形態にされた複数からなるＭＯＳＦＥＴおよびそれに接続される抵抗素子の数を多くしなければならず、終端回路の面積が大きくなってしまう。また、外部端子の浮遊容量も大きくなってしまい、好ましくない。

したがって、本発明の目的は、量産仕様を考慮した配線抵抗の製造ばらつきに対して、終端抵抗の抵抗値を目標とする範囲に設定でき、面積の小さな終端回路およびこの終端回路を備える半導体装置を提供することにある。

本発明の１のアスペクトに係る終端回路は、入力回路を接続する入力端子と第１のノードとの間に接続される第１の抵抗素子と、第１のノードと第１の電源との間に接続される第１のスイッチ群と、第１のノードと第２のノードとの間に接続される第２の抵抗素子と、第２のノードと前記第１の電源との間に接続される第２のスイッチ群と、を備える。

本発明によれば、異なる２つのノードにそれぞれ接続されるスイッチ群によって終端抵抗の抵抗値を可変とするように調整する。したがって、スイッチ群を構成するトランジスタのオン抵抗および配線層抵抗に共にばらつきが発生した場合にあっても、所望の終端抵抗値の範囲内に調整することが可能である。

本発明の実施形態に係る終端回路は、入力回路（図１の１８）を接続する入力端子（図１の３０）と第１のノード（図１のＮ１）との間に接続される第１の配線層抵抗（図１の１０）と、第１のノードと接地との間に接続される第１のトランジスタ群（図１の１２）と、第１のノードと第２のノード（図１のＮ２）との間に接続される第２の配線層抵抗（図１の１１）と、第２のノードと接地との間に接続される第２のトランジスタ群（図１の１３）と、を備える。さらに、入力端子と第３のノード（図１のＮ３）との間に接続される第３の配線層抵抗（図１の１４）と、第３のノードと電源ＶＤＤとの間に接続される第３のトランジスタ群（図１の１６）と、第３のノードと第４のノード（図１のＮ４）との間に接続される第４の配線層抵抗（図１の１５）と、第４のノードと電源ＶＤＤとの間に接続される第４のトランジスタ群（図１の１７）と、をさらに備える。第１〜４のトランジスタ群は、それぞれ制御信号（図１のＢＮ１〜４、ＢＮ５〜８、ＢＰ１〜４、ＢＰ５〜８）によってオンオフされる１または複数のトランジスタから構成される。

このように構成される終端回路は、第１〜４のトランジスタ群によって終端抵抗の抵抗値を可変とするように調整される。すなわち、接地側においては、第１、２のトランジスタ群すなわち２つのスイッチ群によって終端抵抗の抵抗値を可変とする。また、電源ＶＤＤ側においては、第３、４のトランジスタ群すなわち２つのスイッチ群によって終端抵抗の抵抗値を可変とする。したがって、トランジスタ群を構成するトランジスタのオン抵抗および配線層抵抗に共に製造ばらつきが発生した場合であっても、所望の終端抵抗値の範囲内に調整することが可能である。また、配線層抵抗は、接地側、電源ＶＤＤ側にそれぞれ２個ずつ配置するだけでよく、終端回路の面積が小さい。以下、実施例に即し、図面を参照して詳細に説明する。

図１は、本発明の実施例に係る終端回路の構成を示すブロック図である。図１において、終端回路２０は、配線層抵抗１０、１１、１４、１５、トランジスタ群１２、１３、１６、１７を備える。配線層抵抗１０、１４のそれぞれの一端は、共通とされ、入出力端子３０に接続される。配線層抵抗１０の他端（ノードＮ１）は、トランジスタ群１２の一端および配線層抵抗１１の一端に接続される。トランジスタ群１２の他端は、接地され、制御端には、制御信号ＢＮ１〜４が与えられる。配線層抵抗１１の他端（ノードＮ２）は、トランジスタ群１３の一端に接続される。トランジスタ群１３の他端は、接地され、制御端には、制御信号ＢＮ５〜８が与えられる。トランジスタ群１２、１３は、それぞれ先に説明した図２のような並列接続のトランジスタＴＮ１〜４で構成され、それぞれ制御信号ＢＮ１〜４、ＢＮ５〜８によってオンオフ制御される。

一方、配線層抵抗１４の他端（ノードＮ３）は、トランジスタ群１６の一端および配線層抵抗１５の一端に接続される。トランジスタ群１６の他端は、電源ＶＤＤに接続され、制御端には、制御信号ＢＰ１〜４が与えられる。配線層抵抗１５の他端（ノードＮ４）は、トランジスタ群１７の一端に接続される。トランジスタ群１７の他端は、電源ＶＤＤに接続され、制御端には、制御信号ＢＰ５〜８が与えられる。トランジスタ群１６、１７は、それぞれ先に説明した図３のような並列接続のトランジスタＴＰ１〜４で構成され、それぞれ制御信号ＢＰ１〜４、ＢＰ５〜８によってオンオフ制御される。

入出力端子３０に入力される入力信号は、終端回路２０でインピーダンスが終端され、入力回路１８に供給される。また、出力回路１９は、出力端が入力回路１８の入力端と共通であって、入出力端子３０に信号を出力する。なお、出力回路１９は、半導体装置において不要である場合には、存在しない。

本発明の構成では、大きく分けて２種類の終端抵抗構成をとることが出来る。以下、ＧＮＤ側と電源側の構成は、同じであるので、ＧＮＤ側について、終端抵抗の状態を説明する。ここで、配線層抵抗１０の抵抗値をｒ１０、配線層抵抗１１の抵抗値をｒ１１、トランジスタ群１２のオン抵抗をｒ１２、トランジスタ群１３のオン抵抗をｒ１３とする。

終端抵抗の一番目の構成は、配線層抵抗１０、１１、トランジスタ群１２、１３を全て使用する構成である。このとき終端抵抗Ｚ１は、以下の式（１１）で表される。
Ｚ１＝ｒ１０＋ｒ１２×（ｒ１１＋ｒ１３）／（ｒ１１＋ｒ１２＋ｒ１３） ・・・式（１１）

二番目の構成は、トランジスタ群１２のトランジスタを全てオフする、すなわち制御信号ＢＮ１〜４を全てＬレベルにし、トランジスタ群１２のオン抵抗を使用しない場合である。この場合、終端抵抗Ｚ２は、以下の式（１２）で表される。
Ｚ２＝ｒ１０＋ｒ１１＋ｒ１３ ・・・式（１２）

本実施例では、配線層抵抗１０、１１の製造ばらつきに応じて、抵抗の構成を変化させることで、終端抵抗を一定値に保つことを狙っている。式（１１）、（１２）によれば、Ｚ２がＺ１より大きいのは明らかである。そこで、配線層抵抗が製造中心より高い方になった場合には式（１１）となる構成を採り、低い方になった場合には式（１２）となる構成を採るように選択することができる。

次に配線層抵抗１０、１１、トランジスタ群１２、１３の各抵抗値をどのような値に設定するかについて説明する。以下、背景技術において説明したと同様に、具体的な数値を用いて説明する。終端抵抗の目標値を３００Ωとし、配線層抵抗の製造ばらつきを±３０％まで考慮する。

最初に、トランジスタ群１２、１３について考える。最大値については、トランジスタのＷサイズを減らすことで、いくらでも大きくすることが可能なのは自明である。トランジスタ群１２、１３のオン抵抗の最小値設定に関し、調整範囲を広くすることを考えれば出来るだけ小さい値とすることが望ましいが、それではトランジスタのサイズを大きくすることに他ならない。したがって、トランジスタ群１２、１３の素子面積及び入力端子容量の制限との兼ね合いになる。ＤＤＲ２型シンクロナスＤＲＡＭのＪＥＤＥＣ標準の例で考えるならば、入出力端子容量は４．０ｐＦ以内と制限されている。背景技術で述べたと同様に、これらの事情を考慮すると、トランジスタ群１２、１３のオン抵抗の最小値をそれぞれｒ１２（ｍｉｎ）、ｒ１３（ｍｉｎ）とし、式（１）と同条件で、以下の式（１３）を満たす範囲で設定する。
１／ｒ１２（ｍｉｎ）＋１／ｒ１３（ｍｉｎ）≦１／２５ ・・・式（１３）

次に、配線層抵抗１０、１１について考える。配線層抵抗１０、１１の製造ばらつきの中央値における抵抗値をそれぞれＸ、Ｙとする。製造ばらつきが最大の３０％ずれた場合を考えると、式（１１）となる抵抗構成をとることが適切である。その場合でも目標３００Ωを達成できるように計算式を組み立てると、式（１１）から式（１４）を得る。
Ｚ１＝１．３Ｘ＋ｒ１２×（１．３Ｙ＋ｒ１３）／（ｒ１２＋１．３Ｙ＋ｒ１３）≦３００ ・・・式（１４）

一方、配線層抵抗が製造ばらつきの最小にずれた場合について考えると、式（１２）の構成をとることが適切である。式（１２）から式（１５）を得る。
Ｚ２＝０．７＊Ｘ＋０．７×Ｙ＋ｒ１３（ｍｉｎ）≦３００ ・・・式（１５）

また、トランジスタ抵抗成分と配線層抵抗成分の比は、従来例で述べたように電圧・温度依存を考慮すると、できるだけ配線層抵抗の割合を上げた方がよい。式（５）、（６）より、１：３以上であることが必要条件である。この条件と式（１５）から式（１６）を得る。
０．７Ｘ＋０．７Ｙ＞３×ｒ１３（ｍｉｎ） ・・・式（１６）

式（１３）、（１４）、（１５）、（１６）を満たすＸ、Ｙ、ｒ１２、ｒ１３の解の一例は、以下の式（１７）のようになる。
Ｘ＝２００Ω、Ｙ＝１５０Ω、ｒ１２≧４７Ω、ｒ１３≧５５Ω ・・・式（１７）

式（１７）の設計値にすることで、従来例では実現できなかった配線層抵抗が製造ばらつきで高い側に３０％ばらついても、式（１１）の抵抗構成をとることで、電圧・温度条件中央で３００Ωに調整できる。また、そこから電圧変動、温度変動によりトランジスタ抵抗部が±２０％変動した場合についても特に問題にならない。まず＋２０％変動した場合であるが、そのときの抵抗Ｚ１は、
Ｚ１＝１．３Ｘ＋１．２×ｒ１２×（１．３Ｙ＋１．２×ｒ１３）／（１．２×ｒ１２＋１．３Ｙ＋１．２×ｒ１３）＝３０６．４Ω
となる。

トランジスタ抵抗部が−２０％が変動したとしても、
Ｚ１＝１．３Ｘ＋０．８×ｒ１２×（１．３Ｙ＋０．８×ｒ１３）／（０．８×ｒ１２＋１．３Ｙ＋０．８×ｒ１３）＝２９２．５Ω
である。

以上のように電圧・温度変動込みでも全体の抵抗は、３００±８Ω以内の変動で収まる。

次に、配線層抵抗が製造ばらつきによって低い側に−３０％ばらついたときについても同様にして計算して行く。この場合、式（１２）の抵抗構成をとることで３００Ωに調整できる。

さらに、そこから電圧変動、温度変動によりトランジスタ抵抗部が＋２０％変動した場合は、
Ｚ２＝０．７×Ｘ＋０．７×Ｙ＋１．２×ｒ１３（ｍｉｎ）＝３１１Ω
となる。

また、トランジスタ抵抗部が−２０％変動したとしても、
Ｚ２＝０．７×Ｘ＋０．７×Ｙ＋０．８×ｒ１３（ｍｉｎ）＝２８９Ω
となる。

したがって、全体の抵抗は、３００±１１Ωの変動内で収まる。従来例と比べて、電圧・温度変動による終端抵抗のばらつきを約１／２以下、３００Ωの目標値に対して±５％以下におさえることができ、実用的なものとなっている。

以上、説明したように本実施例の終端回路では、２つのトランジスタ群であるスイッチ群によって抵抗回路の構成を変化させる。このような構成によって、配線層抵抗の製造ばらつきが±３０％あり、トランジスタ群のオン抵抗の変動が±２０％あった場合であっても、終端抵抗値の目標値に充分近い値に容易に調整可能である。

第２の実施例として、１５０Ωの終端抵抗を構成する場合を挙げる。この１５０Ωという数字も、ＤＤＲ２型シンクロナスＤＲＡＭにおけるＪＥＤＥＣ標準で仕様として定義されている数字であり、終端抵抗の数字としては一般的なものである。第１の実施例としてあげた３００Ωの抵抗を２本並列にして構成するのが最も単純であり、そのように構成してもよい。ただし、この場合、入力端子容量に与える影響と、素子面積への影響も大きくなる。ここでは、図１で示した回路構成で１５０Ωを作る場合の数値を考える。

１５０Ω形成時は、トランジスタ群のオン抵抗１２、１３のそれぞれのオン抵抗の値ｒ１２、ｒ１３を作るために許される素子面積及びそれによる入力容量条件は、３００Ωの終端抵抗の形成時より緩和せざるを得ないので、式（１３）の条件を変更し、式（１８）とする。
１／ｒ１２（ｍｉｎ）＋１／ｒ１３（ｍｉｎ）≦１／２０ ・・・式（１８）

また、式（１４）、（１５）は、以下の条件に変更される。
Ｚ１＝１．３Ｘ＋ｒ１２×（１．３Ｙ＋ｒ１３）／（ｒ１２＋１．３Ｙ＋ｒ１３）≦１５０ ・・・式（１９）
Ｚ２＝０．７×Ｘ＋０．７×Ｙ＋ｒ１３（ｍｉｎ）≦１５０ ・・・式（２０）

式（１６）、（１８）、（１９）、（２０）を満たす解を求めると、式（２１）となる。
Ｘ＝９０Ω、Ｙ＝７０Ω、ｒ１２≧４４Ω、ｒ１３≧３７Ω ・・・式（２１）

この設定値では、配線層抵抗が製造標準より＋３０％ばらついたとしても、式（１９）から１５０Ωに設定できる。また、電圧・温度依存によるトランジスタ抵抗変動±２０％を考えても、終端抵抗は１４４Ω〜１５５Ωの範囲で収まる。逆に配線層抵抗が製造標準より−３０％ばらついたとしても式（２０）よって１５０Ωに設定でき、また、電圧・温度依存によるトランジスタ抵抗変動±２０％を考えても、終端抵抗は、１４２Ω〜１５８Ωの範囲で収まる。

次に、終端回路の各抵抗値がどのような範囲で決定されるか述べ、各抵抗値が一意に決まるわけではないことを示す。式（２１）の値は、式（１８）を受けて決定したが、トランジスタの総Ｗサイズを決定する式（１８）の右辺の値は、前述したように製品の入力端子容量及び素子サイズとの兼ね合いで決定される。また同様に、式（１６）についても、電圧・温度依存による終端抵抗値の変動をどこまで許容するかによって決定される。つまり、製品事情によって式（１６）、（１８）は、異なるので、それに応じて各抵抗値は決定されるべきである。

最後に、トランジスタの抵抗分（トランジスタの面積）と終端抵抗値（全体終端抵抗）の関係について例を挙げて説明する。まず、式（２１）で求めた抵抗値ｒ１２、ｒ１３に対応するトランジスタサイズよりも面積を大きくとった場合、あるいは小さくとった場合について、そのときの各抵抗値Ｘ、Ｙ、ｒ１２、ｒ１３はどのように求められるかについて計算した。さらに、そのときのＸ、Ｙ、ｒ１２、ｒ１３より全体抵抗値の温度・電圧依存がどうなっていくかを計算し、その結果を図４、図５に示す。図４は、配線層抵抗が製造標準より＋３０％大きくなった場合について、式（１９）を満たすように各Ｘ、Ｙ、ｒ１２、ｒ１３を求め、そのとき温度・電圧依存でトランジスタ抵抗成分が±２０％ばらついたときの全体終端抵抗へ与える影響を示したものである。横軸のトランジスタ抵抗部面積とは、ｒ１２、ｒ１３の素子面積を規格化したものであり、式（２１）で求めた値を基準値１としている。このグラフから分かるように、トランジスタ抵抗部面積を大きくし、トランジスタ抵抗値を小さくするようにすると、電圧・温度依存を受けにくい。逆に、トランジスタ抵抗部面積を小さくし、トランジスタ抵抗値が大きい値しかとれないような場合では、電圧・温度依存を受けやすいことが示される。

また、図５も図４と同様にして、配線層抵抗が製造標準より−３０％ばらついて、式（２０）を満たすように計算した場合のグラフである。図４と同様に、トランジスタ抵抗面積と終端抵抗値の電圧・温度依存関係が見られる。トランジスタ抵抗素子面積をどう設定するかについては、図４、図５で示したグラフ特性を考慮しながら決定されることが望ましい。

以上までの説明から分かるように、終端回路における各々の抵抗値は、個々の製品事情を考慮して決定される項目であり、実施例であげた式（１７）、（２１）の値に限定されるものではないことは言うまでもない。

本発明の実施例に係る終端回路の回路図である。 トランジスタ群の回路図である。 他のトランジスタ群の回路図である。 トランジスタ抵抗部面積と全体終端抵抗の値との関係を示す第１の図である。 トランジスタ抵抗部面積と全体終端抵抗の値との関係を示す第２の図である。 従来の終端回路の回路図である。 従来の他の終端回路の回路図である。

符号の説明

１０、１１、１４、１５ 配線層抵抗
１２、１３、１６、１７ トランジスタ群
１８ 入力回路
１９ 出力回路
２０ 終端回路
３０ 入出力端子
ＢＮ１〜４、ＢＮ５〜８、ＢＰ１〜４、ＢＰ５〜８ 制御信号
Ｎ１〜４ ノード
ＴＮ１〜４、ＴＰ１〜４ トランジスタ

Claims (6)

1. 入力回路を接続する入力端子と第１のノードとの間に接続される第１の抵抗素子と、
   前記第１のノードと第１の電源との間に接続される第１のスイッチ群と、
   前記第１のノードと第２のノードとの間に接続される第２の抵抗素子と、
   前記第２のノードと前記第１の電源との間に接続される第２のスイッチ群と、
   を備えることを特徴とする終端回路。
2. 前記入力端子と第３のノードとの間に接続される第３の抵抗素子と、
   前記第３のノードと第２の電源との間に接続される第３のスイッチ群と、
   前記第３のノードと第４のノードとの間に接続される第４の抵抗素子と、
   前記第４のノードと前記第２の電源との間に接続される第４のスイッチ群と、
   をさらに備えることを特徴とする請求項１記載の終端回路。
3. 前記第１〜４の抵抗素子は、それぞれ配線層抵抗であることを特徴とする請求項２記載の終端回路。
4. 前記第１〜４のスイッチ群は、それぞれ制御信号によってオンオフされる１または複数のトランジスタから構成されることを特徴とする請求項２記載の終端回路。
5. 前記入力端子は、出力回路をさらに接続する入出力端子であることを特徴とする請求項２記載の終端回路。
6. 請求項１〜５のいずれか一に記載の終端回路を備えることを特徴とする半導体装置。

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