JP2015195508A - 差動増幅回路および半導体集積回路 - Google Patents

Abstract

【課題】少ないスイッチ数で、比較的広いゲイン調整範囲と小さなゲイン調整間隔が得られ、ゲイン変化時にも出力変化の対称性が維持されるゲイン可変の差動増幅回路の実現。【解決手段】差動対をなすトランジスタM1,M2と、負荷RL1,RL2と、電流源IS1,IS2と、抵抗部と、を有し、抵抗部は、抵抗値を、第１の値以上の間隔で変化させる粗調部11A,11B:21と、小さい第２の値以下の間隔で変化させる微調部12:22A,22Bと、を有し、粗調部と微調部の一方は、同じ構成の第１側方調整部11A,22Aと、第２側方調整部11B,22Bと、を有し、第１側方調整部および第２側方調整部は、粗調部と微調部の他方である中央調整部12,21の両側に対称に接続されると共にM1,M2のソースにそれぞれ接続され、中央調整部は、２つの接続端に対して対称な構成を有る差動増幅回路。【選択図】図２

Description

本発明は、差動増幅回路および半導体集積回路に関する。

差動増幅回路は、各種の分野で広く利用されており、用途に応じてゲイン（利得）可変の差動増幅回路が利用される。例えば、高速のデータ受信回路に使用される差動増幅回路は、ゲインを変化させることにより、受信回路の周波数特性が変化する。そこで、受信データの誤差率（エラーレート）や受信信号のアイパターンを評価し、評価結果から差動増幅回路のゲインを調整して、周波数特性を最適化することが行われる。

これまで、ゲイン可変の差動増幅回路は、差動増幅回路内の抵抗の抵抗値を変化させることによりゲインを変化させるのが一般的であり、さらに、ゲインは、デジタルコードに応じて調整できることが使い勝手の上から望ましい。そこで、差動増幅回路内の抵抗を、スイッチと抵抗を直列に接続した調整ユニットを複数個並列に接続した可変抵抗とし、複数の調整ユニットのうちオン（導通）するスイッチの個数を順次変化することにより、抵抗値を調整することでゲイン調整を行う。

デジタルコードに応じてゲインが設定されるゲイン可変の差動増幅回路は、広い調整範囲を有すると共に、デジタルコードの値に応じて、ゲインが等間隔（等ステップ）、すなわち一定のｄＢ間隔で線形（リニア）に変化することが望ましい。差動増幅回路のゲインは、所定の式に応じて変化することが知られている。そこで、この式にしたがって、オンするスイッチの個数を増加させるとゲインが等ステップで線形に変化するように、複数の調整ユニットの抵抗値を設定し、複数の調整ユニットのオンするスイッチの個数を、デジタルコードの値に応じて制御する。これにより、デジタルコードの値に応じて、ゲインが等ステップで線形に変化する差動増幅回路が実現される。この場合、調整ユニットの抵抗値は、デジタルコードの値に応じて変化させるゲインの変化量に対応して決定するので、容易に決定できる。

上記の差動増幅回路では、デジタルコードの値が１変化するのに応じてオンするスイッチの個数が順に変化し、例えば最大ゲイン時には、すべてのスイッチがオンする。言い換えれば、ゲインを１ステップ変化させる際に、１つの抵抗が並列に接続させようにするために、デジタルコードの１つの値が変化する。このため、差動増幅回路は、必要とされるゲインの総ステップ数と同じだけのスイッチが必要になる。

ゲイン可変の差動増幅回路は、回路面積を小さくすることが求められており、ゲインの総ステップ数と同じ数のスイッチ、すなわち総ステップ数と同じ数の調整ユニットを設けると、回路面積が大きくなる。そのため、ゲイン可変の差動増幅回路で、少ないスイッチ数で、比較的広い調整範囲と小さな調整間隔（ステップ幅）を実現することが求められている。

抵抗値などを段階的に調整する場合に、粗調と微調を組み合わせて、少ないスイッチ数で、比較的広い調整範囲と小さな調整間隔（ステップ幅）を実現することが知られている。したがって、上記のゲイン可変の差動増幅回路においても、抵抗を、粗調と微調を組み合わせて調整することが考えられる。

特開２０１３−０４６４１７号公報 特開２０１０−１８３４５３号公報 特開２００３−２７３６７４号公報

ゲイン可変の差動増幅回路は、入力の立ち上りおよび立下りに対して出力が対称に変化することが求められる。そのため、可変抵抗に含まれる複数の調整ユニットの接続を変化させる場合にも、差動増幅回路における対称が維持されることが求められる。

抵抗の抵抗値を粗調と微調を組み合わせて調整する際に、対称性を考慮したゲイン可変の差動増幅回路は知られていない。

実施形態によれば、少ないスイッチ数で、比較的広いゲイン調整範囲と小さなゲイン調整間隔が得られ、ゲイン変化時にも出力変化の対称性が維持されるゲイン可変の差動増幅回路が実現される。

実施形態の第１の態様の差動増幅回路は、差動対をなす第１トランジスタおよび第２トランジスタと、第１負荷および第２負荷と、電流源と、抵抗部と、を有する。第１負荷および第２負荷は、第１トランジスタおよび第２トランジスタのドレインと一方の電源線との間にそれぞれ接続される。電流源は、第１トランジスタおよび第２トランジスタのソースと他方の電源線との間に接続される。抵抗部は、第１トランジスタおよび第２トランジスタのソース間に接続される。抵抗部は、抵抗部の抵抗値を、第１の値以上の間隔で変化させる粗調部と、抵抗部の抵抗値を、第１の値より小さい第２の値以下の間隔で変化させる微調部と、を有する。粗調部と微調部の一方は、同じ構成の第１側方調整部と、第２側方調整部と、を有する。第１側方調整部および第２側方調整部は、粗調部と微調部の他方である中央調整部の両側に対称に接続されると共に第１トランジスタおよび第２トランジスタのソースにそれぞれ接続され、中央調整部は、第１側方調整部および第２側方調整部との２つの接続ノードに対して対称な構成を有する。

実施形態の第２の態様の半導体装置は、差動増幅回路と、制御回路と、デコーダと、を有する。差動増幅回路は、制御データに応じてゲインが変化する。制御回路は、差動増幅回路のゲイン調整コードを出力する。デコーダは、ゲイン調整コードを制御データに変換して差動増幅回路に印加する。差動増幅回路は、差動対をなす第１トランジスタおよび第２トランジスタと、第１負荷および第２負荷と、電流源と、抵抗部と、を有する。第１負荷および第２負荷は、第１トランジスタおよび第２トランジスタのドレインと一方の電源線との間にそれぞれ接続される。電流源は、第１トランジスタおよび第２トランジスタのソースと他方の電源線との間に接続される。抵抗部は、第１トランジスタおよび第２トランジスタのソース間に接続される。抵抗部は、抵抗部の抵抗値を、第１の値以上の間隔で変化させる粗調部と、抵抗部の抵抗値を、第１の値より小さい第２の値以下の間隔で変化させる微調部と、を有する。粗調部と微調部の一方は、同じ構成の第１側方調整部と、第２側方調整部と、を有する。第１側方調整部および第２側方調整部は、粗調部と微調部の他方である中央調整部の両側に対称に接続されると共に第１トランジスタおよび第２トランジスタのソースにそれぞれ接続される。中央調整部は、第１側方調整部および第２側方調整部との２つの接続ノードに対して対称な構成を有る。粗調部および微調部の抵抗値は、制御データに応じて設定され、第１側方調整部および前記第２側方調整部は、同じ抵抗値を有する。

実施形態の差動増幅回路によれば、粗調部と微調部の一方を、同じ構成の第１側方調整部と、第２側方調整部と、に分割するので、中央調整部の両側に対称に配置することができる。これにより、出力変化の対称性を維持しながら、少ないスイッチ数で、比較的広いゲイン調整範囲と小さなゲイン調整間隔のゲイン可変の差動増幅回路が得られる。

図１は、一般的なゲイン可変の差動増幅回路を示す図であり、（Ａ）が回路図であり、（Ｂ）がデジタルコード（ゲインコード: Gain code)に対するゲイン(Gain(dB))の変化例を示す図である。 図２は、実施形態のゲイン可変の差動増幅回路の２つの基本構成を示す図である。 図３は、図２の（Ａ）に示す実施形態のゲイン可変の差動増幅回路において、抵抗部を具体化した第１実施形態のゲイン可変の差動増幅回路の構成を示す図である。 図４は、第１実施形態のゲイン可変の差動増幅回路における各抵抗の抵抗値の比率およびゲイン調整コードに応じたスイッチのオン・オフの選択を示す図であり、（Ａ）が抵抗値の比率を、（Ｂ）がゲイン調整コードとスイッチのオン・オフ関係を示す。 図５は、第１実施形態のゲイン可変の差動増幅回路において、図４の（Ａ）に示す抵抗比および図４の（Ｂ）に示す制御データに対するスイッチのオン・オフを適用した場合の、抵抗Ｒ_Sと差動増幅回路のゲイン(Gain)の変化を示す図である。 図６は、第１実施形態のゲイン可変の差動増幅回路を含み、ゲイン制御を行う半導体集積回路の構成を示す図である。 図７は、図６の増幅回路の構成を示す図である。 図８は、第１実施形態のゲイン可変の差動増幅回路を受信回路の初段の増幅回路に利用したＳＥＲＤＥＳ通信システムの構成を示す図である。

実施形態を説明する前に、一般的なゲイン可変の差動増幅回路について説明する。
図１は、一般的なゲイン可変の差動増幅回路を示す図であり、（Ａ）が回路図であり、（Ｂ）がデジタルコード（ゲインコード: Gain code)に対するゲイン(Gain(dB))の変化例を示す図である。

図１の（Ａ）に示すゲイン可変の差動増幅回路は、第１トランジスタＭ１と、第２トランジスタＭ２と、負荷抵抗ＲＬ１と、ＲＬ２と、第１電流源ＩＳ１と、第２電流源ＩＳ２と、容量Ｃと、抵抗部と、を有する。第１トランジスタＭ１と第２トランジスタＭ２は、差動対をなす。負荷抵抗ＲＬ１は、Ｍ１のドレインと一方の電源線ＶＤＤとの間に接続される。負荷抵抗ＲＬ２は、Ｍ２のドレインとＶＤＤとの間に接続される。第１電流源ＩＳ１は、Ｍ１のソースと他方の電源線ＧＮＤとの間に接続される。第２電流源ＩＳ２は、Ｍ２のソースとＧＮＤとの間に接続される。第１電流源ＩＳ１および第２電流源ＩＳ２は、Ｍ１のソースとＭ２のソースを接続し、その接続ノードに接続することにより、共通化してもよい。容量Ｃは、Ｍ１のソースとＭ２のソースとの間に接続される。容量Ｃは、寄生容量などで実現され、特定の容量素子を接続しない場合もある。抵抗部は、Ｍ１のソースとＭ２のソースとの間に接続され、並列に接続された２０個の調整ユニットを有する。Ｍ１およびＭ２のゲートに差動入力信号ＩＮおよびＩＮＸが入力し、差動出力ノードから差動出力信号ＯＵＴおよびＯＵＴＸが出力される。

２０個の調整ユニットのそれぞれは、スイッチＳＷ１−ＳＷ２０と、スイッチの両側に接続された抵抗Ｒ１１−Ｒ２０１およびＲ１２−Ｒ２０２と、を有する。抵抗Ｒ１１−Ｒ２０１の他端はＭ１のソースに接続され、抵抗Ｒ１２−Ｒ２０２の他端はＭ２のソースに接続される。抵抗部は、ＳＷ１が接続された状態から、さらにＳＷ２を接続し、ＳＷ３を接続し、ＳＷ２０を接続してＳＷ１−ＳＷ２０がすべて接続された状態まで、２０ステップの接続状態を取り得る。ここでは、ゲイン調整コードのデータＢｉｔ１−Ｂｉｔ２０が、ＳＷ１−ＳＷ２０の状態制御に関係し、Ｂｉｔｎ（ｎ：１−２０）が“０”の時には対応するＳＷｎはオフ（遮断）し、Ｂｉｔｎが“１”の時にはＳＷｎはオン（導通）する。Ｂｉｔ１−Ｂｉｔ２０は、Ｂｉｔ１＝“１”でＢｉｔ２−Ｂｉｔ２０“０”の状態から、さらにＢｉｔ２＝“１”に変化し、さらにＢｉｔ３＝“１”に変化し、最後にＢｉｔ２０＝“１”に変化し、Ｂｉｔ１−Ｂｉｔ２０がすべて“１”の状態に変化する。

図１の（Ａ）の差動増幅回路のゲインは、次の式で表される。

ここで、ｇｍはＭ１とＭ２のトランスコンダクタンスであり、Ｒ_Lは差動増幅回路の負荷抵抗値（すなわち、ＲＬ１とＲＬ２の抵抗値）であり、Ｒ_Sは差動増幅回路の負荷抵抗値を除く抵抗の実効的な抵抗値である。この差動増幅回路では、Ｒ_SをＢｉｔ１−２０により制御することでゲインを制御する。

さらに、図１の（Ａ）に示すゲイン可変の差動増幅回路では、各調整ユニットにおいて、スイッチの両側に同じ抵抗値の抵抗を配置することにより、スイッチの状態を変化させた時に、差動対の対称性が維持されるようにしている。

前述の通り、上記の式で表されるゲインが、図１の（Ｂ）に示すように、ゲイン調整コードの値の変化に対して、線形に一定のステップで変化することが求められる。そこで、図１の（Ａ）の差動増幅回路では、ゲイン調整コードのデータＢｉｔ１−Ｂｉｔ２０が、１増加すると共に、ＳＷ１−Ｓ２０が順にオンし、ゲインがｄＢ（デシベル）の一定ステップで変化するよう制御する。上記のように、最大ゲイン時には、Ｂｉｔ１−Ｂｉｔ２０がすべて“１”で、ＳＷ１−ＳＷ２０のすべてがオン状態となる。そこで、Ｒ１１とＲ１２、…、Ｒ２０１とＲ２０１の各組の抵抗値は、下位の組までの合成抵抗を上記の式に代入して得られるゲインに対して、当該組までの合成抵抗を上記の式に代入して得られるゲインとの差が、１ステップ幅のゲイン差になるように選択する。ここで、ｄＢで同一の値となる抵抗の差は、ゲインの調整範囲の一方の側と他方の側で異なる。そのため、抵抗値が２の累乗で変化するような複数の抵抗を用意し、それらを組み合わせて等間隔で抵抗値が変化する可変抵抗を適用してもゲインは等間隔で変化しないため、ステップ数に対応した個数の調整ユニットを設ける。

つまり、図１の（Ａ）のゲイン可変の差動増幅回路では、ゲインを１ステップ変化させる際に、１つの抵抗を並列に接続させるために１ビットが必要であった。このため、差動増幅回路のゲインの制御には、必要とされるゲインの総ステップ数と同じだけのビット数が必要である。言い換えれば、図１の（Ａ）のゲイン可変の差動増幅回路は、ゲインの総ステップ数と同じ数の調整ユニット（スイッチ）を有する。

ゲイン可変の差動増幅回路は、回路面積を小さくすることが求められており、ゲイン調整範囲および調整分解能を維持しながら、スイッチ数、すなわち調整ユニット数を低減して、回路面積を抑制することが求められている。

以下に説明する実施形態では、少ないスイッチ数で、比較的広いゲイン調整範囲と小さなゲイン調整間隔が得られ、ゲイン変化時にも出力変化の対称性が維持されるゲイン可変の差動増幅回路が開示される。

図２は、実施形態のゲイン可変の差動増幅回路の２つの基本構成を示す図である。
図２の（Ａ）に示すゲイン可変の差動増幅回路は、第１トランジスタＭ１と、第２トランジスタＭ２と、負荷抵抗ＲＬ１と、ＲＬ２と、第１電流源ＩＳ１と、第２電流源ＩＳ２と、容量Ｃと、抵抗部と、を有する。図２の（Ａ）に示すゲイン可変の差動増幅回路は、抵抗部以外は、図１の（Ａ）のゲイン可変の差動増幅回路と同じであり、説明は省略する。

図２の（Ａ）に示すゲイン可変の差動増幅回路では、抵抗部は、第１粗調部１１Ａと、第２粗調部１１Ｂと、微調部１２と、を有する。微調部１２、第１粗調部１１Ａおよび第２粗調部１１Ｂは、直列に接続されており、抵抗部の抵抗値は、微調部１２、第１粗調部１１Ａおよび第２粗調部１１Ｂの抵抗値を加算した値になる。

微調部１２は、第１粗調部１１Ａおよび第２粗調部１１Ｂとの２つの接続ノードに対して対称な構成を有する。すなわち、微調部１２の回路構成は、第１粗調部１１Ａおよび第２粗調部１１Ｂとの２つの接続ノードのどちらから見ても同じ回路構成に見えるようになっている。第１粗調部１１Ａおよび第２粗調部１１Ｂは、同じ構成を有し、微調部１２の両側に対称に接続され、さらにＭ１およびＭ２のソースにそれぞれ接続される。第１粗調部１１Ａおよび第２粗調部１１Ｂは、抵抗値が可変であり、同じ抵抗値になるように一緒に調整される。第１粗調部１１Ａと第２粗調部１１Ｂを合わせた１ステップの抵抗値の変化は、第１の値以上である。微調部１２は、抵抗値が可変であり、微調部１２の１ステップの抵抗値の変化は、第１の値より小さい第２の値以下である。微調部１２は対称な構成を有し、第１粗調部１１Ａおよび第２粗調部１１Ｂは同じ構成を有し、微調部１２の両側に対称に接続されるため、微調部１２、第１粗調部１１Ａおよび第２粗調部１１Ｂの抵抗値を変化させても、差動対に対して対称の状態が維持される。

図２の（Ｂ）に示すゲイン可変の差動増幅回路は、図２の（Ａ）に示すゲイン可変の差動増幅回路と類似の構成を有するが、抵抗部が、粗調部２１と、第１微調部２２Ａと、第２微調部２２Ｂと、を有することが異なる。粗調部２１は、第１微調部２２Ａおよび第２微調部２２Ｂとの２つの接続ノードに対して対称な構成を有する。すなわち、粗調部２１の回路構成は、第１微調部２２Ａおよび第２微調部２２Ｂとの２つの接続ノードのどちらから見ても同じ回路構成に見えるようになっている。第１微調部２２Ａおよび第２微調部２２Ｂは、同じ構成を有し、粗調部２１の両側に対称に接続され、さらにＭ１およびＭ２のソースにそれぞれ接続される。したがって、粗調部２１、第１微調部２２Ａおよび第２微調部２２Ｂの抵抗値を変化させても、差動対に対して対称の状態が維持される。

以下、図２の（Ａ）に示すゲイン可変の差動増幅回路を例として説明するが、同様の説明が、図２の（Ｂ）に示すゲイン可変の差動増幅回路にも適用される。

一緒に調整される第１粗調部１１Ａおよび第２粗調部１１Ｂを合わせた１ステップの抵抗値の変化は、第１の値以上であり、微調部１２の１ステップの抵抗値の変化より大きい。言い換えれば、第１粗調部１１Ａおよび第２粗調部１１Ｂによる抵抗値の調整は、１ステップの抵抗値の変化が大きい粗調(coarse)であり、微調部１２による抵抗値の調整は、１ステップの抵抗値の変化が小さい微調(fine)である。粗調と微調を組み合わせることにより、同じスイッチ数であっても、調整範囲が広く、調整分解能（１ステップの調整幅）が小さい調整が行える。

調整機構を、粗調部と微調部で形成することが知られている。例えば、抵抗値などを調整する抵抗調整機構では、粗調部と微調部を直列に接続し、抵抗調整機構の抵抗値は、粗調部の抵抗値と微調部の抵抗値を加算した抵抗値となる。粗調部で大きなステップで抵抗値を変化させ、微調部で小さなステップ（分解能）で抵抗値を変化させることにより、大きな調整範囲と、小さな分解能での調整を可能とする。しかし、図１の（Ａ）に示したゲイン可変の差動増幅回路で、粗調部と微調部を直列に接続することにより抵抗部を形成したのでは、差動対に対して、抵抗部を対称に配置することはできない。そのため、粗調部および微調部の抵抗値を調整すると、それぞれの調整状態で差動対に対する対称性が変化し、出力信号の立ち上りと立下りに差が生じ、その差が調整にしたがって変化することになる。

図２の（Ａ）に示す実施形態のゲイン可変の差動増幅回路では、微調部１２、第１粗調部１１Ａおよび第２粗調部１１Ｂの抵抗値を変化させても、差動対に対して対称の状態が維持される。同様に、図２の（Ｂ）に示す実施形態のゲイン可変の差動増幅回路では、粗調部２１、第１微調部２２Ａおよび第２微調部２２Ｂの抵抗値を変化させても、差動対に対して対称の状態が維持される。これにより、抵抗部の差動対に対する対称性を維持しながら、粗調と微調を組み合わせることにより得られる、大きな調整範囲と、小さな分解能での調整を可能とする。

図３は、図２の（Ａ）に示す実施形態のゲイン可変の差動増幅回路において、抵抗部を具体化した例を、第１実施形態のゲイン可変の差動増幅回路として示す。第１実施形態のゲイン可変の差動増幅回路では、抵抗部以外は、図１の（Ａ）のゲイン可変の差動増幅回路と同じである。

第１実施形態のゲイン可変の差動増幅回路では、図２の（Ａ）に示すように、微調部が中央に、第１粗調部が微調部の第１の側（図では左側）に接続され、第２粗調部が微調部の第２の側（図では右側）に接続される。

微調部は、並列に接続した第１から第１０調整ユニットを有する。各調整ユニットは、直列に接続されたスイッチおよび２個の同じ抵抗値の抵抗を有し、２個の抵抗はスイッチの両側に接続される。例えば、第１調整ユニットは、抵抗Ｒ１１とスイッチＳＷ１１と抵抗Ｒ１２がこの順に直列に接続され、抵抗Ｒ１１と抵抗Ｒ１２は同じ抵抗値ＶＲ１を有し、スイッチＳＷ１がオン（導通）すると、第１調整ユニットは２ＶＲ１の抵抗値になる。なお、ここでは、スイッチおよび配線の抵抗は無視して説明するが、それらを考慮してもよい。他の第２から第１０調整ユニットについても同様であり、微調部の抵抗値は、スイッチがオンしている調整ユニットの抵抗を並列に接続した時の抵抗値になる。したがって、各調整ユニットは、両端に対して対称であり、微調部は、スイッチの状態を変化させても、両端に対して、すなわち第１粗調部および第２粗調部に対して対称な状態を維持する。

第１粗調部は、第１１から第１４左調整ユニットを有する。各左調整ユニットは、直列に接続されたスイッチおよび１個の抵抗を有する。例えば、第１１左調整ユニットは、スイッチＳＷ１１１と抵抗Ｒ１１１が直列に接続され、抵抗Ｒ１１１は抵抗値ＶＲ１１を有し、スイッチＳＷ１１１がオン（導通）すると、第１１左調整ユニットはＶＲ１１の抵抗値になる。他の第１２および第１３左調整ユニットについても同様である。第１４左調整ユニットは、スイッチＳＷ１４１のみを有する。したがって、スイッチＳＷ１４１がオンすると、第１４左調整ユニットは抵抗ゼロとなる。第１粗調部の抵抗値は、スイッチがオンしている左調整ユニットの抵抗を並列に接続した時の抵抗値になる。

第２粗調部は、第１１から第１４右調整ユニットを有する。各右調整ユニットは、直列に接続されたスイッチおよび１個の抵抗を有する。例えば、第１１右調整ユニットは、スイッチＳＷ１１２と抵抗Ｒ１１２が直列に接続され、抵抗Ｒ１１２は抵抗値ＶＲ１１を有し、スイッチＳＷ１１２がオン（導通）すると、第１１右調整ユニットはＶＲ１１の抵抗値になる。他の第１２および第１３右調整ユニットについても同様である。第１４右調整ユニットは、スイッチＳＷ１４２のみを有する。したがって、スイッチＳＷ１４２がオンすると、第１４右調整ユニットは抵抗ゼロとなる。第２粗調部の抵抗値は、スイッチがオンしている右調整ユニットの抵抗を並列に接続した時の抵抗値になる。このように、対応する左調整ユニットと右調整ユニットの抵抗の抵抗値は、同じである。

上記のように、第１粗調部と第２粗調部は、同じ構成を有し、微調部に対して対称になるように接続される。したがって、左調整ユニットにおいて、スイッチをＭ１のソースに、右調整ユニットにおいて、スイッチをＭ２のソースに、それぞれ接続してもよい。さらに、第１粗調部と第２粗調部の対応する左調整ユニットと右調整ユニットのスイッチは、同時にオン・オフされる。これにより、第１粗調部と第２粗調部は、スイッチの状態を変化させても、微調部に対して対称な状態を維持する。したがって、対応する左調整ユニットと右調整ユニットの２個のスイッチをオンした時には、左調整ユニットと右調整ユニットは、微調部に対して直列に接続されることになり、そこに含まれる２個の抵抗の抵抗値を加算した抵抗値を有する抵抗として寄与する。なお、以下の説明では、左調整ユニットと右調整ユニットのスイッチを合わせて１つのスイッチ動作として説明する。例えば、ＳＷ１１１とＳＷ１１２は同時にオン・オフされるので、ＳＷ１１をオン・オフすると称する。ＳＷ１２−ＳＷ１４についても同様である。また、左調整ユニットと右調整ユニットの抵抗値は、２つの抵抗の抵抗値を加算した抵抗値であり、それを粗調用調整ユニットの抵抗値と称する場合がある。

図４は、第１実施形態のゲイン可変の差動増幅回路における各抵抗の抵抗値の比率およびゲイン調整コードに応じたスイッチのオン・オフの選択を示す図であり、（Ａ）が抵抗値の比率を、（Ｂ）がゲイン調整コードとスイッチのオン・オフ関係を示す。

図４の（Ａ）において、ＳＷはスイッチＳＷ１−ＳＷ１４を示し、Runit no.は対応するスイッチを含む調整ユニットの抵抗に比を示す。ここでは、ＳＷ１１を含む調整ユニットの抵抗値およびＳＷ１２を含む調整ユニットの抵抗値を“１”とし、相対値で表している。ＳＷ１−ＳＷ１０の調整ユニットの抵抗値は、並列接続のため、値が大きいほどゲインの変化は小さくなる。ＳＷ１１−ＳＷ１４の調整ユニットの抵抗値も、同様に並列接続のため、値が大きいほどゲインの変化は小さくなる。なお、ＳＷ１−ＳＷ１０の調整ユニットの抵抗値とＳＷ１１−ＳＷ１４の調整ユニットの抵抗値は、直列接続のため、加算される。なお、図４の（Ａ）の抵抗比は一例であり、これに限られるものではない。

図４の（Ｂ）において、Code/Bitはゲイン調整コードをデコードした制御データを示し、横に伸びる数字はスイッチの番号を示し、制御データに対して表の値が“１”のスイッチをオンすることを示す。ここでは、制御データは、２０ステップの調整レベルを有する。例えば、制御データ＝“１１”の時には、ＳＷ１、ＳＷ１１（ＳＷ１１１，ＳＷ１１２）およびＳＷ１２（ＳＷ１２１，ＳＷ１２２）をオンし、他のスイッチはオフする。

図５は、第１実施形態のゲイン可変の差動増幅回路において、図４の（Ａ）に示す抵抗比および図４の（Ｂ）に示す制御データに対するスイッチのオン・オフを適用した場合の、前述の式におけるＲ_Sと差動増幅回路のゲイン(Gain)の変化を示す図である。Ｒ_Sは相対値であり、ゲインはｄＢ単位で示される。

Ｒ_Sは制御データに対して図５の（Ａ）に示すように変化し、それに応じて回路のゲインは図５の（Ｂ）に示すように、ほぼ線形に等ステップで変化する。このように、第１実施形態によれば、必要なゲイン可変幅を、少ない制御データ値の数(bit)で実現することができる。言い換えれば、例えば、ゲイン(gain)ステップを１ｄＢとすると、図１の（Ａ）の回路では、１９ｄＢのゲイン可変幅を得るのに制御データ値が２０(bit)必要なのに対し、第１実施形態では、同じ１９ｄＢの可変幅を得るのに１４の値(bit)で実現することができる。必要な抵抗の面積も１５％減らすことができる。さらに、必要なデータ数(bit)が増加すると、その効果はさらに大きくなる。

図６は、第１実施形態のゲイン可変の差動増幅回路を含み、ゲイン制御を行う半導体集積回路の構成を示す図である。

この半導体集積回路は、制御回路３１と、デコーダ３２と、増幅回路３３と、を有し、増幅回路３３が第１実施形態のゲイン可変の差動増幅回路である。制御回路３１は、増幅回路３３のゲインを制御するゲイン調整コードＣｏｄｅ＜ｘ：１＞を出力する。ここでは、ｘ＝５である。デコーダ３２は、ゲイン調整コードＣｏｄｅ＜ｘ：１＞を受けて、制御データＢｉｔ＜ｙ：１＞を出力する。ここでは、ｙ＝１４である。

図７は、増幅回路３３の構成を示す図である。
増幅回路３３は、図３に示した第１実施形態のゲイン可変の差動増幅回路と同じ構成を有する。図７では、第１電流源ＩＳ１および第２電流源ＩＳ２を、トランジスタのゲートにバイアス電圧Biasを印加した定電流回路で実現している。デコーダ３２からの制御データＢｉｔ＜１４：１＞のうちのＢｉｔ＜５：１＞はＳＷ１−ＳＷ５のゲートに、Ｂｉｔ＜１０：６＞はＳＷ６−ＳＷ１０のゲートに、Ｂｉｔ＜１４：１１＞はＳＷ１１−ＳＷ１４のゲートにそれぞれ印加される。

図８は、第１実施形態のゲイン可変の差動増幅回路を受信回路の初段の増幅回路に利用したＳＥＲＤＥＳ(Serializer-Deserializer)通信システムの構成を示す図である。
図８の通信システムは、送信回路４０と、通信経路４５と、受信回路５０と、を有する。送信回路４０は、内部で生成したパラレルデータをシリアルデータに変換して通信経路４５を介して受信回路５０に送信する。受信回路５０は、受信したシリアルデータをパラレルデータに変換する。

受信回路５０は、ＣＴＬＥ(Continuous Time Linear Equalizer)５１と、ＤＦＥ(Decision Feedback Equalizer)５２と、デマルチプレクサ５３と、制御回路５４と、デコーダ３２と、を有する。このＣＴＬＥ５１の中に、入力信号の周波数特性を制御するための増幅回路３３が含まれる。ＣＴＬＥ５１は、送信機から出力され、伝送特性により劣化した信号の周波数特性を補償するようにフィードバック制御される。制御回路５４は、デマルチプレクサ５３で復元されたデータからエラーを検出し、ＤＦＥ５２でエラーを低減するようにフィードバックをかける。以上の受信回路の構成は、広く知られているので、説明は省略する。

増幅回路３３は、第１実施形態のゲイン可変の差動増幅回路であり、受信信号の周波数特性を制御することにより、良好な受信が行えるように制御する。具体的には、受信状態に応じて増幅回路３３のゲインを変化させる。制御回路５４は、図６に示したゲイン調整コードを発生する機能を有しており、検出したエラーレートに基づいてゲイン調整コードを発生し、デコーダ３２に出力する。デコーダ３２は、ゲイン調整コードから制御データを生成して増幅回路３３に出力する。増幅回路３３は、制御データに応じてゲインを変化させる。これにより、増幅回路３３のゲインは、良好な受信が行える状態に制御される。なお、エラーレートの代わりに、受信状態を表すアイパターンの開口率などを検出し、開口率に応じてゲイン調整コードを発生するようにしてもよい。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１１Ａ 第１粗調部
１１Ｂ 第２粗調部
１２ 微調部
２１ 粗調部
２２Ａ 第１微調部
２２Ｂ 第２微調部
Ｍ１、Ｍ２ トランジスタ
ＲＬ１ 第１負荷抵抗
ＲＬ２ 第２負荷抵抗
ＩＳ１ 第１電流源
ＩＳ２ 第２電流源

Claims (6)

1. 差動対をなす第１トランジスタおよび第２トランジスタと、
   前記第１トランジスタおよび第２トランジスタのドレインと一方の電源線との間にそれぞれ接続される第１負荷および第２負荷と、
   前記第１トランジスタおよび第２トランジスタのソースと他方の電源線との間に接続される電流源と、
   前記第１トランジスタおよび第２トランジスタのソース間に接続される抵抗部と、を備え、
   前記抵抗部は、
   前記抵抗部の抵抗値を、第１の値以上の間隔で変化させる粗調部と、
   前記抵抗部の抵抗値を、前記第１の値より小さい第２の値以下の間隔で変化させる微調部と、を備え、
   前記粗調部と前記微調部の一方は、同じ構成の第１側方調整部と、第２側方調整部と、を備え、
   前記第１側方調整部および前記第２側方調整部は、前記粗調部と前記微調部の他方である中央調整部の両側に対称に接続されると共に前記第１トランジスタおよび第２トランジスタのソースにそれぞれ接続され、
   前記中央調整部は、前記第１側方調整部および前記第２側方調整部との２つの接続ノードに対して対称な構成を有する
   ことを特徴とする差動増幅回路。
2. 前記中央調整部は、並列に接続された複数の中央調整ユニットを有し、
   各中央調整ユニットは、中央スイッチと、前記中央スイッチの両側に接続された２個の中央抵抗と、を有する請求項１に記載の差動増幅回路。
3. 前記第１側方調整部および前記第２側方調整部のそれぞれは、並列に接続された複数の側方調整ユニットを有し、
   各側方調整ユニットは、側方スイッチと、前記側方スイッチに接続された側方抵抗と、を有し、
   前記第１側方調整部および前記第２側方調整部の前記側方スイッチおよび前記側方抵抗は、前記中央調整部に対して対称に配置され、
   前記第１側方調整部および前記第２側方調整部の対応する２個の前記側方スイッチは、同時にオンまたはオフされる請求項１または２に記載の差動増幅回路。
4. 制御データに応じてゲインが変化する差動増幅回路と、
   前記差動増幅回路のゲイン調整コードを出力する制御回路と、
   前記ゲイン調整コードを前記制御データに変換して前記差動増幅回路に印加するデコーダと、を備え、
   前記差動増幅回路は、
   差動対をなす第１トランジスタおよび第２トランジスタと、
   前記第１トランジスタおよび第２トランジスタのドレインと一方の電源線との間にそれぞれ接続される第１負荷および第２負荷と、
   前記第１トランジスタおよび第２トランジスタのソースと他方の電源線との間に接続される電流源と、
   前記第１トランジスタおよび第２トランジスタのソース間に接続される抵抗部と、を備え、
   前記抵抗部は、
   前記抵抗部の抵抗値を、第１の値以上の間隔で変化させる粗調部と、
   前記抵抗部の抵抗値を、前記第１の値より小さい第２の値以下の間隔で変化させる微調部と、を備え、
   前記粗調部と前記微調部の一方は、同じ構成の第１側方調整部と、第２側方調整部と、を備え、
   前記第１側方調整部および前記第２側方調整部は、前記粗調部と前記微調部の他方である中央調整部の両側に対称に接続されると共に前記第１トランジスタおよび第２トランジスタのソースにそれぞれ接続され、
   前記中央調整部は、前記第１側方調整部および前記第２側方調整部との２つの接続ノードに対して対称な構成を有し、
   前記粗調部および前記微調部の抵抗値は、前記制御データに応じて設定され、
   前記第１側方調整部および前記第２側方調整部は、同じ抵抗値を有することを特徴とする半導体集積回路。
5. 前記中央調整部は、並列に接続された複数の中央調整ユニットを有し、
   各中央調整ユニットは、中央スイッチと、前記中央スイッチの両側に接続された２個の中央抵抗と、を有する請求項４に記載の半導体集積回路。
6. 前記第１側方調整部および前記第２側方調整部のそれぞれは、並列に接続された複数の側方調整ユニットを有し、
   各側方調整ユニットは、側方スイッチと、前記側方スイッチに接続された側方抵抗と、を有し、
   前記第１側方調整部および前記第２側方調整部の前記側方スイッチおよび前記側方抵抗は、前記中央調整部に対して対称に配置され、
   前記第１側方調整部および前記第２側方調整部の対応する２個の前記側方スイッチは、同時にオンまたはオフされる請求項５に記載の半導体集積回路。

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