JP2008289144A - ガラス上の差動信号に対する終端補償 - Google Patents

Abstract

【課題】ガラス上のＩＴＯトレースの抵抗を差動インターフェースの終端抵抗の不可欠な一部として使用する。
【解決手段】インターフェース電極を具備する基板及び複数個の導体を介して相互に結合されている集積差動信号受信器回路を包含する装置において、基板上に装着されており且つ端部装着型インターフェース電極へ表面導体を介して結合されている集積差動信号受信器回路の動作をキャリブレーションするシステムにおいて、該表面導体の抵抗間の偏差に対して補償が与えられる。
【選択図】図１

Description

本願は、２００７年５月７日付で出願した米国仮特許出願第６０／９１６，３１８号の優先権を主張しており、その内容を引用によりここに取込む。

差動信号処理は最近の高速通信システムにおいて広く使用されている。その主要な利点は、伝統的なシングルエンド技術と比較して、電極消費がより低く、ノイズ免疫性がより高く且つ電磁干渉（ＥＭＩ）がより低いことである。差動インターフェースのより低い電圧スイング及びより大きな信号対雑音比は、又、一層高い達成可能な帯域幅を可能とし、ワイドなパラレルバスのシリアリゼーション及びデシリアリゼーションを必要とする解決に対しそれらを魅力のあるものとしており、電極及びシステムコストの両方における節約となっている。差動トランシーバは、又、本発明において考えられる相補的金属酸化物半導体（ＣＭＯＳ）集積回路（ＩＣ）製造技術において容易に実現することが可能である。

伝統的に、シリアル差動インターフェースを使用する適用例は、通信インフラストラクチャにおいて見られており、その場合に大量のデータが長い距離にわたって送信される。最近、ポータブルな消費者エレクトロニクス装置の急増は通常シングルエンド解決によってなされていたシリアル差動インターフェース技術の別の潜在的な適用をハイライトさせている。この適用は、ディスプレイインターフェース技術である。高解像度ディスプレイは多数のピクセルビットに対してワイドなパラレルインターフェースを必要とし、そのことは高いコスト、電力散逸及びシステム統合の困難性を発生させる。これらの問題は、特に、空間、システムコスト及び電力散逸が特に重要であるモバイル適用において深刻である。これらの適用においては、シリアル差動ディスプレインターフェース技術は、低いＥＭＩエミッション及びＲＦ干渉に対するより高い堅牢性等のその他の利点も提供する。

シリアルディスプレイインターフェース技術はしばらくの間知られていたが、その使用は通常制限されていた。１つの例においては、別個のシリアライザー（ｓｅｒｉａｌｉｚｅｒ）及びデシリアライザー（ｄｅｓｅｒｉａｌｉｚｅｒ）装置がアプリケーション又はグラフィックスプロセッサからのパラレルビデオデータをシリアルデータストリームへ変換し、それは、次いで、ディスプレイモジュール上でパラレル形態に逆変換される。次いで、データはパラレル態様でディスプレイドライバへ送られる。このアーキテクチャは、パラレル形態で高解像度ビデオデータを送信するために必要とされる多数の物理的な接続と関連するシステム統合問題を対処するものである。別の例においては、シリアルインターフェースはシングルエンド物理層技術の異なる変形例を使用する。

システム統合の観点からは、より望ましい解決は差動シリアルインターフェースであり、その場合にはシリアライザー及びデシリアライザーはアプリケーション／グラフィックスプロセッサ及びディスプレイドライバ内に夫々統合され、それにより電力の節約、コスト効率及び使用の容易性を増加させる。然しながら、差動シリアル技術は通信システムにおいて両方に動作するものであったが、それはディスプレイインターフェース適用例において使用されることは殆どなかった。そのことの少なくとも１つの理由は、フラットパネルディスプレイに使用される物質の特性、特に液晶ディスプレイ（ＬＣＤ）等のガラス基板を基礎としたディスプレイに基づくものである。

１つのアプローチにおいて、デシリアライザーはディスプレイドライバ内に統合される。現在のＬＥＤ製造技術は、典型的に、チップ・オン・ガラス（ＣＯＧ）を基礎としたディスプレイドライバを使用し、該ドライバはガラスの表面へ直接的に導電性バンプを介して表面装着される集積回路であり、ポータブルな適用例に対して適切であり且つコンパクトなディスプレイモジュールとなる。別のアプローチにおいては、ガラスの端部へ信号が送られるより大きなガラスパネルの場合に広く使用されており、ディスプレイドライバＩＣは特別のコネクタを介してガラスへ取付けられている別個の付加されるプリント回路基板（ＰＣＢ）を介してガラスへ接続される。

図１を参照すると、差動信号処理技術の２つの一般的なタイプが存在しており、即ち電極モードと電流モードである。両方の場合において、１組のスイッチが受信器における終端抵抗を介して送信器からの及び送信器へ戻る信号用電流の流れを制御する。電流モード送信器においては、信号用電流は２個の電流源、即ちプルアップ経路用の１個とプルダウン経路用の１個、の助けを借りて設定される。電圧モード送信器においては、信号用電流は、送信器における調整された供給電圧、ドライバ出力インピーダンス及び終端抵抗ＲＰＲへ適用されるオームの法則を介して間接的に設定される。

いずれの場合においても、受信器は入力ピンＤＰ，ＤＭの間に接続される終端抵抗ＲＴＲを横断しての差動電圧の符号を区別する電圧モード高速比較器である。終端抵抗の値は該インターフェースの正しい動作にとって重要である。それは、通常、受信器入力における反射を取除くために受信器と送信器とを接続する伝送線の特性差動インピーダンスと等しく選択される。該抵抗値は、又、受信器の入力において充分な差動電圧を保証するのに充分に高いものでなければならない。従って、最適な終端抵抗値は、通常、５０Ωのシングルエンド特性インピーダンスＺ０を具備する信号伝送媒体を使用するシステムに対しては８０−１２５Ωの範囲内に選択される。

典型的な通信システムにおける信号伝送媒体は、信号伝搬用の伝送線（ＴＬ）の構成を可能とさせる特性を具備する物質を使用する。これらの物質は、通常、非常に低い直流（ＤＣ）即ち抵抗性損失を有しており且つ信号強度の損失が最小で長距離にわたりデータを送信することを可能とさせる。このような伝送媒体の例は、ＰＣＢ基板上の銅トレース及び同軸ケーブルを包含している。ＬＣＤディスプレイ等のガラス上のシステムにおいては、伝送媒体は主に接続のより高いＤＣ抵抗により特性付けられる非常に異なる特性を有しており、それによりそれらを伝送線というよりはより離散的な抵抗のように見えるものとさせている。

ＣＯＧ技術において使用される物質はＩＴＯ及びＡＣＦである。インジウム錫酸化物（ＩＴＯ）はガラス上の電気的接続を形成するためにＬＣＤ製造業者によって使用される半透明又は透明な導電膜である。ＩＴＯの機械的、化学的及び熱的特性は、それをリソグラフィ及びエッチ等の多くの標準的なＩＣ製造技術と適合性のあるものとしており、それにより良好に制御された機械的及び電気的特性でもって相互接続を形成することを可能としている。接着性導電膜（ＡＣＦ）はＩＣをガラス上のＩＴＯトレースへボンディングする場合の助けとして使用される導電性接着剤であり、中間的ステップとして使用され且つボンディング手順が完了した後にチップ対ガラス接続の電気的特性に殆ど影響を有するものではない。

図２を参照すると、ＩＣからガラス端部コネクタへのガラス上の関連する電気的接続部を具備するガラスへ接着されているＩＣを具備するシステムの１例が示されている。

図３を参照すると、上述したように、ガラス上のＩＴＯトレースが顕著なＤＣ抵抗ＲＰ、例えば５０−５００Ω／□の範囲内の抵抗を有しており、それによりＣＯＧディスプレイドライバの場合におけるように受信器がガラス上に配置された場合に差動リンクの実効的終端抵抗を増加させる。従来の差動受信器はその入力ピンにおいて差動電圧を検知し、且つこれらのピンを横断しての電圧はＩＴＯトレースの直列抵抗によって発生される分圧効果に起因して著しく減少される。

図４を参照すると、従来の相互接続の等価な電気的模式図の簡単な解析は、シリアルインターフェースの性能が劣化されるような差動受信器の入力ＤＰＴＲ，ＤＭＴＲを横断しての信号対雑音比（ＳＮＲ）を減少させるのにこのような電圧減少が充分に顕著なものである場合があることを示している。更に、異なる環境条件下において及び製造業者間においてのＩＴＯ物質の特性における変動は終端抵抗においてより高い変動を発生し、それにより異なるシステムにおいて異なるベンダーからのディスプレイモジュールとアプリケーション／グラフィックスプロセッサとの間の相互運用を阻害するか又は阻止することとなる。

図５を参照すると、ガラスへ接着したＩＣへＰＣＢ上の差動送信器を接続するための差動信号処理技術を具備するＣＯＧシステムの平面図が与えられている。ガラス上のＩＴＯトレースの関連する寄生抵抗も示されている。このような終端抵抗における変動はガラス上のトレースの抵抗が５Ωへ制限されているモバイルインダストリプロセッサインターフェース（ＭＩＰＩ）アライアンスによって促進されているようなモバイルシステムに対する低パワーチップ対チップ相互接続に対する新たな業界標準仕様と適合性のあるものではない。従って、解決すべき問題は以下の如く要約することが可能であり、即ちガラス上の相互接続の高いＤＣ抵抗及びそれらの製造上の変動が差動信号のオンチップ終端に対する標準をＣＯＧ適用において非現実的なものとしている。１つの解決法は差動信号処理又はＣＯＧ技術のいずれの利点をも犠牲にすること無しにこれらの欠点の両方に対処することである。

本特許請求の範囲に記載する発明によれば、上述した問題に対する１つの解決は、ガラス上のＩＴＯトレースの抵抗を差動インターフェースの終端抵抗の不可欠な一部として使用することである。基板上に装着されており且つ表面導体の抵抗間での偏差に対する補償が与えられている端部装着型インターフェース電極へ表面導体を介して結合されている集積差動信号受信器回路の動作をキャリブレーションするシステムが提供される。

本特許請求の範囲に記載する発明の１実施例によれば、インターフェース電極を具備する基板及び複数個の導体を介して相互に結合されている集積差動信号受信器回路は、基板と、電極と、導体と、集積差動信号受信器回路とを包含している。第一及び第二インターフェース電極が信号電圧と信号電流とを持っている差動信号を伝達するために基板上に配置されている。第一及び第二導体が該基板上に配置されており且つ該信号電流を導通させるために第一及び第二インターフェース電極へ結合されており、且つ第三及び第四導体が該基板上に配置されており且つ信号電圧を伝達するために第一及び第二インターフェース電極へ結合されている。集積差動信号受信器回路が第一、第二、第三及び第四導体へ結合されており、且つ信号電流を導通させるための抵抗性回路を包含しており、その場合に該信号電圧は第一及び第二導体及び該抵抗性回路による信号電流の導通に関連する大きさを持っており、且つ該集積差動信号受信器回路は信号電圧を検知し且つそれに応答して対応する出力信号を供給する増幅器回路を包含している。

本特許請求の範囲に記載する発明の別の実施例によれば、インターフェース電極を具備する基板及び複数個の導体を介して相互に結合されている集積抵抗キャリブレーション回路は、基板と、電極と、導体と、集積キャリブレーション回路とを包含している。第一及び第二インターフェース電極は、キャリブレーション電流及び関連するキャリブレーション電圧を伝達するために基板上に配置されている。第一及び第二導体は該基板上に配置されており且つキャリブレーション電流を導通させるために第一及び第二インターフェース電極へ結合されており、第三及び第四導体は該基板上に配置されており且つキャリブレーション電圧を伝達するために第一及び第二インターフェース電極へ結合されており、且つ第五導体が該基板上に配置されており且つ第一及び第二インターフェース電極のうちの１つへ結合されるものであり且つキャリブレーション電流を導通させる。集積キャリブレーション回路は第一、第二、第三、第四、第五導体へ結合されており、且つキャリブレーション電流を供給するための電流源回路、キャリブレーション電流を導通させ且つ１個又はそれ以上の制御信号に関連している大きさを持っている抵抗を包含している抵抗性回路であって、該キャリブレーション電圧が第一及び第二導体及び抵抗性回路抵抗によるキャリブレーション電流の導通に関連している大きさを持っている抵抗性回路、及び該抵抗性回路へ結合されておりキャリブレーション電圧を検知し且つそれに応答して１個又はそれ以上の制御信号を供給する制御回路を包含している。

本特許請求の範囲に記載した発明の別の実施例によれば、インターフェース電極を具備している基板及び複数個の電極を介して相互に結合されている集積キャリブレーション及び差動信号受信器回路は、基板と、電極と、導体と、集積キャリブレーション及び差動信号受信器回路とを包含している。第一及び第二キャリブレーション電極は、キャリブレーション電流と関連するキャリブレーション電圧とを伝達させるために該基板上に配置されている。第一及び第二キャリブレーション導体は該基板上に配置されており且つキャリブレーション電流を導通させるために第一及び第二インターフェース電極へ結合されており、第三及び第四キャリブレーション導体は該基板上に配置されており且つキャリブレーション電圧を伝達させるために第一及び第二キャリブレーション電極へ結合されており、且つ第五キャリブレーション導体は該基板上に配置されており且つ第一及び第二キャリブレーション電極のうちの１つへ結合されるべきものであり且つキャリブレーション電流を導通させる。第一及び第二信号電極は、信号電圧と信号電力とを持っている差動信号を伝達させるために該基板上に配置されている。第一及び第二信号導体は該基板上に配置されており且つ信号電流を導通させるために第一及び第二信号電極へ結合されており、且つ第三及び第四信号導体は該基板上に配置されており且つ信号電圧を伝達させるために第一及び第二信号電極へ結合されている。集積キャリブレーション及び差動信号受信器回路が第一、第二、第三、第四、第五キャリブレーション導体及び第一、第二、第三、第四信号導体へ結合されており、且つキャリブレーション電流を供給するための電流源回路、キャリブレーション電流を導通させ且つ１個又はそれ以上の制御信号へ関連している大きさを持っている抵抗を包含している第一抵抗性回路であって、該キャリブレーション電圧が第一及び第二キャリブレーション導体及び第一抵抗性回路抵抗によるキャリブレーション電流の導通に関連している大きさを持っている第一抵抗性回路、キャリブレーション電圧を検知するために第一抵抗性回路へ結合されており且つそれに応答して１個又はそれ以上の制御信号を供給する制御回路、信号電流を導通させ且つ該１個又はそれ以上の制御信号のうちの少なくとも１つに関連している大きさを持っている第二抵抗性回路であって、該信号電圧が第一及び第二信号導体及び第二抵抗性回路による信号電流の導通に関連している大きさを持っている第二抵抗性回路、及び信号電圧を検知し且つそれに応答して対応する出力信号を供給する増幅器回路、を包含している。

以下の詳細な説明は添付の図面を参照して本特許請求の範囲に記載した発明の例示的実施例に関するものである。このような説明は例示的なものであって本発明の範囲に関して制限するものではないことが意図されている。このような実施例は当業者が本発明を実施することを可能とするのに充分詳細に記載されており、且つ本発明の範囲又は精神から逸脱すること無しに幾らかの変形例を伴ってその他の実施例を実施することが可能であることが理解される。

本開示全体にわたって、文脈からそうでないことの明示的な表示がない場合には、記載される個々の回路要素は単一又は複数のものとすることが理解される。例えば、「回路（ｃｉｒｃｕｉｔ）」及び「回路（ｃｉｒｃｕｉｔｒｙ）」という用語は単一のコンポーネント又は複数のコンポーネントのいずれかを包含する場合があり、それらのコンポーネントは能動的及び／又は受動的のいずれかであり且つそれらは接続されているか又はその他の態様で一体的に結合されて（例えば、１個又はそれ以上の集積回路チップとして）記載する機能を提供する。更に、「信号」という用語は１個又はそれ以上の電流、１個又はそれ以上の電圧、又はデータ信号を意味する場合がある。図面中において、同様の又は関連する要素は同様の又は関連するアルファベット、数字又は英数字指標を有している。更に、本発明をディスクリートな電子回路（好適には、１個又はそれ以上の集積回路チップの形態において）を使用する実現例に関して説明するが、このような回路のいずれの部分の機能は、処理すべき信号周波数又はデータレートに依存して、１個又はそれ以上の適宜にプログラムされたプロセッサを使用して代替的に実現することが可能である。

図６を参照すると、ガラス端部とディスプレイドライバＩＣとの間のＩＴＯ相互接続のトポロジィは従来の実現例と比較して差動リンク当たり２個の付加的な電極又はピンを具備する差動受信器ＩＣを包含している。一対ＤＰ_TR，ＤＭ_TRはガラス端部を終端抵抗へ接続するために使用され、且つ他方の対ＤＰ_RC，ＤＭ_RCは受信器ピンにおいてではなくガラス端部において差動電圧を検知するために使用され、即ち、受信器検知装置及び終端抵抗はＩＣ上の入力／出力（Ｉ／Ｏ）電極を共用する。

図７を参照すると、図６の回路のトポロジィに対する等価な回路図が示されている。良く知られているように、ＣＭＯＳ技術においては、受信器検知装置はＰ型又はＮ型電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ又はＮ−ＭＯＳＦＥＴ）のいずれか、又はその組合わせである。そのゲート端子におけるＭＯＳＦＥＴの入力インピーダンスは極めて高い。従って、ガラス端部と検知装置との間の、即ちＤＰ_FとＤＰ_RCとの間及びＤＭ_FとＤＭ_RCとの間のＩＴＯトレースを横断しての電圧降下は非常に低く且つ実効的に無視することが可能である。

ガラス端部と終端抵抗との間のＩＴＯトレースは、以下に説明するように、そのリンクに対する目標とする差動終端抵抗−所定の最小のダイ上終端抵抗の半分を超えるものではない抵抗を有するべきである。これらの抵抗の特定の値は特定の適用例条件及び使用されるべき物質の特性に基づいて決定されるべきである。提案される比はＩＴＯトレースの各々に対する必要とされる差動終端の約４５％及びダイ上終端に対して１０％である場合がある。例えば、目標とする全終端抵抗Ｒ_TR＋２×Ｒ_Pの場合に、公称値は抵抗Ｒ_Pに対して４５Ω及び抵抗Ｒ_TRに対して１０Ωとすべきである。ＩＴＯトレースの抵抗がそのリンクに対する目標とする差動終端抵抗の半分に極めて近付くか又は実質的に等しい場合には、ダイ上終端抵抗は非常に低い抵抗回路として（例えば、抵抗動作モードで動作される１個又はそれ以上のＭＯＳＦＥＴ）又は事実上ゼロ抵抗の回路として（Ｒ_TR＝０、例えばダイのメタリゼーション層の一部として形成された導体の選択した長さの形態において）実現することが可能である。

好適には、差動インターフェースのチャンネルは、ガラス端部とディスプレイドライバＩＣとの間のＩＴＯ相互接続に対して実質的に類似したトポロジィ、寸法及び物理的特性を有するべきである。このことは、補償期間中に全てのチャンネルに対して同様の制御励起を印加させることを可能とし、これにより各チャンネルを別個に補償することの必要性を回避する。

図８及び９を参照すると、レプリカＩＴＯ相互接続及びダイ上検知及び終端抵抗を補償回路及び等価電気回路が、夫々、本特許請求の範囲に記載した発明に従って示されている。図示したように、ガラス端部と差動受信器との間のＩＴＯ相互接続のレプリカは、ガラス端部と終端抵抗との間のＩＴＯトレースの抵抗を間接的に測定するために使用される。このレプリカインターフェースは、差動チャンネルに対する相互接続と同一のトポロジィ、寸法及び物理的特性を有するべきである。図示したように、ディスプレイドライバＩＣは、レプリカインターフェースを内部終端抵抗補償回路へ接続するために５個の付加的なピンを持っている。該補償回路は、電極Ｃ_F，ＤＰ_F，ＤＭ_Fを介してレプリカインターフェースへ精密な基準電流を供給する電流源Ｉ_CALを包含している。ＩＴＯトレースの抵抗及びダイ上終端抵抗の和に比例する差動電圧Ｖ_DPRC−Ｖ_DMRCが差動差ウインドウ比較器の第一差動対入力電極ＤＰ_RC，ＤＭ_RVを横断して表われる。この差動差ウインドウ比較器は制御信号ＵＰ，ＤＮを該補償回路及びデータ信号受信器回路のダイ上終端抵抗Ｒ_TRを制御するためにＮビットワード即ち信号を供給するためのアナログ・デジタル変換（ＡＤＣ）回路を具備するステートマシンへ供給する。

図１０を参照すると、第一基準電圧Ｖ_REFUT＝Ｉ_CAL×（Ｒ_TRTARG−Ｒ_TOL）が差動差ウインドウ比較器の第一基準入力に表われ且つ第二基準電圧Ｖ_REFDN＝Ｉ_CAL×（Ｒ_TRTARG＋Ｒ_TOL）が図示した如く差動差ウインドウ比較器の第二基準入力に表われる（抵抗Ｒ_TRTARGは差動インターフェースの目標とする終端抵抗値であり、且つＲ_TOLは、この終端抵抗を制御することが意図されている補償に対する公差である）。差動差ウインドウ比較器は、測定された差動電圧Ｖ_DTRC−Ｖ_DMRCを基準電圧Ｖ_REFUP，Ｖ_REFDNと比較して、それが所望の公差ウインドウ内にあるか否かを決定する。

測定電圧が所望の公差ウインドウにある場合には、補正作用が必要とされることはない。測定電圧が該ウインドウの外である場合には、補正作用が必要とされる。補正作用は、終端抵抗Ｒ_TRを増加させねばならない場合には信号ＵＰを活性化させることにより、且つそれが減少されねばならない場合には信号ＤＮを活性化させることにより告知され、且つ結合された抵抗値を公差ウインドウ内とさせるために終端抵抗Ｒ_TRの値を増加させるか減少させることによりダイ上終端抵抗Ｒ_TRへ印加される。

差動差ウインドウ比較器は、ガラス端部電極ＤＰ_F，ＤＮ_Fにおける差動電圧を基準電圧と比較する。従って、検知された差動電圧Ｖ_DPRC−Ｖ_DMRCを発生する場合に使用されていない基準電流Ｉ_CALに対する経路のいずれかのセグメントを横断しての電圧降下はキャリブレーションのために使用されることはなく、それによりガラス上及び外部においてこれらの信号の経路付けを行う上での柔軟性を可能としている。

図１１を参照すると、ダイ上終端抵抗は、所望により、デジタル又はアナログのいずれかの形態で制御することが可能である。デジタル的に制御される補償抵抗は、図示した如くスイッチによって制御される１組の抵抗を介して実現することが可能である。この場合には、この抵抗バンクの結合抵抗が終端抵抗の短調的な制御を保証するために、抵抗値を適宜選択するか又はデジタル制御信号に対する正しいエンコーディングのいずれかにより二進コード化される。アナログ制御される抵抗は、良く知られた技術に従って電圧制御型抵抗として使用されるＭＯＳＦＥＴのゲート電圧を変化させることにより調節することが可能である。デジタル制御は、そのノイズ免疫性及び全体的な堅牢性がより良好であるという理由によりしばしば実施される場合がある。

図１２を参照すると、複数の差動チャンネルのダイ上の終端抵抗Ｒ_TRを上述した如くダイ上終端抵抗Ｒ_TRへ印加される制御信号（デジタル又はアナログ）で制御することが可能である１例が示されている。

図１３を参照すると、デジタル態様でダイ上終端抵抗を制御する代替的技術は、ダイ上終端抵抗Ｒ_TRを制御するためにＮビットワードを供給するためにデジタル格納要素（揮発性又は非揮発性）、例えばＲＡＭ，ＲＯＭ又はＥＥＰＲＯＭを使用することを包含している。制御データに対する複数の値をＡＤＣ回路（図８）から受取った後に格納することが可能であり、又は例えば所定の制御データが格納されているか又は発生されるオフチップの格納要素又はプログラミング回路等のデジタル制御データの別の供給源（不図示）から受取られた後に格納することが可能である。更なる代替例として、制御データの供給源はオフチップとすることが可能であり、そのＮビット制御ワードは１個又はそれ以上のインターフェース電極を介して受取られる。

前述した説明に基づいて、本特許請求の範囲に記載した発明に基づく終端抵抗制御は、ディスプレイドライバＩＣに対する付加的な電極、補償回路に対する付加的なＩＴＯトレース及び幾らかの付加的な電力を必要とするものであるが、差動インターフェースの改善された動作に対する制御された差動終端抵抗の結果的に得られる利点は顕著なものであることが容易に理解される。更に、本特許請求の範囲に記載した発明に基づく終端抵抗制御は、同一のディスプレイドライバＩＣで異なるＬＣＤガラスが使用される場合にディスプレイモジュールデザインにおける差異に対する補償を与え、それにより相互運用性の付加的な利点を与え、従って最終的な適用のコストを減少させる。従って、本特許請求の範囲に記載した発明は、ＣＯＧ適用におけるＩＴＯ相互接続においての抵抗損失に対しＣＭＯＳ差動受信器に対するダイ上終端の簡単且つ信頼性のある補償を与える。更に容易に理解されるように、前述した説明はＬＥＤディスプレイ上のディスプレイドライバに関するものであるが、本特許請求の範囲に記載した発明は、ガラス表面へ接着された集積回路と通信するためにＣＭＯＳ差動インターフェースを使用するその他の適用において使用することが可能である。

本発明の構成及び動作方法における種々のその他の修正及び変形は本発明の範囲及び精神から逸脱すること無しに当業者にとって自明なものである。本発明を特定の好適実施例に関連して説明したが、特許請求の範囲に記載される本発明はこのような特定の実施例に不当に制限されるべきものでないことを理解すべきである。特許請求の範囲は、本発明の範囲を定義し且つこれらの特許請求の範囲内の構成及び方法及びそれらの均等物はそれによりカバーされることが意図されている。

電圧モード及び電流モード差動信号リンクに対する基本的な回路アーキテクチャを示した概略図。 「チップ・オン・ガラス」（ＣＯＧ）としても知られている集積回路をガラス基板へボンディングする典型的な例を示した概略図。 ＣＯＧ受信器に対する従来の差動信号接続を示した概略図。 図３の差動信号接続に対する等価回路を示した概略図。 プリント回路基板（ＰＣＢ）及びＣＯＧ回路モジュールを具備するシステムを示した概略図。 本特許請求の範囲に記載した発明の１実施例に基づくＣＯＧ受信器に対する差動信号接続を示した概略図。 図６の差動信号接続に対する等価回路を示した概略図。 本特許請求の範囲に記載した発明の別の実施例に基づく終端補償回路と共に使用するのに適した差動差ウインドウ比較器の回路図。 本特許請求の範囲に記載した別の実施例に基づくＣＯＧ受信器用の終端補償回路を具備した差動信号接続を示した概略図。 図９の終端補償回路を具備する差動信号接続に対する等価回路を示した概略図。 図９の終端補償回路の一部としてのデジタル制御を与える１例を示した概略図。 集積回路内の複数の差動信号終端を補償するための図９の終端補償回路の使用を示した概略図。 図９の終端補償回路の別の実施例を示した概略図。

Claims (19)

1. インターフェース電極を具備する基板及び複数個の導体を介して相互に結合されている集積差動信号受信器回路を包含する装置において、
   基板、
   前記基板上に配設されており信号電圧と信号電流とを持っている差動信号を伝達する第一及び第二インターフェース電極、
   前記基板上に配設されており且つ前記信号電流を導通させるために前記第一及び第二インターフェース電極へ結合されている第一及び第二導体、
   前記基板上に配設されており且つ前記信号電圧を伝達するために前記第一及び第二インターフェース電極へ結合されている第三及び第四導体、
   前記第一、第二、第三及び第四導体へ結合されており且つ、
   前記信号電流を導通させるための導電性回路であって、前記信号電圧が前記第一及び第二導体及び前記導電性回路によって前記信号電流の前記導通に関連している大きさを有している導電性回路、及び
   前記信号電圧を検知し且つそれに応答して対応する出力信号を供給する増幅器回路、
   を包含している集積差動信号受信器回路、
   を有している装置。
2. 請求項１において、前記第一、第二、第三及び第四導体が、夫々、実質的に相互に等しい第一、第二、第三及び第四電気抵抗を有している装置。
3. 請求項１において、前記第一、第二、第三及び第四導体が、夫々、第一、第二、第三及び第四導電性膜トレースを有している装置。
4. 請求項１において、前記導電性回路が１個又はそれ以上の制御信号に関連している大きさを持っている抵抗を包含しており、且つ前記信号電圧が前記第一及び第二導体及び前記導電性回路抵抗によって前記信号電流の前記導通へ関連している大きさを持っている装置。
5. 請求項１において、前記導電性回路が抵抗動作モードで動作される１個又はそれ以上のトランジスタを有している装置。
6. 請求項１において、前記増幅器回路が差動増幅器回路を有している装置。
7. インターフェース電極を具備する基板及び複数個の導体を介して相互に結合されている集積抵抗キャリブレーション回路を包含している装置において、
   基板、
   前記基板上に配設されておりキャリブレーション電流及び関連するキャリブレーション電圧を伝達する第一及び第二インターフェース電極、
   前記基板上に配設されており且つ前記キャリブレーション電流を導通させるために前記第一及び第二インターフェース電極へ結合されている第一及び第二導体、
   前記基板上に配設されており且つ前記キャリブレーション電圧を伝達させるために前記第一及び第二インターフェース電極へ結合されている第三及び第四導体、
   前記基板上に配設されており且つ前記第一及び第二インターフェース電極のうちの１つへ結合されるべきものであって且つ前記キャリブレーション電極を導通させる第五導体、
   前記第一、第二、第三、第四及び第五導体へ結合されており且つ
   前記キャリブレーション電流を供給するための電流源回路、
   前記キャリブレーション電流を導通し且つ１個又はそれ以上の制御信号へ関連している大きさを持っている抵抗を包含している導電性回路であって、前記キャリブレーション電圧が前記第一及び第二導体及び導電性回路抵抗によって前記キャリブレーション電流の前記導通へ関連している大きさを持っている導電性回路、及び
   前記キャリブレーション電圧を検知し且つそれに応答して前記１個又はそれ以上の制御信号を供給するために前記導電性回路へ結合されている制御回路、
   を包含している集積キャリブレーション回路、
   を有している装置。
8. 請求項７において、前記第一、第二、第三及び第四導体が、夫々、実質的に相互に等しい第一、第二、第三及び第四電気抵抗を持っている装置。
9. 請求項７において、前記第一、第二、第三、第四及び第五導体が、夫々、第一、第二、第三、第四、第五導電性膜トレースを有している装置。
10. 請求項７において、前記導電性回路が抵抗動作モードにおいて動作される１個又はそれ以上のトランジスタを有している装置。
11. 請求項７において、前記導電性回路が、
    複数個の抵抗、
    前記複数個の抵抗へ結合されており且つ前記複数個の抵抗のうちの１個又はそれ以上が前記キャリブレーション電流の夫々の部分を導通させるように前記１個又はそれ以上の制御信号に応答するスイッチング回路、
    を有している装置。
12. 請求項７において、前記制御回路が、
    前記キャリブレーション電圧と１個又はそれ以上の基準電圧とを比較し且つそれに応答して１個又はそれ以上のキャリブレーション信号を供給する信号比較回路、及び
    前記１個又はそれ以上のキャリブレーション信号を前記１個又はそれ以上の制御信号へ変換させるために前記信号比較回路へ結合されている信号変換回路、
    を有している装置。
13. インターフェース電極を具備する基板及び複数個の導体を介して相互に結合されている差動信号受信器回路を包含している装置において、
    基板、
    前記基板上に配設されておりキャリブレーション電流及び関連するキャリブレーション電圧を伝達する第一及び第二キャリブレーション電極、
    前記基板上に配設されており且つ前記キャリブレーション電流を導通させるために前記第一及び第二インターフェース電極へ結合されている第一及び第二キャリブレーション導体、
    前記基板上に配設されており且つ前記キャリブレーション電圧を伝達させるために前記第一及び第二キャリブレーション電極へ結合されている第三及び第四キャリブレーション導体、
    前記基板上に配設されており且つ前記第一及び第二キャリブレーション電極のうちの１つへ結合されるべきものであって且つキャリブレーション電流を導通させる第五キャリブレーション導体、
    前記基板上に配設されており信号電圧と信号電流とを持っている差動信号を伝達させる第一及び第二信号電極、
    前記基板上に配設されており且つ前記信号電流を導通させるために前記第一及び第二信号電極へ結合されている第一及び第二信号導体、
    前記基板上に配設されており且つ前記信号電圧を伝達させるために前記第一及び第二信号電極へ結合されている第三及び第四信号導体、
    前記第一、第二、第三、第四及び第五キャリブレーション導体及び前記第一、第二、第三及び第四信号導体へ結合されており、且つ
    前記キャリブレーション電流を供給するための電流源回路、
    前記キャリブレーション電流を導通させ且つ１個又はそれ以上の制御信号へ関連している大きさを持っている抵抗を包含している第一導電性回路であって、前記キャリブレーション電圧が前記第一及び第二キャリブレーション導体及び前記第一導電性回路抵抗によって前記キャリブレーション電流の前記導通へ関連している大きさを持っている第一導電性回路、
    前記第一導電性回路へ結合されており前記キャリブレーション電圧を検知し且つそれに応答して前記１個又はそれ以上の制御信号を供給する制御回路、
    前記信号電流を導通させ且つ前記１個又はそれ以上の制御信号のうちの少なくとも１個に関連している大きさを持っている抵抗を包含している第二導電性回路であって、前記信号電圧が前記第一及び第二信号導体及び前記第二導電性回路によって前記信号電流の前記導通へ関連している大きさを持っている第二導電性回路、及び
    前記信号電圧を検知し且つそれに応答して対応する出力信号を供給する増幅器回路、
    を包含している集積キャリブレーション及び差動信号受信器回路、
    を有している装置。
14. 請求項１３において、
    前記第一、第二、第三及び第四キャリブレーション導体が、夫々、実質的に相互に等しい第一、第二、第三及び第四電気抵抗を持っており、且つ
    前記第一、第二、第三及び第四信号導体が、夫々、実質的に相互に等しい第五、第六、第七及び第八電気抵抗を持っている、
    装置。
15. 請求項１３において、
    前記第一、第二、第三、第四及び第五キャリブレーション導体が、夫々、第一、第二、第三、第四及び第五導電性膜トレースを有しており、且つ
    前記第一、第二、第三及び第四信号導体が、夫々、第六、第七、第八及び第九導電性膜トレースを有している、
    装置。
16. 請求項１３において、
    前記第一導電性回路が第一抵抗動作モードで動作される第一の１個又はそれ以上のトランジスタを有しており、且つ
    前記第二導電性回路が第二抵抗動作モードで動作される第二の１個又はそれ以上のトランジスタを有している、
    装置。
17. 請求項１３において、
    前記第一導電性回路が、
    第一複数個の抵抗、及び
    前記第一複数個の抵抗へ結合されており且つ前記第一複数個の抵抗のうちの１個又はそれ以上が前記キャリブレーション電流の夫々の部分を導通させるように前記１個又はそれ以上の制御信号に応答する第一スイッチング回路、
    を有しており、且つ
    前記第二導電性回路が、
    第二複数個の抵抗、及び
    前記第二複数個の抵抗へ結合されており且つ前記第二複数個の抵抗のうちの１個又はそれ以上が前記信号電流の夫々の部分を導通させるように前記１個又はそれ以上の制御信号のうちの前記少なくとも１個に応答する第二スイッチング回路、
    を有している、装置。
18. 請求項１３において、前記制御回路が、
    前記キャリブレーション電圧と１個又はそれ以上の基準電圧とを比較し且つそれに応答して１個又はそれ以上のキャリブレーション信号を供給する信号比較回路、及び
    前記信号比較回路へ結合されており前記１個又はそれ以上のキャリブレーション信号を前記１個又はそれ以上の制御信号へ変換させる信号変換回路、
    を有している装置。
19. 請求項１３において、前記増幅器回路が差動増幅器回路を有している装置。

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