KR20200054387A - 와이드 입출력을 갖는 스토리지 장치 및 그 동작 방법 - Google Patents
와이드 입출력을 갖는 스토리지 장치 및 그 동작 방법 Download PDFInfo
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Abstract
불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법이 개시된다. 상기 방법은 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호 및 쓰기 인에이블 신호를 인에이블 시키는 단계, 커맨드 및 어드레스를 포함하는 복수의 데이터 신호들을 불휘발성 메모리 장치로 전송하는 단계, 커맨드가 전송된 후 커맨드 래치 인에이블 신호를 디스에이블 시키는 단계, 그리고 어드레스가 전송된 후 어드레스 래치 인에이블 신호 및 쓰기 인에이블 신호를 디스에이블 시키는 단계를 포함한다. 복수의 데이터 신호들이 전송되는 DQ 라인들의 개수는, 복수의 데이터 신호들을 구성하는 각 데이터 신호의 비트 수보다 많을 수 있다.
Description
본 발명은 스토리지 장치에 관한 것으로, 좀 더 상세하게는 와이드 입출력을 갖는 스토리지 장치의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
특히, 플래시 메모리 장치는 대용량의 저장 매체로써 널리 사용되며, 플래시 메모리에 대한 동작을 정의하는 다양한 스펙이 있다. 일반적으로, 커맨드, 어드레스, 및 데이터를 포함하는 DQ는 직렬로 전송되는데, 와이드 입출력의 스토리지 장치에 기존의 스펙을 그대로 적용하는 경우, 성능 저하와 같은 다양한 문제가 발생할 수 있다.
본 발명의 기술 사상은 와이드 입출력을 갖는 스토리지 장치에 기존의 스펙을 적용하는 경우 발생하는 문제점에 대한 해결책을 제시한다.
특히, 본 발명의 기술 사상은 컨트롤러가 커맨드와 데이터를 구별하는데 사용되는 제어 신호들을 제어함으로써 스토리지 장치의 동작 속도를 향상시키는 방법을 제시한다.
본 개시의 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호 및 쓰기 인에이블 신호를 인에이블 시키는 단계, 상기 인에이블된 쓰기 인에이블 신호에 동기되고 커맨드 및 어드레스를 포함하는 복수의 데이터 신호들을 상기 불휘발성 메모리 장치로 전송하는 단계, 상기 커맨드가 전송된 후, 상기 커맨드 래치 인에이블 신호를 디스에이블 시키는 단계, 그리고 상기 어드레스가 전송된 후, 상기 어드레스 래치 인에이블 신호 및 상기 쓰기 인에이블 신호를 디스에이블 시키는 단계를 포함하되, 상기 복수의 데이터 신호들이 전송되는 DQ 라인들의 개수는, 상기 복수의 데이터 신호들을 구성하는 각 데이터 신호의 비트 수보다 많다.
본 개시의 다른 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 쓰기 인에이블 신호를 인에이블 시키는 단계, 상기 커맨드 또는 상기 어드레스를 지시하는 제 1 제어 신호를 상기 불휘발성 메모리 장치로 전송하는 단계, 상기 커맨드를 지시하는 제 2 제어 신호를 상기 불휘발성 메모리 장치로 전송하는 단계, 상기 인에이블 된 쓰기 인에이블 신호에 동기되고 상기 상기 커맨드 및 상기 어드레스를 포함하는 복수의 데이터 신호들을 상기 불휘발성 메모리 장치로 전송하는 단계, 상기 커맨드가 전송된 후, 상기 제 2 제어 신호를 디스에이블 시키는 단계, 그리고 상기 커맨드 및 상기 어드레스가 전송된 후, 상기 제 1 제어 신호를 디스에이블 시키는 단계를 포함하되, 상기 복수의 데이터 신호들이 전송되는 DQ 라인들의 개수는, 상기 복수의 데이터 신호들을 구성하는 각 데이터 신호의 비트 수보다 많다.
본 개시의 또 다른 실시 예에 따른 스토리지 장치는, 불휘발성 메모리 장치, 그리고 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호 및 쓰기 인에이블 신호를 인에이블 시켜 상기 불휘발성 메모리 장치로 전송하고, 커맨드 및 어드레스를 포함하는 복수의 데이터 신호들을 상기 불휘발성 메모리 장치로 전송하는 컨트롤러를 포함하되, 상기 컨트롤러는, 상기 커맨드가 전송된 후 상기 커맨드 래치 인에이블 신호를 디스에이블 시키고, 상기 어드레스가 전송된 후 상기 어드레스 래치 인에이블 신호 및 상기 쓰기 인에이블 신호를 디스에이블 시키고, 상기 복수의 데이터 신호들이 전송되는 DQ 라인들의 개수는, 상기 복수의 데이터 신호들을 구성하는 각 데이터 신호의 비트 수보다 많다.
본 발명에 의하면, 컨트롤러가 커맨드와 데이터를 구별하는데 사용되는 제어 신호들을 제어함으로써 스토리지 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 스토리지 장치를 도시한다.
도 2 는 도 1의 스토리지 장치의 예시적인 구성을 좀 더 상세하게 도시한다.
도 3는 도 2의 불휘발성 메모리 장치들 중 어느 하나의 예시적인 구성을 도시한다.
도 4는 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 5는 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 6은 본 개시의 예시적인 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다.
도 7은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 8은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 9는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 10a 및 도 10b는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도들이다.
도 11은 본 개시의 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다.
도 12는 본 개시의 실시 예에 따라 불휘발성 메모리장치로 입력되는 신호들의 타이밍도이다.
도 13은 도 1의 스토리지 장치의 예시적인 구성을 좀 더 상세하게 도시한다.
도 14는 본 개시의 예시적인 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다.
도 15는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 16은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 17은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 18은 본 개시의 보안 소거 및/또는 보안 쓰기가 적용된 SSD (Solid State Drive) 시스템을 도시한다.
도 2 는 도 1의 스토리지 장치의 예시적인 구성을 좀 더 상세하게 도시한다.
도 3는 도 2의 불휘발성 메모리 장치들 중 어느 하나의 예시적인 구성을 도시한다.
도 4는 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 5는 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 6은 본 개시의 예시적인 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다.
도 7은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 8은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 9는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 10a 및 도 10b는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도들이다.
도 11은 본 개시의 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다.
도 12는 본 개시의 실시 예에 따라 불휘발성 메모리장치로 입력되는 신호들의 타이밍도이다.
도 13은 도 1의 스토리지 장치의 예시적인 구성을 좀 더 상세하게 도시한다.
도 14는 본 개시의 예시적인 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다.
도 15는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 16은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 17은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다.
도 18은 본 개시의 보안 소거 및/또는 보안 쓰기가 적용된 SSD (Solid State Drive) 시스템을 도시한다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 개시의 예시적인 실시 예에 따른 스토리지 장치를 도시한다. 스토리지 장치(100)는 컨트롤러(110) 및 불휘발성 메모리 장치들(120)을 포함한다. 불휘발성 메모리 장치들(120)은 복수의 채널들을 통하여 컨트롤러(110)와 연결될 수 있으며, 각 채널에는 적어도 둘 또는 그 이상의 불휘발성 메모리 장치들이 연결될 수 있다.
컨트롤러(110)는 불휘발성 메모리 장치들(120)에 대한 읽기 동작 및 쓰기 동작을 제어한다. 예를 들어, 컨트롤러(110)는 복수의 데이터 신호들(DQ)을 이용하여 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 불휘발성 메모리 장치(120)에 전송할 수 있다. 또는 컨트롤러(110)는 복수의 데이터 신호들(DQ)을 이용하여 커맨드(CMD) 및 어드레스(ADDR)를 불휘발성 메모리 장치들(120)로 전송하고, 불휘발성 메모리 장치들(120)로부터 데이터(DATA)를 수신한다. 그리고, 컨트롤러(110)는 제어 신호들(CTRL) 및 데이터 스트로브 신호(DQS)를 불휘발성 메모리 장치들(120)로 전송한다.
예시적으로, 제어 신호들(CTRL), 데이터 스트로브 신호(DQS), 및 복수의 데이터 신호들(DQ) 각각은 서로 다른 라인들을 통하여 각각 불휘발성 메모리 장치들(120)로 전달될 수 있다. 제어 신호들(CTRL) 및 데이터 스트로브 신호(DQS)는 컨트롤러(110)로부터 불휘발성 메모리 장치들(120)로 전달되거나 또는 컨트롤러(110)와 불휘발성 메모리 장치들(120) 사이에 교환되는 복수의 데이터 신호들(DQ)을 구별하기 위한 신호들일 수 있다.
불휘발성 메모리 장치들(120)은 수신된 신호들에 응답하여 컨트롤러(110)로부터 데이터(DATA)를 수신하거나 데이터(DATA)를 컨트롤러(110)로 전송할 수 있다. 예를 들어, 불휘발성 메모리 장치들(120)은 제어 신호들(CTRL)을 이용하여 복수의 데이터 신호들(DQ)의 커맨드(CMD), 어드레스(ADDR), 또는 데이터(DATA)를 식별할 수 있다.
예시적으로, 불휘발성 메모리 장치들(120)은 낸드 플래시 메모리를 포함할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치들(120)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 휘발성 또는 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
실시 예에 있어서, 복수의 데이터 신호들(DQ)은 와이드 입출력(wide I/O)의 DQ 라인들을 통하여 컨트롤러(110)로부터 불휘발성 메모리 장치들(120)로 전송될 수 있다. 일반적으로, 복수의 데이터 신호들(DQ)을 구성하는 각 데이터 신호의 비트 수와, 복수의 데이터 신호들(DQ)이 전송되는 DQ 라인들의 개수는 동일하다. 예를 들어, 8 비트로 구성되는 각 데이터 신호는 8개의 DQ 라인들을 통하여 불휘발성 메모리 장치들(120)로 전송된다. 즉, 복수의 데이터 신호들(DQ)은 직렬로 전송된다. 그러나, 본 개시의 예시적인 실시 예에 따른 DQ 라인들의 개수는, 각 데이터 신호의 비트 수보다 더 클 수 있다. 예를 들어, DQ 라인들의 개수는 16개, 32개, 64개 등일 수 있으나, 이에 한정되지 않는다.
본 개시에 따르면, 복수의 데이터 신호들(DQ)이 와이드 입출력의 DQ라인들을 통하여 불휘발성 메모리 장치들(120)로 전송되기 때문에, 복수의 데이터 신호들(DQ)의 전송이 완료되는 시간이 짧아질 수 있다. 나아가, 본 개시에 의하면, 복수의 데이터 신호들(DQ)을 식별하는데 필요한 제어 신호들(CTRL)을 제어하여 후속적인 동작(예컨대, 데이터(DATA)의 전송 등)의 시점을 앞당기고 스토리지 장치(100)의 성능을 향상시킬 수 있다. 이에 대해서는 상세하게 후술될 것이다.
도 2 는 도 1의 스토리지 장치의 예시적인 구성을 좀 더 상세하게 도시한다. 스토리지 장치(100)는 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 예시적으로, 도시의 간략화를 위해, 복수의 채널들 중 하나의 채널(CH1)만이 도시되었으며, 제 1 채널(CH1)에 연결된 두 개의 불휘발성 메모리 장치들(NVM1, NVM2)만이 도시되었다.
컨트롤러(110)는 제 1 채널(CH1)을 통하여 불휘발성 메모리 장치들(NVM1, NVM2)과 통신할 수 있다. 예를 들어, 컨트롤러(110)는 제어 신호들(CTRL)을 이용하여 제 1 채널(CH1)을 통하여 제 1 불휘발성 메모리 장치(NVM1)와 복수의 데이터 신호들(DQ1~DQ4)을 주고 받는다. 컨트롤러(110)는 제어 신호들(CTRL)을 이용하여 제 1 채널(CH1)을 통하여 제 2 불휘발성 메모리 장치(NVM2)와 복수의 데이터 신호들(DQ1~DQ4)을 주고 받는다. 즉, 불휘발성 메모리 장치들(NVM1, NVM2)은 제어 신호들(CTRL)의 일부 및 복수의 데이터 신호들(DQ1~DQ4)을 공유한다. 데이터 신호들(DQ1~DQ4)은 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 포함한다.
예시적으로, 제어 신호들(CTRL)은 칩 인에이블 신호들(chip enable signals; /CE1, /CE2), 레디/비지 신호들(ready and busy signals; R/B1, R/B2), 커맨드 래치 인에이블 신호(command latch enable signal; CLE), 어드레스 래치 인에이블 신호(address latch enable signal; ALE), 쓰기 인에이블 신호(write enable signal; /WE), 읽기 인에이블 신호(read enable; /RE) 등을 포함한다.
커맨드(CMD)는, 커맨드 래치 인에이블 신호(CLE)가 로직 하이인 구간에서, 쓰기 인에이블 신호(/WE)에 동기되어 입력될 수 있다. 즉, 쓰기 인에이블 신호(/WE)의 상승 엣지에서 커맨드(CMD)가 래치될 수 있다. 어드레스(ADDR)는, 어드레스 래치 인에이블 신호(ALE)가 로직 하이인 구간에서, 쓰기 인에이블 신호(/WE)에 동기되어 입력될 수 있다. 즉, 쓰기 인에이블 신호(/WE)의 상승 엣지에서 어드레스(ADDR)가 래치될 수 있다.
도 3는 도 2의 불휘발성 메모리 장치들(120) 중 어느 하나의 예시적인 구성을 도시한다. 예시적으로, 제 1 불휘발성 메모리 장치(NVM1)의 구성이 도시된다. 불휘발성 메모리 장치는 메모리 셀 어레이(121), 어드레스 디코더(122), 페이지 버퍼(123), 입출력 회로(124), 및 제어 로직(125)을 포함할 수 있다.
메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKm)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKm) 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(Single Level Cell; SLC) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)을 포함할 수 있다.
어드레스 디코더(122)는 복수의 워드라인들(WLs), 스트링 선택 라인들(SSLs), 및 접지 선택 라인들(GSLs)을 통해 메모리 셀 어레이(121)와 연결된다. 어드레스 디코더(122)는 외부로부터 논리 어드레스를 수신하고, 수신된 논리 어드레스를 디코딩 하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스(ADDR)는 논리 어드레스로부터 변환된 물리 어드레스를 나타낼 수 있다. 상술된 어드레스 변환 동작은, 예컨대, 컨트롤러(도 1, 110)에 의해 구동되는 플래시 변환 계층(FTL)에 의해 수행될 수 있다.
페이지 버퍼(123)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 페이지 버퍼(123)는 제어 로직(125)의 제어 하에 입출력 회로(124)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(121)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(123)는 제어 로직(125)의 제어 하에 메모리 셀 어레이(121)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(124)로 전달할 수 있다. 예시적으로, 페이지 버퍼(123)는 입출력 회로(124)로부터 페이지 단위로 데이터를 수신하거나 메모리 셀 어레이(121)로부터 페이지 단위로 데이터를 읽을 수 있다.
입출력 회로(124)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(123)로 전달할 수 있다.
제어 로직(125)은 외부로부터 커맨드(CMD) 및 제어 신호들(CTRL)을 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(122), 페이지 버퍼(123), 및 입출력 회로(124)를 제어할 수 있다. 예를 들어, 제어 로직(125)은 신호들(CMD, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(121)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는 제어 로직(125)은 신호들(CMD, CTRL)에 응답하여 메모리 셀 어레이(121)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다. 제어 신호들(CTRL)은 컨트롤러(110)가 불휘발성 메모리 장치를 제어하기 위하여 제공하는 신호들 수 있다.
제어 로직(125)은 불휘발성 메모리 장치가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직(125)은 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직(125)은 생성된 다양한 전압들을 어드레스 디코더(122)로 제공하거나 또는 메모리 셀 어레이(121)의 기판으로 제공할 수 있다.
도 4는 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 도 4의 타이밍도는 복수의 데이터 신호들(DQ)을 구성하는 각 데이터 신호의 비트 수와 DQ 라인들의 개수가 동일한 경우를 도시한다. 예시적으로, 복수의 데이터 신호들(DQ)를 구성하는 각 데이터 신호가 8비트로 구성되고, 복수의 데이터 신호들은 8개의 DQ 라인들을 통하여 직렬로 불휘발성 메모리 장치로 전송된다고 가정한다. C는 커맨드를 나타내며, A1~A5는 어드레스를 나타낸다. 예시적으로, A1과 A2는 메모리 셀 어레이(도 2, 121)의 컬럼 어드레스를 나타낼 수 있으며, A3~A5는 로우 어드레스를 나타낼 수 있다.
칩 인에이블 신호(/CE)에 의해 복수의 데이터 신호들(DQ)이 입력될 불휘발성 메모리 장치가 선택된다. 이후, 커맨드 래치 인에이블 신호(CLE)가 로직 하이로 천이되고, 커맨드 래치 인에이블 신호(CLE)가 로직 하이인 구간에서, 쓰기 인에이블 신호(/WE)의 상승 엣지에서 커맨드(CMD)가 래치될 수 있다. 커맨드(C)가 래치된 후, 커맨드 래치 인에이블 신호(CLE)는 로직 로우로 천이될 수 있다.
커맨드(C)가 래치된 후, 어드레스 래치 인에이블 신호(ALE)가 로직 하이로 천이된다. 어드레스 래치 인에이블 신호(ALE)가 로직 하이인 구간에서, 쓰기 인에이블 신호(/WE)의 상승 엣지에서 어드레스(A1~A5)가 래치될 수 있다. 어드레스(A1~A5)가 래치된 후, 어드레스 래치 인에이블 신호(ALE)는 로직 로우로 천이될 수 있다.
도시된 타이밍도에 의하면, 커맨드(C)와 어드레스(A1~A5)는 6회의 사이클에 걸쳐 래치되므로, 쓰기 인에이블 신호(/WE)의 펄스들의 상승 엣지들이 최소한 6회 필요하다. 다만, 이는 복수의 데이터 신호들(DQ)을 식별하는데 필요한 최소한의 횟수이며, 커맨드의 종류에 따라 더 많은 수의 쓰기 인에이블 신호(/WE)의 상승 엣지들이 필요할 수 있다.
도 5는 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 도 5의 타이밍도는 복수의 데이터 신호들(DQ)을 구성하는 각 데이터 신호의 비트 수보다 DQ 라인들의 개수가 많은 경우(즉, 와이드 입출력)를 도시한다. 예시적으로, DQ 라인들의 개수는 32개인 것으로 도시되었다. 도 5를 참조하여, 도 4의 타이밍 규칙을 와이드 입출력(wide I/O)의 DQ 라인들을 포함하는 스토리지 장치에 적용하였을 때의 문제점이 설명된다.
커맨드(C)가 쓰기 명령인 경우, 커맨드(C)와 어드레스(A1~A5)는 와이드 입출력의 DQ 라인들을 통하여 순차적으로 불휘발성 메모리 장치로 입력된다. 좀 더 구체적으로, 쓰기 인에이블 신호(/WE)의 첫 번째 상승 엣지에서(즉, 제 1 사이클), 커맨드(C)와 어드레스(A1~A3)가 불휘발성 메모리 장치로 입력된다. 커맨드(C)를 구성하는 8개의 비트들은 DQ[7:0]으로써, 8개의 DQ 라인들을 통하여 불휘발성 메모리 장치로 입력된다. 어드레스(A1)를 구성하는 비트들은 DQ[15:8]으로써, 8개의 DQ 라인들을 통하여 불휘발성 메모리 장치로 입력된다. 나머지 어드레스들(A2, A3)의 경우도 유사하게 입력된다.
이후, 쓰기 인에이블 신호(/WE)의 두 번째 상승 엣지에서(즉, 제 2 사이클), 어드레스(A4, A5)가 불휘발성 메모리 장치로 입력된다. 어드레스(A4)를 구성하는 8개의 비트들은 DQ [23:16]으로써, 8개의 DQ 라인들을 통하여 불휘발성 메모리 장치로 입력된다. 어드레스(A5)의 경우도 유사하게 입력된다.
다만, 쓰기 동작 시, 도 4에서 설명된 기존의 타이밍 룰에 의할 경우, 커맨드(C)와 어드레스(A1~A5)를 식별하기 위한 쓰기 인에이블 신호(/WE)의 펄스들의 6개의 상승 엣지들이 그대로 유지된다. 그리고, 관련 스펙(예컨대, Toggle DDR, ONFI 등)을 준수하기 위해, 쓰기 인에이블 신호(/WE)의 남은 사이클 동안 더미 데이터(예컨대, 더미 어드레스)가 불휘발성 메모리 장치로 전송되어야 한다. 즉, 불필요한 쓰기 인에이블 신호(/WE)의 펄스들이 불휘발성 메모리 장치로 입력되므로, 성능 저하가 초래될 수 있다.
예컨대, 도 5를 참조하면, 커맨드(C)와 어드레스(A1~A5)를 식별하기 위해서, 쓰기 인에이블 신호(/WE)의 2개의 상승 엣지들만 필요하면 충분하며, 나머지 4개의 상승 엣지들은 불필요하다. 그러므로, 컨트롤러가, 불필요한 상승 엣지들을 포함하는 펄스들을 포함하는 쓰기 인에이블 신호(/WE)를 불휘발성 메모리 장치로 그대로 전송할 경우, 후속적인 동작(즉, 데이터(DATA)의 입출력)의 타이밍이 지연된다. 이러한 성능 저하 문제는 쓰기 동작뿐만 아니라, 읽기 동작과 같은 다른 동작에서도 동일하게 발생한다.
와이드 입출력을 통하여 복수의 데이터 신호들(DQ)을 전송하는 경우 발생하는 성능 저하를 해결하기 위해, 본 개시의 컨트롤러는 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(/WE)를 제어한다. 이에 대해서는 상세하게 후술될 것이다.
도 6은 본 개시의 예시적인 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다. 기존의 문제점이 어떻게 해결되는지 보여주기 위해, 도 5의 실시 예와 비교하여 설명한다.
S110 단계에서, 컨트롤러는 커맨드 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE)를 인에이블(예컨대, 로직 하이) 시킬 수 있다. 일반적으로, 컨트롤러가 복수의 데이터 신호들(DQ)을 직렬로 전송하는 경우, 불휘발성 메모리 장치는 커맨드를 래치한 후 어드레스를 래치한다. 그러므로, 커맨드가 래치될 때 어드레스 래치 인에이블 신호(ALE)는 인에이블 되지 않는다. 그러나, 본 개시의 실시 예에 의한 경우, 컨트롤러는 제 1 사이클에서 서로 다른 DQ 라인들을 통하여 커맨드와 어드레스를 불휘발성 메모리 장치로 동시에 전송한다. 그러므로, 컨트롤러는 커맨드 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE)를 동시에 인에이블 시킨다.
예시적으로, 커맨드 래치 인에이블 신호(CLE)가 인에이블 되는 구간은, 커맨드(C)가 입력되는 구간을 포함할 수 있다. 다만, 커맨드 래치 인에이블 신호(CLE)가 인에이블 되는 구간은, 마진을 확보하기 위해 커맨드(C)가 입력되는 구간보다 넓을 수 있으나, 다음 사이클에서 어드레스가 래치되는 것을 방지하기 위한 범위로 제한될 수 있다. 커맨드 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE)가 인에이블 되기 시작하는 시점이 완전히 동일할 필요는 없으며, 쓰기 인에이블 신호(/WE)의 첫 번째 상승 엣지에서 불휘발성 메모리 장치가 커맨드 또는 어드레스를 래치할 수 있으면 충분하다.
게다가, S110 단계에서, 컨트롤러는 쓰기 인에이블 신호(/WE)를 인에이블 시킬 수 있다. 쓰기 인에이블 신호(/WE)가 인에이블 된다 함은, 쓰기 인에이블 신호(/WE)가 커맨드 또는 어드레스를 래치하기 위한 상승 엣지(즉, 엣지를 포함하는 펄스)를 포함함을 의미할 수 있다.
S120 단계에서, 컨트롤러는 복수의 데이터 신호들(DQ)을 와이드 입출력의 DQ 라인들을 통하여 불휘발성 메모리 장치로 전송한다. 예를 들어, 복수의 데이터 신호들(DQ)은 쓰기 인에이블 신호(/WE)의 펄스들의 상승 엣지들에 정렬되어 불휘발성 메모리 장치로 전송될 수 있다. 예를 들어, 각 데이터 신호의 센터가 쓰기 인에이블 신호(/WE)의 상승 엣지에 정렬될 수 있다.
S130 단계에서, 커맨드가 전송된 후, 컨트롤러는 커맨드 래치 인에이블 신호(CLE)를 디스에이블(예컨대, 로직 로우) 시킬 수 있다. 예를 들어, 커맨드 래치 인에이블 신호(CLE)가 인에이블 되는 구간은 커맨드가 전송되는 구간을 포함할 수 있으나, 다음 사이클에서 어드레스가 래치되는 것을 방지하기 위한 범위로 제한될 것이다.
S140 단계에서, 어드레스가 모두 전송된 후, 컨트롤러는 어드레스 래치 인에이블 신호(ALE)를 디스에이블(예컨대, 로직 로우) 시킬 수 있다. 예를 들어, 어드레스 래치 인에이블 신호(ALE)가 인에이블 되는 구간은 어드레스가 전송되는 구간을 포함할 수 있다.
게다가, S140 단계에서, 어드레스가 모두 전송된 후, 컨트롤러는 쓰기 인에이블 신호(/WE)를 디스에이블(예컨대, 로직 하이)시킬 수 있다. 그 결과, 쓰기 인에이블 신호(/WE)의 펄스들은 기존의 관련 스펙에서 정의된 횟수만큼 전송되지 않으며, 커맨드와 어드레스를 래치하는데 필요한 최소한의 상승 엣지들이 확보되도록 쓰기 인에이블 신호(/WE)의 펄스들을 전송된다.
다만, 도 6의 실시 예에 있어서, 컨트롤러는 첫 번째 사이클에서 커맨드(C)와 어드레스(A1~A3)을 서로 다른 DQ 라인들을 통하여 불휘발성 메모리 장치로 동시에 전송한다. 게다가, 쓰기 인에이블 신호(/WE)의 첫 번째 사이클에서 커맨드 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE)가 모두 인에이블 되기 때문에, 불휘발성 메모리 장치가 커맨드(C)와 어드레스(A1~A3)을 구별할 필요가 있다. 이하, 커맨드와 어드레스를 구별하는 기법에 대하여 상세하게 설명한다.
도 7은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 커맨드(C)는 쓰기 커맨드(즉, 80h)라 가정한다. 설명의 이해를 돕기 위해 도 2를 함께 참조한다.
컨트롤러(110)는 복수의 데이터 신호들(DQ[7:0], DQ[15:8], DQ[23:16], DQ[31:24])을 불휘발성 메모리 장치(예컨대, NVM1)로 전송할 수 있다. 컨트롤러(110)는 복수의 데이터 신호들(DQ[7:0], DQ[15:8], DQ[23:16], DQ[31:24])이 불휘발성 메모리 장치에 의해 식별되도록 제어 신호들도 함께 전송할 수 있다. 예를 들어, 도 1의 복수의 데이터 신호들(DQ1~DQ4)은 DQ[7:0], DQ[15:8], DQ[23:16], DQ[31:24]에 각각 대응할 수 있다.
실시 예에 있어서, 동일한 사이클에서 불휘발성 메모리 장치에 의해 래치되는 커맨드와 어드레스를 구별하기 위해, 한 쌍으로 구성된 커맨드 세트가 이용될 수 있다. 커맨드(C)의 전송과 함께, 커맨드(C)의 전송 종료를 알리는 커맨드 종료 신호(CE)가 불휘발성 메모리 장치로 전송될 수 있다. 예를 들어, 커맨드(C)는 DQ[7:0]으로써 해당 DQ 라인들을 통하여 불휘발성 메모리 장치로 전송될 수 있다. 그리고, 커맨드 종료 신호(CE)는 DQ[15:8]으로써, 해당 DQ 라인들을 통하여 불휘발성 메모리 장치로 전송될 수 있다.
커맨드 종료 신호(CE)는, 불휘발성 메모리 장치에 의해 인식되는, 커맨드(C)의 전송 종료를 알리는 다양한 코드를 포함할 수 있다. 불휘발성 메모리 장치로 커맨드 종료 신호(CE)가 입력됨으로써, 제 1 사이클에서 불휘발성 메모리 장치로 입력되는 다른 데이터 신호들(즉, DQ[23:16] 및 DQ[31:24])과 다음 사이클에서 불휘발성 메모리 장치로 입력되는 데이터 신호들은 어드레스임이 인식될 것이다. 여기서 제 1 사이클이라 함은, 쓰기 인에이블 신호(/WE)의 첫 번째 상승 엣지에 의해 커맨드 또는 어드레스가 래치되는 구간을 의미한다.
실시 예에 있어서, 불휘발성 메모리 장치의 입출력 회로(예컨대, 도 3의 124)는 DQ[7:0], DQ[15:8], DQ[23:16], 및 DQ[31:24]를 DQ 라인들에 따라 순차적으로 버피링할 수 있다. 그러므로, 컨트롤러는 DQ[23:16]로써 수신된 커맨드 종료 신호를 분석하여 DQ[7:0]로써 수신된 데이터가 커맨드임을 인식할 수 있다.
계속하여 도 7을 참조하면, 제 1 사이클에서 커맨드(C), 커맨드 종료 신호(CE), 어드레스(A1, A2)가 불휘발성 메모리 장치로 전달되고, 제 2 사이클에서 어드레스(A3~A5)가 불휘발성 메모리 장치로 전달된다. 여기서 제 2 사이클이라 함은, 쓰기 인에이블 신호(/WE)의 두 번째 상승 엣지에 의해 커맨드 또는 어드레스가 래치되는 구간을 의미한다.
한편, 전술된 바와 같이, 어드레스의 전송이 완료되면, 더미 데이터(예컨대, 더미 어드레스)가 DQ[31:24]로써 불휘발성 메모리 장치로 전송될 수 있다. 예를 들어, 더미 어드레스는 실제로 존재하지 않는 메모리 영역의 물리 주소를 지시할 수 있다. 그리고, 어드레스의 전송이 완료되면, 어드레스 래치 인에이블 신호(ALE)는 로직 로우로 디스에블 되고, 쓰기 인에이블 신호(/WE)는 로직 하이로 유지될 것이다. 이러한 동작에 의하여, 후속되는 동작의 타이밍이 앞당겨질 수 있다. 예시적으로, 도면에 도시된 바와 같이, 쓰기 동작 시 어드레스로부터 데이터까지의 로딩 시간(tADL)이 앞당겨짐으로써, 쓰기 동작의 속도가 향상될 수 있다.
도 8은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 예시적으로, 제 1 커맨드(C1)와 제 2 커맨드(C2)는 읽기 커맨드 세트(즉, 각각, 00h, 30h)라 가정한다. 설명의 이해를 돕기 위해 도 2를 함께 참조한다.
제 1 사이클에서 제 1 커맨드(C1), 커맨드 종료 신호(CE), 및 어드레스(A1, A2)가 불휘발성 메모리 장치로 전송되고, 제 2 사이클에서 어드레스(A3~A5)가 불휘발성 메모리 장치로 전송됨은, 앞서 도 7의 실시 예와 동일하다. 그러므로, 상세한 설명은 생략한다. 다만, 본 실시 예에서는, 제 1 커맨드(C1)외에도 읽기 동작과 관련된 제 2 커맨드(C2)가 추가로 전송된다.
제 2 사이클 이후의 사이클에서, 컨트롤러(110)는 제 2 커맨드(C2)를 DQ[7:0]으로써 불휘발성 메모리 장치(예컨대, NVM1)로 전송할 수 있다. 다만, 이전의 제 2 사이클에서, 커맨드 래치 인에이블 신호(CLE)에 의해 제 2 사이클의 어드레스가 래치되지 않도록 커맨드 래치 인에이블 신호(CLE)는 디스에이블 되었다. 그러나, 제 3 사이클에서 제 2 커맨드(C3)를 래치하기 위해, 컨트롤러(110)는 커맨드 래치 인에이블 신호(CLE)를 다시 인에이블 시킬 수 있다. 예를 들어, 커맨드 래치 인에이블 신호(CLE)가 인에이블 되는 구간은 제 2 커맨드(C2)가 전송되는 구간을 포함할 수 있다.
이와 동시에, 컨트롤러는, 제 2 커맨드(C2)가 전송되는 DQ 라인들 이외의 DQ 라인들을 통하여, 더미 커맨드들를 불휘발성 메모리 장치로 전송할 수 있다(DQ[15:8], DQ[23:16], DQ[31:24]).
제 2 사이클 이후의 사이클에서 제 2 커맨드(C2)의 전송이 완료되면, 컨트롤러는 커맨드 래치 인에이블 신호(CLE)를 디스에이블 시키고, 쓰기 인에이블 신호(/WE)를 로직 하이로 디스에이블 시킨다. 그 결과, 도면에 도시된 것과 같이, 쓰기 인에이블 신호(/WE)의 세 번째 상승 엣지 내지 여섯 번째 상승 엣지 사이의 구간을 추가로 확보할 수 있다. 이러한 동작에 따라, 읽기 동작 시 읽기 데이터(D0~D8)를 출력하는데 필요한 시간들(예컨대, tR (data transfer from flash array to register), tRR (ready to /RE low), tPRE (read preamble), tRC (read cycle time) 등)의 타이밍들을 앞당길 수 있다. 결국 불휘발성 메모리 장치에 대한 읽기 속도가 향상된다.
한편, 본 실시 예는 32개의 DQ 라인들을 이용하여 복수의 데이터 신호들을 도시하는 실시 예이나, 더 많은 수의 DQ 라인들이 이용되는 경우, 2 사이클 이내에 커맨드와 어드레스의 전송이 완료될 수도 있다. 예컨대, 스토리지 장치가 64개의 DQ 라인들을 포함하는 경우, 제 1 커맨드(C1)와 커맨드 종료 신호(CE), 그리고 어드레스(A1~A6)는 제 1 사이클에서 모두 불휘발성 메모리 장치로 전송될 수 있다. 그리고, 제 2 사이클에서 제 2 커맨드(C2)를 전송한다면, 커맨드와 어드레스는 모두 2 사이클 이내에 전송될 것이다.
도 9는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 설명의 이해를 돕기 위해, 도 2 를 함께 참조한다.
실시 예에 있어서, 불휘발성 메모리 장치(예컨대, NVM1)로 전송되는 커맨드와 어드레스를 구별하기 위해, 제 1 채널(CH1) 중 적어도 일부가 커맨드가 전송되는 채널과 어드레스가 전송되는 채널로 할당될 수 있다. 예시적으로, 커맨드가 전송되는 DQ 라인들은 제 1 커맨드 채널(CH1c)로 할당될 수 있으며, 어드레스가 전송되는 DQ 라인들은 제 1 어드레스 채널(CH1a)로 할당될 수 있다. 도 9에 도시된 DQC[7:0] 및 DQC[15:8]은 커맨드와 관련된 데이터 신호를 나타내며, DQA[23:16] 및 DQA[31:24]는 어드레스와 관련된 데이터 신호를 나타낸다.
실시 예에 있어서, 컨트롤러(110)는 제 1 사이클에서 제 1 커맨드 채널(CH1c)을 통하여 커맨드(C)를 DQC[7:0]로써 불휘발성 메모리 장치(예컨대, NVM1)로 전송할 수 있다. 이와 동시에, 컨트롤러(110)는 제 1 사이클에서 제 1 커맨드 채널(CH1c)을 통하여 더미 커맨드를 DQC[15:8]로써 불휘발성 메모리 장치로 전송할 수 있다. 그리고, 컨트롤러는 제 1 사이클에서 제 1 어드레스 채널(CH1a)을 통하여 어드레스(A1, A2)를 각각 DQA [23:16], DQA [31:24]로써 불휘발성 메모리 장치로 전송할 수 있다.
실시 예에 있어서, 컨트롤러는 제 1 사이클 이후의 사이클에서 제 1 어드레스 채널(CH1a)을 통하여 어드레스(A3~A5)를 불휘발성 메모리 장치로 전송할 수 있다.
한편, 예시적으로 본 실시 예에서 DQC[7:0], DQC[15:8]에 대응하는 16개의 DQ 라인들이 커맨드 채널로 할당되고, DQA [23:16], DQA [31:24]에 대응하는 16개의 DQ 라인들이 어드레스 채널로 할당되었으나, 이에 한정되지 않는다.
본 실시 예와 같이 커맨드 채널과 어드레스 채널을 분리하는 경우, 비록 도 7의 실시 예에 비하여 쓰기 인에이블 신호(/WE)의 하나 상승 엣지가 더 필요하지만, 여전히 후속적인 동작의 타이밍을 앞당길 수 있다. 그러므로, 스토리지 장치의 성능이 향상될 것이다.
도 10a 및 도 10b는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도들이다. 설명의 이해를 돕기 위해 도 2를 함께 참조한다.
우선 도 10a를 참조하면, 컨트롤러(110)는 서로 다른 데이터 신호들을 구별하기 위한 제어 신호들을 생성할 수 있다. 실시 예에 있어서, 컨트롤러(110)는 DQ[7:0]와 커맨드(C)를 구별하기 위한 제 1 커맨드 래치 인에이블 신호(CLE1) 및 제 1 어드레스 래치 인에이블 신호(ALE1)를 생성할 수 있다. 즉, 제 1 커맨드 래치 인에이블 신호(CLE1)와 제 1 어드레스 래치 인에이블 신호(ALE1)는 DQ[7:0]만을 식별하는데 사용되며, 다른 데이터 신호들을 구별하는데 사용되지 않는다. 그러므로, 제 1 사이클에서 어드레스(A1~A3)가 동시에 불휘발성 메모리 장치(예컨대, NVM1)에 의해 래치된다 하더라도 문제되지 않는다.
유사하게, 컨트롤러(110)는 DQ[15:8]를 식별하기 위한 제 2 커맨드 래치 인에이블 신호(CLE2) 및 제 2 어드레스 래치 인에이블 신호(ALE2)를 생성한다. 컨트롤러(110)는 DQ[23:16]를 식별하기 위한 제 3 커맨드 래치 인에이블 신호(CLE3) 및 제 3 어드레스 래치 인에이블 신호(ALE3)를 생성한다. 컨트롤러(110)는 DQ[31:24]를 식별하기 위한 제 4 커맨드 래치 인에이블 신호(CLE4) 및 제 4 어드레스 래치 인에이블 신호(ALE4)를 생성한다. 실시 예에 있어서, 컨트롤러(110)는, 기존의 한 쌍의 제어 신호들(즉, CLE1 및 ALE1)외에도, 3 쌍의 추가적인 제어 신호들을 불휘발성 메모리 장치(120)로 전송하기 위하여 3 쌍의 핀(pin)들을 더 포함할 수 있다.
도 10b를 참조하면, 본 실시 예는 도 10a의 실시 예와 대체로 유사하다. 다만, 10a의 실시 예의 두 번째 사이클에서 DQ[23:16] 및 DQ[31:24]의 값이 돈 캐어 값인 것과는 달리, 본 실시 예에서는 두 번째 사이클에서 DQ[23:16] 및 DQ[31:24]로써 더미 커맨드가 전송될 수 있다. 다만, 이 경우, 더미 커맨드를 래치하기 위해, 커맨드 래치 인에이블 신호가 인에이블 되어야 한다. 즉, 제 3 커맨드 래치 인에이블 신호(CLE3)와 제 4 커맨드 래치 인에이블 신호(CLE4)는 제 2 사이클에서 인에이블 될 수 있다.
도 11은 본 개시의 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다. 도 12는 본 개시의 실시 예에 따라 불휘발성 메모리장치로 입력되는 신호들의 타이밍도이다. 본 실시 예에서, 와이드 입출력의 DQ 라인들을 통하여 서로 다른 사이클들에서 커맨드와 어드레스를 전송함으로써, 커맨드와 어드레스를 구별하는 기법이 설명될 것이다. 설명의 이해를 돕기 위해, 도 2, 도 11, 및 도 12를 함께 참조하여 설명한다.
S210 단계에서, 컨트롤러(110)는 커맨드 래치 인에이블 신호(CLE)와 쓰기 인에이블 신호(/WE)를 인에이블 시킬 수 있다. 쓰기 인에이블 신호(/WE)가 인에이블 됨으로써, 쓰기 인에이블 신호(/WE)는 커맨드(C)와 어드레스(A1~A5)를 래치하기 위한 상승 엣지들을 포함하는 펄스들을 포함할 수 있다. 컨트롤러는 인에이블 신호들을 불휘발성 메모리 장치(예컨대, NVM1)로 전송할 수 있다.
예시적으로, 커맨드 래치 인에이블 신호(CLE)가 인에이블 되는 구간은, 커맨드(C)가 입력되는 구간을 포함할 수 있다. 다만, 커맨드 래치 인에이블 신호(CLE)가 인에이블 되는 구간은, 마진을 확보하기 위해 커맨드(C)가 입력되는 구간보다 넓을 수 있으나, 다음 사이클에서 어드레스가 래치되는 것을 방지하기 위한 범위로 제한될 수 있다.
S220 단계에서, 컨트롤러(110)는 제 1 사이클에서 커맨드(C)와 더미 커맨드를 불휘발성 메모리 장치로 전송할 수 있다. 커맨드(C)는 DQ[7:0]으로써, 그리고 더미 커맨드는 DQ[15:8], DQ[23:16], DQ[31:24]로써 불휘발성 메모리 장치로 전송될 것이다. 불휘발성 메모리 장치는 수신된 쓰기 인에이블 신호(/WE)의 첫 번째 상승 엣지에서 커맨드(C)를 래치하고, 커맨드를 인식할 수 있다.
S230 단계에서, 커맨드(C)의 전송이 완료된 후, 컨트롤러는 커맨드 래치 인에이블 신호(CLE)를 디스에이블 시킬 수 있다. 그리고, 어드레스가 불휘발성 메모리 장치로 전송되기 전에, 컨트롤러는 어드레스 래치 인에이블 신호(ALE)를 인에이블 시킬 수 있다.
S240 단계에서, 컨트롤러는 어드레스(A1~A5)를 불휘발성 메모리 장치로 전송할 수 있다. 불휘발성 메모리 장치는 수신된 쓰기 인에이블 신호(/WE)의 제 1 사이클 이후의 사이클들에서 어드레스(A1~A5)를 래치하고, 어드레스를 인식할 수 있다.
S250 단계에서, 어드레스(A1~A5)의 전송이 완료된 후, 컨트롤러는 어드레스 래치 인에이블 신호(ALE)와 쓰기 인에이블 신호(/WE)를 디스에이블 시킬 수 있다. 예를 들어, 어드레스 래치 인에이블 신호(ALE)는 로직 로우로 천이될 것이며, 쓰기 인에이블 신호(/WE)는 로직 하이를 유지할 것이다.
본 실시 예에 있어서, 커맨드와 어드레스는 서로 다른 사이클에서 불휘발성 메모리 장치로 전송되기 때문에, 앞선 실시 예들과 달리, 커맨드와 어드레스를 구별하기 위한 별도의 기법이 필요하지 않을 수 있다. 비록 도 7의 실시 예에 비하여, 쓰기 인에이블 신호(/WE)의 상승 엣지가 하나 더 필요하긴 하지만, 여전히 후속적인 동작의 타이밍을 앞당겨서, 스토리지 장치의 성능을 향상시킬 수 있다.
도 13은 도 1의 스토리지 장치의 예시적인 구성을 좀 더 상세하게 도시한다. 스토리지 장치(200)는 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함한다. 스토리지 장치(200)는 와이드 입출력의 DQ 라인들을 포함하며, 도 2의 스토리지 장치(100)와 대체로 유사하다. 그러므로, 차이점 위주로 설명하기로 한다.
컨트롤러(210)는 제 1 채널(CH1)을 통하여 불휘발성 메모리 장치들(NVM1, NVM2)과 통신할 수 있다. 컨트롤러(210)는 제어 신호들(CTRL)을 이용하여 제 1 채널(CH1)을 통하여 불휘발성 메모리 장치들(NVM1, NVM2)과 복수의 데이터 신호들(DQ1~DQ4)을 주고 받는다. 복수의 데이터 신호들(DQ1~DQ4)은 DQ[7:0], DQ[15:8], DQ[23:16], DQ[31:24]에 각각 대응할 수 있다. 각각의 데이터 신호는 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 포함한다.
예시적으로, 제어 신호들(CTRL)은 칩 인에이블 신호들(/CE1, /CE2), 레디/비지 신호들(R/B1, R/B2), 커맨드 어드레스 래치 인에이블 신호(command and address latch enable signal; CALE), 커맨드 어드레스 지시 신호(command address indication signal; CA), 쓰기 인에이블 신호(/WE), 읽기 인에이블 신호(/RE) 등을 포함한다.
실시 예에 있어서, 커맨드와 어드레스를 서로 구별하기 위해 커맨드 어드레스 래치 인에이블 신호(CALE)와 커맨드 어드레스 지시 신호들(CA1~CA4)이 이용될 수 있다. 커맨드 어드레스 래치 인에이블 신호는, 커맨드 또는 어드레스가 전송되는 구간 (또는 사이클)에서 인에이블 될 수 있다. 커맨드 어드레스 지시 신호(CA)는 논리 상태에 따라 커맨드 또는 어드레스를 지시할 수 있다. 예를 들어, 로직 하이의 커맨드 어드레스 지시 신호는 커맨드를 지시할 수 있으며, 로직 로우의 커맨드 어드레스 지시 신호는 어드레스를 지시할 수 있다. 그러나, 이에 한정되지 않으며, 그 반대도 가능하다.
도 14는 본 개시의 예시적인 실시 예에 따른 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법을 도시한다. 도 15는 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 설명의 이해를 돕기 위해 도 13, 14, 15을 함께 참조한다.
S310 단계에서, 컨트롤러(210)는 쓰기 인에이블 신호(/WE)를 인에이블 시킬 수 있다. 쓰기 인에이블 신호(/WE)가 인에이블 된다 함은, 쓰기 인에이블 신호(/WE)가 커맨드 또는 어드레스를 래치하기 위한 상승 엣지를 포함하는 펄스를 포함함을 의미할 수 있다.
S320 단계에서, 컨트롤러(210)는 제 1 제어 신호를 불휘발성 메모리 장치(예컨대, NVM1)로 전송할 수 있다. 제 1 제어 신호는 커맨드 및 어드레스가 전송됨을 나타낼 수 있다. 예시적으로, 제 1 제어 신호가 로직 하이 상태인 경우, 커맨드 또는 어드레스가 불휘발성 메모리 장치로 전송됨을 나타낼 수 있다. 반면, 제 1 제어 신호가 로직 로우 상태인 경우, 커맨드 및 어드레스 모두 전송되지 않음을 나타낼 수 있다. 예시적으로, 제 1 제어 신호는 커맨드 어드레스 래치 인에이블 신호(CALE)일 수 있다.
S330 단계에서, 컨트롤러는 제 2 제어 신호를 불휘발성 메모리 장치로 전송할 수 있다. 제 2 제어 신호는 제 1 제어 신호 및 제 2 제어 신호의 논리 상태들에 기반하여 커맨드가 전송됨을 나타낼 수 있다. 예시적으로, 제 1 제어 신호가 로직 하이인 구간에서, 제 2 제어 신호가 로직 하이인 경우, 커맨드가 전송됨을 나타낼 수 있다. 반면, 제 1 제어 신호가 로직 하이인 구간에서, 제 2 제어 신호가 로직 로우인 경우, 어드레스가 전송됨을 나타낼 수 있다. 예시적으로, 제 2 제어 신호는 커맨드 어드레스 지시 신호(CA1~CA4 중 어느 것(any one))일 수 있다.
S340 단계에서, 컨트롤러는 커맨드(C) 및 어드레스(A1~A5)를 불휘발성 메모리 장치로 전송할 수 있다. 커맨드(C)와 어드레스(A1~A3)는 제 1 사이클에서 불휘발성 메모리 장치로 전송되며, 어드레스(A4, A5)는 제 2 사이클에서 불휘발성 메모리 장치로 전송된다.
제 1 사이클에서 전송된 커맨드와 어드레스는 쓰기 인에이블 신호(/WE)의 첫 번째 상승 엣지에서 불휘발성 메모리 장치에 의해 래치될 수 있다. 제 2 사이클에서 어드레스는 쓰기 인에이블 신호(/WE)의 두 번째 상승 엣지에서 불휘발성 메모리 장치에 의해 래치될 수 있다. 그리고, 컨트롤러는 제 2 사이클에서 DQ[23:16] 및 DQ[31:24]로써 더미 데이터를 불휘발성 메모리 장치로 전송될 것이다.
S350 단계에서, 커맨드가 전송된 후, 컨트롤러는 제 2 제어 신호를 디스에이블 시킬 수 있다. 제 2 제어 신호의 인에이블은 커맨드를 지시하고 제 2 제어 신호의 디스에이블은 어드레스를 지시하므로, 제 2 제어 신호를 디스에이블 시키더라도, 전송될 어드레스에 대한 정보가 충분히 전달될 수 있다.
S360 단계에서, 커맨드 및 어드레스가 전송된 후, 컨트롤러는 제 1 제어 신호 및 쓰기 인에이블 신호를 디스에이블 시킬 수 있다. 제 1 제어 신호는 커맨드 또는 어드레스를 지시하므로, 제 1 제어 신호의 디스에이블은 커맨드와 어드레스의 전송이 완료되었음을 나타낸다.
실시 예에 있어서, 제 2 제어 신호는 커맨드를 지시하는 것으로 설명되었으나, 제 2 제어 신호가 어드레스를 지시하는 것도 가능하다. 이 경우, 제 1 제어 신호가 로직 하이이고 제 2 제어 신호가 로직 하이라면 어드레스가 전송되는 것을 나타낼 수 있다. 반면, 제 1 제어 신호가 로직 하이이고 제 2 제어 신호가 로직 로우라면 커맨드가 전송되는 것을 나타낼 수 있다.
한편, 앞서 도 2의 실시 예에서 설명된 것과 같은 커맨드 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE)가 사용되는 대신에, 본 실시 예에서는 새로이 정의된 커맨드 어드레스 래치 인에이블 신호(CALE) 및 커맨드 어드레스 지시 신호들(CA1~CA4)이 사용된다. 그러므로, 불휘발성 메모리 장치로 제어 신호들을 전송하기 위한 추가적인 세 개의 핀들이 더 필요할 수 있다.
이러한 실시 예에 의하면, 복수의 데이터 신호들(DQ)이 모두 전송된 후에도 쓰기 인에이블 신호(/WE)의 상승 엣지들을 갖는 펄스들이 불필요하게 전송되는 것을 방지할 수 있다. 그 결과, 후속적인 동작(예컨대, 데이터의 전송)의 타이밍을 앞당길 수 있으므로, 스토리지 장치(200)의 성능을 향상시킬 수 있다.
도 16은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 본 실시 예는 앞서 도 15의 실시 예와 대체로 유사하다. 그러므로, 중복되는 설명은 생략한다. 설명의 이해를 돕기 위해 도 13을 함께 참조한다.
실시 예에 있어서, 복수의 데이터 신호들(DQ1~DQ4)을 구성하는 각 데이터 신호는 7비트로 구성될 수 있다. 즉, 복수의 데이터 신호들(DQ1~DQ4)은 DQ[6:0], DQ[13:7], DQ[20:14], DQ[27:21]에 각각 대응할 수 있다. 그러므로, 각 데이터 신호는 7개의 DQ 라인들을 통하여 불휘발성 메모리 장치로 전송될 수 있다.
앞서 도 15의 실시 예에서, 도 2의 실시 예에 비하여 제어 신호들을 전송하기 위해 세 개의 핀들을 더 필요로 하였다. 그러나, 본 실시 예에 의하면, 각 데이터 비트가 7비트로 구성되기 때문에, 도 15의 실시 예에 비하여 세 개의 DQ 라인들을 확보할 수 있다. 그러므로, 제어 신호들을 전송하기 위한 추가적인 핀들을 생성할 필요가 없다.
도 17은 본 개시의 예시적인 실시 예에 따라 불휘발성 메모리 장치로 입력되는 신호들의 타이밍도이다. 본 실시 예는 앞서 도 15 및 도 16의 실시 예들과 대체로 유사하다. 그러므로, 중복되는 설명은 생략한다. 설명의 이해를 돕기 위해 도 13을 함께 참조한다.
실시 예에 있어서, 불휘발성 메모리 장치로 전송되는 커맨드와 어드레스를 구별하기 위해, 제 1 채널(CH1) 중 적어도 일부가 커맨드가 전송되는 채널과 어드레스가 전송되는 채널로 할당될 수 있다. 예시적으로, 커맨드가 전송되는 DQ 라인들은 제 1 커맨드 채널(CH1c)로 할당될 수 있으며, 어드레스가 전송되는 DQ 라인들은 제 1 어드레스 채널(CH1a)로 할당될 수 있다. 도면에 도시된, DQC[7:0]은 커맨드와 관련된 데이터 신호를 나타내며, DQA[15:8], DQA[23:16] 및 DQA[31:24]는 어드레스와 관련된 데이터 신호를 나타낸다.
실시 예에 있어서, 컨트롤러(210)는 제 1 사이클에서 제 1 커맨드 채널(CH1c)을 통하여 커맨드(C)를 DQC[7:0]로써 불휘발성 메모리 장치(예컨대, NVM1)로 전송할 수 있다. 그리고, 컨트롤러(210)는 제 1 사이클에서 제 1 어드레스 채널(CH1a)을 통하여 어드레스(A1, A2, A3)를 DQA [15:8], DQA [23:16], DQA [31:24]로써 불휘발성 메모리 장치로 전송할 수 있다. 다만, 제 1 사이클에서 커맨드(C)의 전송은 종료되었으므로, 제 1 사이클 이후의 사이클에서는 어드레스(A3~A5)가 제 1 어드레스 채널(CH1a)을 통하여 불휘발성 메모리 장치로 전송될 것이다.
실시 예에 있어서, 컨트롤러는 제 1 사이클 이후의 사이클에서 제 1 어드레스 채널(CH1a)을 통하여 어드레스(A4, A5)를 DQA [15:8], DQA [23:16]으로써 불휘발성 메모리 장치로 전송할 수 있다.
한편, 예시적으로 본 실시 예에서 DQC[7:0]에 대응하는 8개의 DQ 라인들이 커맨드 채널로 할당되고, DQA [15:8], DQA [23:16], DQA [31:24]에 대응하는 24개의 DQ 라인들이 어드레스 채널로 할당되었으나, 이에 한정되지 않는다.
상술된 실시 예들에 의하면, 기존의 관련 스펙들을 와이드 입출력의 DQ 라인들을 갖는 스토리지 장치에 적용하였을 경우 발생되는 문제점을 다양한 방법으로 해결할 수 있다. 불필요하게 어드레스 래치 인에이블 신호(ALE) 및/또는 쓰기 인에이블 신호(/WE)가 인에이블 되는 것을 방지할 수 있으므로, 후속적인 동작(예컨대, 데이터의 교환)이 수행되는 타이밍을 앞당길 수 있다. 그러므로, 스토리지 장치의 성능이 향상된다.
도 18은 본 개시의 보안 소거 및/또는 보안 쓰기가 적용된 SSD (Solid State Drive) 시스템(1000)을 도시한다. 도 18을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함할 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 예를 들어, SSD 컨트롤러(1210)는 도 1 내지 도 17을 통하여 설명된 실시 예들에 기반하여, 복수의 플래시 메모리들(1221~122n)로 입력되는 제어 신호들(예컨대, 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(/WE) 등)을 제어한다. SSD 컨트롤러(1210)는 어드레스 래치 인에이블 신호(ALE) 및 쓰기 인에이블 신호(/WE)가 불필요하게 인에이블 되는 것을 방지함으로써, SSD(1200)의 성능을 향상시킬 수 있다.
복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1002)를 통해 호스트(1100)와 연결될 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200: 스토리지 장치
110, 210: 컨트롤러
120, 220: 불휘발성 메모리 장치들
110, 210: 컨트롤러
120, 220: 불휘발성 메모리 장치들
Claims (20)
- 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서:
커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호 및 쓰기 인에이블 신호를 인에이블 시키는 단계;
상기 인에이블된 쓰기 인에이블 신호에 동기되고 커맨드 및 어드레스를 포함하는 복수의 데이터 신호들을 상기 불휘발성 메모리 장치로 전송하는 단계;
상기 커맨드가 전송된 후, 상기 `커맨드 래치 인에이블 신호를 디스에이블 시키는 단계; 그리고
상기 어드레스가 전송된 후, 상기 어드레스 래치 인에이블 신호 및 상기 쓰기 인에이블 신호를 디스에이블 시키는 단계를 포함하되,
상기 복수의 데이터 신호들이 전송되는 DQ 라인들의 개수는, 상기 복수의 데이터 신호들을 구성하는 각 데이터 신호의 비트 수보다 많은 방법. - 제 1 항에 있어서,
상기 컨트롤러는 상기 쓰기 인에이블 신호의 첫 번째 상승 엣지가 발생하는 제 1 사이클에서 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하는 방법. - 제 2 항에 있어서,
상기 컨트롤러는 상기 제 1 사이클에서 상기 커맨드의 전송의 종료를 알리는 커맨드 종료 신호를 더 전송하는 방법. - 제 3 항에 있어서,
상기 컨트롤러는 상기 DQ 라인들 중 제 1 DQ 라인을 통하여 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하고,
상기 컨트롤러는 상기 DQ 라인들 중 제 2 DQ 라인을 통하여 상기 커맨드 종료 신호를 상기 불휘발성 메모리 장치로 전송하는 방법. - 제 1 항에 있어서,
상기 DQ 라인들은 상기 커맨드가 전송되는 커맨드 채널과 상기 어드레스가 전송되는 어드레스 채널로 구분되는 방법. - 제 5 항에 있어서,
상기 컨트롤러는 상기 쓰기 인에이블 신호의 첫 번째 상승 엣지가 발생하는 제 1 사이클에서 상기 커맨드 채널을 통하여 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하고,
상기 컨트롤러는 상기 제 1 사이클에서 상기 어드레스 채널을 통하여 상기 어드레스를 상기 불휘발성 메모리 장치로 전송하는 방법. - 제 1 항에 있어서,
상기 커맨드 래치 인에이블 신호는 제 1 커맨드 래치 인에이블 신호 및 제 2 커맨드 래치 인에이블 신호를 포함하고,
상기 어드레스 래치 인에이블 신호는 제 1 어드레스 래치 인에이블 신호 및 제 2 어드레스 래치 인에이블 신호를 포함하되,
상기 제 1 커맨드 래치 인에이블 신호 및 상기 제 1 어드레스 래치 인에이블 신호는 상기 DQ 라인들 중 제 1 DQ 라인으로 전송되는 신호를 래치하는데 사용되고,
상기 제 2 커맨드 래치 인에이블 신호 및 상기 제 2 어드레스 래치 인에이블 신호는 상기 DQ 라인들 중 제 2 DQ 라인으로 전송되는 신호를 래치하는데 사용되는 방법. - 제 1 항에 있어서,
상기 커맨드 래치 인에이블 신호는 상기 인에이블된 쓰기 인에이블 신호의 첫 번째 상승 엣지가 발생하는 제 1 사이클에서 인에이블 되고,
상기 어드레스 래치 인에이블 신호는 상기 인에이블된 쓰기 인에이블 신호의 두 번째 상승 엣지가 발생하는 제 2 사이클에서 인에이블 되는 방법. - 제 8 항에 있어서,
상기 컨트롤러는 상기 제 1 사이클에서 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하고,
상기 컨트롤러는 상기 제 2 사이클에서 상기 어드레스를 상기 불휘발성 메모리 장치로 전송하는 방법. - 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서:
쓰기 인에이블 신호를 인에이블 시키는 단계;
상기 커맨드 또는 상기 어드레스를 지시하는 제 1 제어 신호를 상기 불휘발성 메모리 장치로 전송하는 단계;
상기 커맨드를 지시하는 제 2 제어 신호를 상기 불휘발성 메모리 장치로 전송하는 단계;
상기 인에이블 된 쓰기 인에이블 신호에 동기되고 상기 상기 커맨드 및 상기 어드레스를 포함하는 복수의 데이터 신호들을 상기 불휘발성 메모리 장치로 전송하는 단계;
상기 커맨드가 전송된 후, 상기 제 2 제어 신호를 디스에이블 시키는 단계; 그리고
상기 커맨드 및 상기 어드레스가 전송된 후, 상기 제 1 제어 신호를 디스에이블 시키는 단계를 포함하되,
상기 복수의 데이터 신호들이 전송되는 DQ 라인들의 개수는, 상기 복수의 데이터 신호들을 구성하는 각 데이터 신호의 비트 수보다 많은 방법. - 제 10 항에 있어서,
상기 제 1 제어 신호가 로직 하이이고 상기 제 2 제어 신호가 로직 하이인 구간에서 상기 커맨드가 전송되고,
상기 제 1 제어 신호가 로직 하이이고 상기 제 2 제어 신호가 로직 로우인 구간에서 상기 어드레스가 전송되는 방법. - 제 11 항에 있어서,
상기 각 데이터 신호의 상기 비트 수는 8이고, 상기 DQ 라인들의 개수는 8의 배수인 방법. - 제 11 항에 있어서,
상기 각 데이터 신호의 상기 비트 수는 7이고, 상기 DQ 라인들의 개수는 7의 배수인 방법. - 제 10 항에 있어서,
상기 DQ 라인들은 상기 커맨드가 전송되는 커맨드 채널과 상기 어드레스가 전송되는 어드레스 채널로 구분되는 방법. - 제 14 항에 있어서,
상기 컨트롤러는 상기 쓰기 인에이블 신호의 첫 번째 상승 엣지가 발생하는 제 1 사이클에서 상기 커맨드 채널을 통하여 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하고,
상기 컨트롤러는 상기 제 1 사이클에서 상기 어드레스 채널을 통하여 상기 어드레스를 상기 불휘발성 메모리 장치로 전송하는 방법. - 스토리지 장치에 있어서:
불휘발성 메모리 장치; 그리고
커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호 및 쓰기 인에이블 신호를 인에이블 시켜 상기 불휘발성 메모리 장치로 전송하고, 커맨드 및 어드레스를 포함하는 복수의 데이터 신호들을 상기 불휘발성 메모리 장치로 전송하는 컨트롤러를 포함하되,
상기 컨트롤러는, 상기 커맨드가 전송된 후 상기 커맨드 래치 인에이블 신호를 디스에이블 시키고, 상기 어드레스가 전송된 후 상기 어드레스 래치 인에이블 신호 및 상기 쓰기 인에이블 신호를 디스에이블 시키고,
상기 복수의 데이터 신호들이 전송되는 DQ 라인들의 개수는, 상기 복수의 데이터 신호들을 구성하는 각 데이터 신호의 비트 수보다 많은 스토리지 장치. - 제 16 항에 있어서,
상기 컨트롤러는 상기 쓰기 인에이블 신호의 첫 번째 상승 엣지가 발생하는 제 1 사이클에서 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하는 스토리지 장치. - 제 17 항에 있어서,
상기 컨트롤러는 상기 제 1 사이클에서 상기 커맨드의 전송의 종료를 알리는 커맨드 종료 신호를 더 전송하는 스토리지 장치. - 제 18 항에 있어서,
상기 컨트롤러는 상기 DQ 라인들 중 제 1 DQ 라인을 통하여 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하고,
상기 컨트롤러는 상기 DQ 라인들 중 제 2 DQ 라인을 통하여 상기 커맨드 종료 신호를 상기 불휘발성 메모리 장치로 전송하는 스토리지 장치. - 제 16 항에 있어서,
상기 DQ 라인들은 상기 커맨드가 전송되는 커맨드 채널과 상기 어드레스가 전송되는 어드레스 채널로 구분되고,
상기 컨트롤러는 상기 쓰기 인에이블 신호의 첫 번째 상승 엣지가 발생하는 제 1 사이클에서 상기 커맨드 채널을 통하여 상기 커맨드를 상기 불휘발성 메모리 장치로 전송하고,
상기 컨트롤러는 상기 제 1 사이클에서 상기 어드레스 채널을 통하여 상기 어드레스를 상기 불휘발성 메모리 장치로 전송하는 스토리지 장치.
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