CN113496737A - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：第一存储块，其包括第一存储器串；第二存储块，其包括第二存储器串；公共源极线，其共同联接至第一存储块和第二存储块；第一位线，其联接至第一存储器串；第二位线，其联接第二存储器串；第一页缓冲器，其用于通过第一位线接入第一存储器串；以及第二页缓冲器，其用于通过第二位线接入第二存储器串。当选择第一存储块时，第一位线和第一页缓冲器彼此电连接。

Description

半导体装置
技术领域
各种实施方式总体涉及电子装置，并且更具体地涉及半导体装置。
背景技术
半导体装置可以包括存储数据或输出所存储的数据的存储器装置。存储器装置可以包括在没有供电的情况下丢失数据的易失性存储器。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。然而，存储器装置可以包括在没有供电的情况下保持数据的非易失性存储器。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
存储器装置可以包括用于存储数据的存储器单元阵列；用于执行诸如编程操作、读取操作和擦除操作之类的各种操作的外围电路；以及用于控制外围电路的控制逻辑。存储器装置可以包括二维或三维地布置在基板上方的存储器单元。
发明内容
本公开的各种实施方式涉及具有改善的操作特性的半导体装置。
根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串；第二存储块，其包括第二存储器串；公共源极线，其共同联接至第一存储块和第二存储块；第一位线，其联接至第一存储器串；第二位线，其联接第二存储器串；第一页缓冲器，其用于通过第一位线接入第一存储器串；以及第二页缓冲器，其用于通过第二位线接入第二存储器串。当选择第一存储块时，第一位线和第一页缓冲器彼此电连接。
根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串，第一存储器串包括第一漏极选择晶体管；第二存储块，其包括第二存储器串，第二存储器串包括第二漏极选择晶体管；公共源极线，其共同联接至第一存储块和第二存储块；第一位线，其中，第一位线和第一存储器串之间的连接由第一漏极选择晶体管控制；第二位线，其中，第二位线与第二存储器串之间的连接由第二漏极选择晶体管控制；以及公共页缓冲器，其用于通过第一位线接入第一存储器串，或通过第二位线接入第二存储器串。当选择第一存储块时，公共页缓冲器通过第一位线接入第一存储器串，并且不接入第二存储器串。
根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串；第二存储块，其包括第二存储器串；第一源极线，其联接至第一存储块；第二源极线，其联接至第二存储块；第一位线，其位于第一存储块和第二存储块之间并联接至第一存储器串；第二位线，其位于第一存储块和第二存储块之间并联接至第二存储器串；第一页缓冲器，其用于通过第一位线接入第一存储器串；以及第二页缓冲器，其用于通过第二位线接入第二存储器串。当选择第一存储块时，第一位线电连接至第一页缓冲器，并且第二位线与第二页缓冲器电断开。
根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串，第一存储器串包括第一漏极选择晶体管；第二存储块，其包括第二存储器串，第二存储器串包括第二漏极选择晶体管；第一源极线，其联接至第一存储块；第二源极线，其联接至第二存储块；第一位线，其位于第一存储块和第二存储块之间，其中，第一位线和第一存储器串之间的连接由第一漏极选择晶体管控制；第二位线，其位于第一存储块和第二存储块之间，其中，第二位线和第二存储器串之间的连接由第二漏极选择晶体管控制；以及公共页缓冲器，其用于通过第一位线接入第一存储器串，或通过第二位线接入第二存储器串。当选择第一存储块时，公共页缓冲器通过第一位线接入第一存储器串，并且不接入第二存储器串。
附图说明
图1是例示根据本公开的实施方式的半导体装置的配置的框图。
图2和图3是例示根据本公开的实施方式的半导体装置的单元阵列结构的电路图。
图4是例示根据本公开的实施方式的半导体装置的配置的图。
图5是例示根据本公开的实施方式的操作半导体装置的方法的图。
图6是例示根据本公开的实施方式的操作半导体装置的方法的图。
图7是例示根据本公开的实施方式的操作半导体装置的方法的图。
图8是例示根据本公开的实施方式的半导体装置的配置的图。
图9是例示根据本公开的实施方式的操作半导体装置的方法的图。
图10是例示根据本公开的实施方式的操作半导体装置的方法的图。
图11是例示根据本公开的实施方式的操作半导体装置的方法的图。
图12是例示根据本公开的实施方式的存储器系统的图。
图13是例示根据本公开的实施方式的存储器系统的图。
图14是例示根据本公开的实施方式的存储器系统的图。
图15是例示根据本公开的实施方式的存储器系统的图。
图16是例示根据本公开的实施方式的存储器系统的图。
具体实施方式
例示了根据在本说明书中公开的构思的实施方式的示例的具体结构性描述或功能性描述，以仅描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以以各种形式来实施。但是描述不限于本说明书中描述的实施方式的示例。
图1是例示根据本公开的实施方式的半导体装置100的配置的框图。
参照图1，半导体装置100可以包括单元阵列110和外围电路120。外围电路120可以包括地址解码器121、读写电路123、输入/输出电路124以及控制逻辑电路125。半导体装置100可以是存储器装置，其可以是易失性存储器装置或非易失性存储器装置。例如，半导体装置100可以是闪存装置。
单元阵列110可以通过行线RL联接至地址解码器121，并且通过列线CL联接至读写电路123。行线RL可以是字线，而列线CL可以是位线。然而，字线和位线可以是彼此相对的。换句话说，行线可以是位线，而列线可以是字线。
单元阵列110可以包括多个存储器串，并且多个存储器串可以相对于基板在水平方向或垂直方向上布置。另外，单元阵列110可以包括多个存储块BLK。存储块BLK可以在水平方向或垂直方向上布置。每个存储块BLK可以包括多个页。
控制逻辑电路125可以联接至地址解码器121、读写电路123以及输入/输出电路124。控制逻辑电路125可以从输入/输出电路124接收命令CMD和地址ADDR，并且响应于接收到的命令CMD而控制地址解码器121和读写电路123以执行内部操作。控制逻辑电路125可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑电路125可以是根据算法操作的电路和/或执行控制逻辑代码的处理器。
地址解码器121可以联接至单元阵列110。例如，地址解码器121可以通过字线、虚设字线、源极选择线和漏极选择线联接至单元阵列110。另外，地址解码器121可以响应于控制逻辑电路125来控制行线RL。因此，地址解码器121可以从控制逻辑电路125接收地址ADDR，并响应接收到的地址ADDR而选择单元阵列110的存储块之中的一个存储块。
可以以页为单位来执行半导体装置100的编程操作和读取操作。因此，在编程操作和读取操作期间，地址ADDR可以包括块地址和行地址。地址解码器121可以解码接收到的地址ADDR中所包括的块地址，并根据经解码的块地址选择存储块中的一个存储块。地址解码器121可以对接收到的地址ADDR中所包括的行地址进行解码，并且根据经解码的行地址选择存储块中的一个存储块。
可以以存储块为单位执行存储器装置100的擦除操作。因此，在擦除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并根据经解码的块地址选择存储块中的一个存储块。
读写电路123可以通过列线CL联接至单元阵列110。读写电路123可以包括页缓冲器PB。页缓冲器PB可以通过列线CL联接至单元阵列110。
在编程操作期间，读写电路123可以向列线CL传输从输入/输出电路124接收的数据DATA，并且可以响应于所传输的数据DATA对被选页的存储器单元进行编程。数据DATA可以是要编程到每个存储器单元中的多位数据。在读取操作期间，读写电路123可以通过列线CL从被选页的存储器单元读取数据DATA，并向输入/输出电路124输出所读取的数据DATA。在擦除操作期间，读写电路123可以使列线CL浮置。编程操作和擦除操作可以包括验证操作。可以与读取操作类似的方式执行验证操作。
根据上述配置，控制逻辑电路125可以控制半导体装置100以在层叠的存储块BLK当中选择对其执行编程操作、读取操作和擦除操作的存储块BLK，并且仅将被选存储块BLK电连接至页缓冲器PB。控制逻辑电路125可以控制半导体装置100，以将被选存储块BLK的列线CL电连接至页缓冲器PB，并且将未选存储块BLK与页缓冲器PB断开。结果，可以减小块尺寸并且可以确保单元性能特性。
图2和图3是例示根据本公开的实施方式的半导体装置100的单元阵列结构的电路图。
参照图2，单元阵列可以包括多个存储块BLK1和BLK2。存储块BLK1和BLK2可以在第三方向III上层叠。存储块BLK1和BLK2中的每个可以包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m可以在第三方向III上延伸。存储器单元MC1至MCn可以在第三方向III上层叠。在图2中，“m”是2或更大的整数。
第一存储块BLK1可以包括联接在位线BL11至BL1m与公共源极线CSL之间的存储器串MS11至MS1m和MS21至MS2m。在第二方向II上布置的存储器串MS11至MS1m和MS21至MS2m可以共享位线BL11至BL1m。第二方向II可以与第三方向III交叉。
第二存储块BLK2可以包括联接在位线BL21至BL2m与公共源极线CSL之间的存储器串MS11至MS1m和MS21至MS2m。在第二方向II上布置的存储器串MS11至MS1m和MS21至MS2m可以共享位线BL21至BL2m。
存储器串MS11至MS1m以及MS21至MS2m中的每个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。在图2中，“n”是2或更大的整数。
存储器串MS11至MS1m和MS21至MS2m中的每个还可以包括联接在源极选择晶体管SST和存储器单元MC1之间的至少一个源极侧虚设存储器单元S_DMC。存储器串MS11至MS1m和MS21至MS2m中的每个可以还包括联接在漏极选择晶体管DST和存储器单元MCn之间的至少一个漏极侧虚设存储器单元D_DMC。
包括在一个存储器串(MS11至MS1m和MS21至MS2m)中的至少一个源极选择晶体管SST可以串联联接在存储器单元MC1与公共源极线CSL之间。源极选择晶体管SST的栅极可以联接至源极选择线SSL。处于相同水平的源极选择晶体管SST可以联接至相同的源极选择线SSL。另选地，布置在相同行(第一方向I)中的存储器串MS11至MS1m和MS21至MS2m的源极选择晶体管SST当中处于相同水平的源极选择晶体管SST可以联接至相同源极选择线SSL，并且布置在不同行中的源极选择晶体管SST可以联接至不同的源极选择线SSL。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中的存储器单元MC1至MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。存储器单元MC1至MCn的栅极可以联接至字线WL1至WLn，并且处于相同水平的存储器单元MC1至MCn可以联接至相同的字线(WL1至WLn)。可以向字线WL1至WLn中的每条施加驱动所需的字线电压(编程偏压、预编程偏压和读取偏压)。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中的至少一个漏极选择晶体管DST可以串联联接在位线(BL11至BL1m、或BL21至BL2m)和存储器单元MCn之间。漏极选择晶体管DST的栅极可以联接至漏极选择线DSL。布置在同一行(方向I)中的存储器串MS11至MS1m和MS21至MS2m的漏极选择晶体管DST当中处于相同水平的漏极选择晶体管DST可以联接至相同的漏极选择线DSL。另外，布置在另一行(方向I)中的漏极选择晶体管DST可以联接至不同的漏极选择线DSL。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中的至少一个源极侧虚设存储器单元S_DMC可以串联联接在源极选择晶体管SST和存储器单元MC1之间。源极侧虚设存储器单元S_DMC的栅极可以联接至源极侧虚设字线S_DWL。处于相同水平的源极侧虚设存储器单元S_DMC可以联接至相同的源极侧虚设字线S_DWL。可以向源极侧虚设字线S_DWL施加驱动所需的字线电压(编程电压、通过电压和读取电压)。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中的至少一个漏极侧虚设存储器单元D_DMC可以串联联接在漏极选择晶体管DST和存储器单元MCn之间。漏极侧虚设存储器单元D_DMC的栅极可以联接至漏极侧虚设字线D_DWL。处于相同水平的漏极侧虚设存储器单元D_DMC可以联接至相同的漏极侧虚设字线D_DWL。可以向漏极侧虚设字线D_DWL施加驱动所需的字线电压(编程电压、通过电压和读取电压)。
第一存储块BLK1和第二存储块BLK2可以在第三方向III上层叠。第一存储块BLK1可以位于第二存储块BLK2上方，或者第二存储块BLK2可以位于第一存储块BLK1上方。第一存储块BLK1和第二存储块BLK2可以共享公共源极线CSL。第一存储块BLK1中所包括的存储器串MS11至MS1m和MS21至MS2m和第二存储块BLK2中所包括的存储器串MS11至MS1m和MS21至MS2m可以基于公共源极线CSL以镜像类型布置。第一存储块BLK1中包括的位线BL11至BL1m可以与第二存储块BLK2中包括的位线BL21至BL2m电绝缘，并且可以彼此独立地驱动。
参照图3，第一存储块BLK1可以包括联接在第一源极线SL1和位线BL11至BL1m之间的存储器串MS11至MS1m和MS21至MS2m。第二存储块BLK2可以包括联接在第二源极线SL2和位线BL21至BL2m之间的存储器串MS11至MS1m和MS21至MS2m。第一存储块BLK1中包括的存储器串MS11至MS1m和MS21至MS2m与第二存储块BLK2中包括的存储器串MS11至MS1m和MS21至MS2m可以基于位线BL11至BL1m和BL21至BL2m以镜像类型布置。由于结构的其它部分与以上参考图2描述的内容相似，因此，将省略其重复描述。
图4是例示根据本公开的实施方式的半导体装置的配置的图。
参照图4，半导体装置可以包括第一层叠结构ST1、第二层叠结构ST2、公共源极线30、第一位线16和第二位线26。第一层叠结构ST1可以属于第一存储块MB1，而第二层叠结构ST1可以属于第二存储块MB2。第一层叠结构ST1和第二层叠结构ST2可以在第三方向III上层叠。
第一层叠结构ST1可以包括彼此交替地层叠的第一导电层11和第一绝缘层12。每个第一导电层11可以是选择晶体管、存储器单元或虚设晶体管的栅极。第一导电层11可以包括诸如多晶硅、钨和金属之类的导电材料。第一绝缘层12可以形成为使层叠的第一导电层11彼此绝缘。第一绝缘层12可以包括诸如氧化物和氮化物之类的绝缘材料。第一导电层11可以包括至少一条源极选择线、字线和至少一条漏极选择线。第一导电层11可以还包括至少一条漏极侧虚设字线或至少一条源极侧虚设字线。
第一沟道结构CH1可以穿过第一层叠结构ST1并在第三方向III上延伸。第一沟道结构CH1可以联接至第一位线16。选择晶体管、存储器单元或虚设存储器单元可以位于第一沟道结构CH1和第一导电层11之间的交叉处。第一沟道结构CH1可以包括第一沟道层14，并且还可以包括第一存储器层13和第一间隙填充层15中的至少一个。
每个第一沟道层14可以是形成选择晶体管、存储器单元或虚设存储器单元的沟道的区域。第一沟道层14可以包括诸如硅或锗之类的半导体材料，或诸如纳米点、纳米管或石墨烯之类的纳米结构。第一存储器层13可以包括阻挡层、数据储存层和隧道绝缘层中的至少一个。隧道绝缘层可以是电荷通过福勒-诺德海姆(Fowler-Nordheim：F-N)隧穿而隧穿的层，并且可以包括诸如氧化物或氮化物之类的绝缘材料。数据储存层可以用作实际的数据存储，并且包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料或纳米结构。阻挡层可以防止电荷向第一导电层11移动，并且可以包括诸如氧化铝Al2O3之类的高k电介质材料。第一间隙填充层15可以形成在第一沟道层14中并且包括诸如氧化物之类的绝缘材料。
第二层叠结构ST2可以包括彼此交替地层叠的第二导电层21和第二绝缘层22。每个第二导电层21可以是选择晶体管、存储器单元或虚设晶体管的栅极。第二导电层21可以包括诸如多晶硅、钨和金属之类的导电材料。第二绝缘层22可以形成为使层叠的第二导电层21彼此绝缘。第二绝缘层22可以包括诸如氧化物和氮化物之类的绝缘材料。第二导电层21可以包括至少一条源极选择线、字线和至少一条漏极选择线。第二导电层21可以还包括至少一条漏极侧虚设字线或至少一条源极侧虚设字线。
第二沟道结构CH2可以穿过第二层叠结构ST2并且在第三方向III上延伸。第二沟道结构CH2可以联接至第二位线26。选择晶体管、存储器单元或虚设存储器单元可以位于第二沟道结构CH2和第二导电层21之间的交叉处。第二沟道结构CH2可以包括第二沟道层24，并且还可以包括第二存储器层23和第二间隙填充层25中的至少一个。
第二沟道层24可以是形成选择晶体管或存储器单元的沟道的区域。第二沟道层24可以包括诸如硅或锗之类的半导体材料，或诸如纳米点、纳米管或石墨烯之类的纳米结构。第二存储器层23可以包括阻挡层、数据储存层和隧道绝缘层中的至少一个。隧道绝缘层可以是电荷通过福勒-诺德海姆(F-N)隧穿而隧穿的层，并且可以包括诸如氧化物或氮化物之类的绝缘材料。数据储存层可以用作实际数据存储，并且可以包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料或纳米结构。阻挡层可以防止电荷向第二导电层21移动，并且可以包括诸如氧化铝Al2O3之类的高k电介质材料。第二间隙填充层25可以形成在第二沟道层24中并且包括诸如氧化物之类的绝缘材料。
公共源极线30可以位于第一层叠结构ST1和第二层叠结构ST2之间。第一存储块MB1和第二存储块MB2可以共享公共源极线30。第一沟道层14和第二沟道层24可以联接至公共源极线30。第一沟道层14和第二沟道层24可以突出到公共源极线30中。另选地，第一沟道层14和第二沟道层24可以通过选择性生长的硅层而联接至公共源极线30。
第一存储块MB1和第二存储块MB2可以具有相对于公共源极线30的对称结构。第一层叠结构ST1、第一沟道结构CH1和第一位线16可以与第二层叠结构ST2、第二沟道结构CH2和第二位线26以镜像类型布置。
图5是例示根据本公开的实施方式的操作半导体装置的方法的图。在下面的描述中，为了简洁起见，省略了上面讨论的一些元件的描述。
参照图5，半导体装置可以包括第一存储块MB1、第二存储块MB2、公共源极线CSL、第一位线BL1、第二位线BL2、第一页缓冲器PB1和第二页缓冲器PB2。
第一存储块MB1可以包括第一存储器串MS1。第一存储器串MS1可以联接在公共源极线CSL和第一位线BL1之间。第二存储块MB2可以包括第二存储器串MS2。第二存储器串MS2可以联接在公共源极线CSL和第二位线BL2之间。第一存储器串MS1和第二存储器串MS2可以位于不同的水平。第一位线BL1和第二位线BL2可以位于不同的水平。
公共源极线CSL可以共同地联接至第一存储块MB1和第二存储块MB2。公共源极线CSL可以位于第一存储块MB1和第二存储块MB2之间。第一存储器串MS1和公共源极线CSL之间的连接可以由第一源极线SSL11和SSL12控制。第二存储器串MS2和公共源极线CSL之间的连接可以由第二源极线SSL21和SSL22控制。
第一存储器串MS1可以联接至第一位线BL1。第一存储器串MS1和第一位线BL1之间的连接可以通过施加到第一漏极选择线DSL11至DSL14的偏压来控制。第二存储器串MS2可以联接至第二位线BL2。第二存储器串MS2和第二位线BL2之间的连接可以通过施加到第二漏极选择线DSL21至DSL24的偏压来控制。
第一页缓冲器PB1可以通过第一位线BL1接入第一存储器串MS1。第二页缓冲器PB2可以通过第二位线BL2接入第二存储器串MS2。
在编程操作、读取操作或擦除操作期间，可以选择第一存储块MB1和第二存储块MB2中的一个。当选择第一存储块MB1时，第一位线BL1可以电连接至第一页缓冲器PB1，而第二位线BL2可以与第二页缓冲器PB2电断开。当选择第二存储块MB2时，第二位线BL2可以电连接至第二页缓冲器PB2，并且第一位线BL1可以与第一页缓冲器PB1电断开。
根据上述配置，共享公共源极线CSL的第一存储块MB1和第二存储块MB2可以分别联接至第一页缓冲器PB1和第二页缓冲器PB2。因此，第一页缓冲器PB1可以联接至第一位线BL1以感测第一存储块MB1的单元阵列，而第二页缓冲器PB2可以联接至第二位线BL2以感测第二存储块MB2的单元阵列。
图6是例示根据本公开的实施方式的操作半导体装置的方法的图。在下面的描述中，为了简洁起见，省略了上面讨论的一些元件的描述。
参照图6，半导体装置可以包括第一存储块MB1、第二存储块MB2、公共源极线CSL、第一位线BL1、第二位线BL2、公共页缓冲器CPB、第一开关SW1和第二开关SW2。
公共页缓冲器CPB可以共同地联接至第一存储块MB1和第二存储块MB2。换句话说，第一存储块MB1和第二存储块MB2可以共享公共页缓冲器CPB。公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1，或者可以通过第二位线BL2接入第二存储器串MS2。
第一存储块MB1和第二存储块MB2与公共页缓冲器CPB之间的连接可以由第一开关SW1和第二开关SW2控制。第一开关SW1可以联接在第一位线BL1和公共页缓冲器CPB之间。第一开关SW1可以包括至少一个晶体管，并且响应于块选择信号而接通或关断。第一位线BL1和公共页缓冲器CPB之间的连接可以由第一开关SW1控制。第二开关SW2可以联接在第二位线BL2和公共页缓冲器CPB之间。第二开关SW2可以包括至少一个晶体管，并且响应于块选择信号而接通或关断。第二位线BL2和公共页缓冲器CPB之间的连接可以由第二开关SW2控制。
在编程操作、读取操作或擦除操作期间，可以选择第一存储块MB1和第二存储块MB2中的一个。当选择第一存储块MB1时，第一开关SW1可以接通并且第二开关SW2可以关断。当第一开关SW1接通时，第一位线BL1和公共页缓冲器CPB可以彼此电连接。当第二开关SW2关断时，第二位线BL2和公共页缓冲器CPB可以彼此电断开。因此，当选择第一存储块MB1时，公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1，并且可以不接入第二存储器串MS2。
当选择第二存储块MB2时，第二开关SW2可以接通并且第一开关SW1可以关断。当第二开关SW2接通时，第二位线BL2和公共页缓冲器CPB可以彼此电连接。当第一开关SW1关断时，第一位线BL1和公共页缓冲器CPB可以彼此电断开。因此，当选择第二存储块MB2时，公共页缓冲器CPB可以通过第二位线BL2接入第二存储器串MS2，并且可以不接入第一存储器串MS1。
根据上述配置，共享公共源极线CSL的第一存储块MB1和第二存储块MB2可以共享公共页缓冲器CPB。另外，公共页缓冲器CPB与第一存储块MB1和第二存储块MB2之间的连接可以由第一开关SW1和第二开关SW2控制。因此，公共页缓冲器CPB可以不同时联接至第一存储块MB1和第二存储块MB2，并且可以仅接入被选存储块。
图7是例示根据本公开的实施方式的操作半导体装置的方法的图。在下面的描述中，为了简洁起见，省略了上面讨论的一些元件的描述。
参照图7，半导体装置可以包括第一存储块MB1、第二存储块MB2、公共源极线CSL、第一位线BL1、第二位线BL2和公共页缓冲器CPB。
第一存储器串MS1可以包括至少一个第一漏极选择晶体管DST1、至少一个漏极侧虚设存储器单元D_DMC、存储器单元MC、至少一个源极侧虚设存储器单元S_DMC以及至少一个第一源极选择晶体管SST1。第二存储器串MS2可以包括至少一个第二漏极选择晶体管DST2、至少一个漏极侧虚设存储器单元D_DMC、存储器单元MC、源极侧虚设存储器单元S_DMC和至少一个第二源极选择晶体管SST2。
第一存储器串MS1和第一位线BL1之间的连接可以由第一漏极选择晶体管DST1控制。第二存储器串MS2和第二位线BL2之间的连接可以由第二漏极选择晶体管DST2控制。
公共页缓冲器CPB可以共同地联接至第一存储块MB1和第二存储块MB2。公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1，并且通过第二位线BL2接入第二存储器串MS2。
第一存储块MB1和第二存储块MB2与公共页缓冲器CPB之间的连接可以由第一漏极选择线DSL11至DSL14和第二漏极选择线DSL21至DSL24控制。第一存储器串MS1和公共页缓冲器CPB之间的连接可以由第一漏极选择晶体管DST1控制。第二存储器串MS2和公共页缓冲器CPB之间的连接可以由第二漏极选择晶体管DST2控制。
在编程操作、读取操作或擦除操作期间，可以选择第一存储块MB1和第二存储块MB2中的一个。当选择第一存储块MB1时，被选的第一存储器串MS1的第一漏极选择晶体管DST1可以导通，并且第二存储器串MS2的第二漏极选择晶体管DST2可以截止。当第一漏极选择晶体管DST1导通时，公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1。当第二漏极选择晶体管DST2截止时，公共页缓冲器CPB可以不接入第二存储器串MS2。多个第一存储器串MS1当中的被禁止编程的第一存储器串MS1的第一漏极选择晶体管DST1可以截止。因此，即使当选择第一存储块MB1时，公共页缓冲器CPB也可以不接入被禁止编程的第一存储器串MS1。
当选择第二存储块MB2时，被选的第二存储器串MS2的第二漏极选择晶体管DST2可以导通，并且第一存储器串MS1的第一漏极选择晶体管DST1可以截止。当第二漏极选择晶体管DST2导通时，公共页缓冲器CPB可以通过第二位线BL2接入第二存储器串MS2。当第一漏极选择晶体管DST1截止时，公共页缓冲器CPB可以不接入第一存储器串MS1。多个第二存储器串MS2当中的被禁止编程的第二存储器串MS2的第一漏极选择晶体管DST2可以截止。因此，即使当选择第二存储块MB2时，公共页缓冲器CPB也可以不接入被禁止编程的第二存储器串MS2。
根据上述配置，共享公共源极线CSL的第一存储块MB1和第二存储块MB2可以共享公共页缓冲器CPB。另外，尽管未提供单独的开关，但是可以使用第一漏极选择晶体管DST1和第二漏极选择晶体管DST2来控制公共页缓冲器CPB与第一存储块MB1和第二存储块MB2之间的连接。
图8是例示根据本公开的实施方式的半导体装置的配置的图。在下面的描述中，为了简洁起见，省略了上面讨论的一些元件的描述。
参照图8，半导体装置可以包括第一层叠结构ST1、第二层叠结构ST2、第一源极线31、第二源极线32、第一位线46和第二位线56。第一层叠结构ST1可以属于第一存储块MB1，而第二层叠结构ST2可以属于第二存储块MB2。第一层叠结构ST1和第二层叠结构ST2可以在第三方向III上层叠。
第一层叠结构ST1可以包括彼此交替地层叠的第一导电层41和第一绝缘层42。第一沟道结构CH1可以包括第一沟道层44，并且可以还包括第一存储器层43和第一间隙填充层45中的至少一个。第二层叠结构ST2可以包括彼此交替地层叠的第二导电层51和第二绝缘层52。第二沟道结构CH2可以包括第二沟道层54，并且可以还包括第二存储器层53和第二间隙填充层55中的至少一个。
第一沟道层44可以联接至第一源极线31，而第二沟道层54可以联接至第二源极线32。第一沟道层44可以突出到第一源极线31中，而第二沟道层54可以突出到第二源极线32中。另选地，第一沟道层44可以通过选择性生长的硅层联接至第一源极线31，而第二沟道层54可以通过选择性生长的硅层联接至第二源极线32。
第一位线46和第二位线56可以位于第一层叠结构ST1和第二层叠结构ST2之间。绝缘层60可以位于第一层叠结构ST1和第二层叠结构ST2之间，并且第一位线46和第二位线56可以位于绝缘层60中。第一位线46和第二位线56可以位于绝缘层60中的相同水平或不同水平处。
第一源极线31可以位于第一层叠结构ST1下方，而第二源极线32可以位于第二层叠结构ST2上方。第一源极线31、第一层叠结构ST1、绝缘层60、第二层叠结构ST2和第二源极线32可以在第三方向III上顺序地层叠。
第一存储块MB1和第二存储块MB2可以相对于绝缘层60具有对称结构。第一层叠结构ST1、第一沟道结构CH1和第一源极线31可以与层叠结构ST2、第二沟道结构CH2和第二源极线32以镜像类型布置。
图9是例示根据本公开的实施方式的操作半导体装置的方法的图。在下面的描述中，为了简洁起见，省略了上面讨论的一些元件的描述。
参照图9，半导体装置可以包括第一存储块MB1、第二存储块MB2、第一源极线SL1、第二源极线SL2、第一位线BL1、第二位线BL2、第一页缓冲器PB1和第二页缓冲器PB2。
第一存储块MB1可以包括第一存储器串MS1。第二存储块MB2可以包括第二存储器串MS2。第一源极线SL1可以联接至第一存储块MB1。第二源极线SL2可以联接至第二存储块MB2。第一位线BL1和第二位线BL2可以位于第一存储块MB1和第二存储块MB2之间。第一位线BL1可以联接至第一存储器串MS1。第二位线BL2可以联接至第二存储器串MS2。
第一页缓冲器PB1可以通过第一位线BL1接入第一存储器串MS1。第二页缓冲器PB2可以通过第二位线BL2接入第二存储器串MS2。
在编程操作、读取操作或擦除操作期间，可以选择第一存储块MB1和第二存储块MB2中的一个。当选择第一存储块MB1时，第一位线BL1可以电连接至第一页缓冲器PB1，并且第二位线BL2可以与第二页缓冲器PB2电断开。当选择第二存储块MB2时，第二位线BL2可以电连接至第二页缓冲器PB2，并且第一位线BL1可以与第一页缓冲器PB1电断开。
根据上述配置，层叠的第一存储块MB1和第二存储块MB2可以分别联接至第一页缓冲器PB1和第二页缓冲器PB2。因此，第一页缓冲器PB1联接至第一位线BL1以感测第一存储块MB1的单元阵列，而第二页缓冲器PB2可以联接至第二位线BL2以感测第二存储器单元MB2的单元阵列。
图10是例示根据本公开的实施方式的操作半导体装置的方法的图。在下面的描述中，为了简洁起见，省略了上面讨论的一些元件的描述。
参照图10，半导体装置可以包括第一存储块MB1、第二存储块MB2、第一源极线SL1、第二源极线SL2、第一位线BL1、第二位线BL2、公共页缓冲器CPB、第一开关SW1和第二开关SW2。
公共页缓冲器CPB可以共同地联接至第一存储块MB1和第二存储块MB2。公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1，并且通过第二位线BL2接入第二存储器串MS2。
第一开关SW1可以联接在第一位线BL1和公共页缓冲器CPB之间。第一位线BL1和公共页缓冲器CPB之间的连接可以由第一开关SW1控制。第二开关SW2可以联接在第二位线BL2和公共页缓冲器CPB之间。第二位线BL2和公共页缓冲器CPB之间的连接可以由第二开关SW2控制。
当选择第一存储块MB1时，第一开关SW1可以接通并且第二开关SW2可以关断。当第一开关SW1接通时，第一位线BL1和公共页缓冲器CPB可以彼此电连接。当第二开关SW2关断时，第二位线BL2和公共页缓冲器CPB可以彼此电断开。因此，当选择第一存储块MB1时，公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1，并且可以不接入第二存储器串MS2。
当选择第二存储块MB2时，第二开关SW2可以接通并且第一开关SW1可以关断。当第二开关SW2接通时，第二位线BL2和公共页缓冲器CPB可以彼此电连接。当第一开关SW1关断时，第一位线BL1和公共页缓冲器CPB可以彼此电断开。因此，当选择第二存储块MB2时，公共页缓冲器CPB可以通过第二位线BL2接入第二存储器串MS2，并且可以不接入第一存储器串MS1。
根据上述配置，层叠的第一存储块MB1和第二存储块MB2可以共享公共页缓冲器CPB。另外，公共页缓冲器CPB与第一存储块MB1和第二存储块MB2之间的连接可以由第一开关SW1和第二开关SW2控制。因此，公共页缓冲器CPB可以不同时联接至第一存储块MB1和第二存储块MB2，而仅接入被选的存储块。
图11是例示根据本公开的实施方式的操作半导体装置的方法的图。在下面的描述中，为了简洁起见，省略了上面讨论的一些元件的描述。
参照图11，半导体装置可以包括第一存储块MB1、第二存储块MB2、第一源极线SL1、第二源极线SL2、第一位线BL1、第二位线BL2和公共页缓冲器CPB。
第一存储器串MS1和第一位线BL1之间的连接可以由第一漏极选择晶体管DST1控制。第二存储器串MS2和第二位线BL2之间的连接可以由第二漏极选择晶体管DST2控制。
公共页缓冲器CPB可以共同地联接至第一存储块MB1和第二存储块MB2。公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1，并且通过第二位线BL2接入第二存储器串MS2。
第一存储器串MS1和公共页缓冲器CPB之间的连接可以由第一漏极选择晶体管DST1控制。第二存储器串MS2和公共页缓冲器CPB之间的连接可以由第二漏极选择晶体管DST2控制。
当选择第一存储块MB1时，被选的第一存储器串MS1的第一漏极选择晶体管DST1可以导通，并且第二存储器串MS2的第二漏极选择晶体管DST2可以截止。当第一漏极选择晶体管DST1导通时，公共页缓冲器CPB可以通过第一位线BL1接入第一存储器串MS1。当第二漏极选择晶体管DST2截止时，公共页缓冲器CPB可以不接入第二存储器串MS2。多个第一存储器串MS1当中的被禁止编程的第一存储器串MS1的第一漏极选择晶体管DST1可以截止。因此，即使当选择第一存储块MB1时，公共页缓冲器CPB也可以不接入被禁止编程的第一存储器串MS1。
当选择第二存储块MB2时，被选的第二存储器串MS2的第二漏极选择晶体管DST2可以导通，并且第一存储器串MS1的第一漏极选择晶体管DST1可以截止。当第二漏极选择晶体管DST2导通时，公共页缓冲器CPB可以通过第二位线BL2接入第二存储器串MS2。当第一漏极选择晶体管DST1截止时，公共页缓冲器CPB可以不接入第一存储器串MS1。多个第二存储器串MS2当中的被禁止编程的第二存储器串MS2的第一漏极选择晶体管DST2可以截止。因此，即使在选择第二存储块MB2时，公共页缓冲器CPB也可以不接入被禁止编程的第二存储器串MS2。
根据上述配置，层叠的第一存储块MB1和第二存储块MB2可以共享公共页缓冲器CPB。另外，尽管未提供单独的开关，但是可以使用第一漏极选择晶体管DST1和第二漏极选择晶体管DST2来控制公共页缓冲器CPB与第一存储块MB1和第二存储块MB2之间的连接。
图12是例示根据本公开的实施方式的存储器系统1000的图。
参照图12，存储器系统1000可以包括被配置为存储数据的存储器装置1200和执行存储器装置1200与主机2000之间的通信的控制器1100。
主机2000可以是被配置为将数据存储在存储器系统1000中或从存储器系统1000取回数据的装置或系统。主机2000可以生成用于各种操作的请求RQ，并且向存储器系统1000输出所生成的请求RQ。请求RQ可以包括用于编程操作的编程请求，用于读取操作的读取请求以及用于擦除操作的擦除请求。主机2000可以通过使用快速非易失性存储器(NVMe)、外围组件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、移动行业处理器接口(MIPI)、通用闪存(UFS)、小型计算机小型接口(SCSI)和串行连接SCSI(SAS)当中的至少一种接口协议来与主机2000进行通信。
主机2000可以包括计算机、便携式数字装置、平板、数码相机、数字音频播放器、电视、无线通信装置或蜂窝电话中的至少一个。然而，所公开技术的实施方式不限于此。
控制器1100可以控制存储器系统1000的整体操作。控制器1100可以响应于主机2000的请求RQ来控制存储器装置1200。控制器1100可以在主机2000的请求下控制存储器装置1200以执行编程操作、读取操作和擦除操作。另选地，在没有来自主机2000的请求的情况下，控制器1100可以执行后台操作以提高存储器系统1000的性能。
为了控制存储器装置1200的操作，控制器1100可以向存储器装置1200传输控制信号CTRL和数据信号DQ。控制信号CTRL和数据信号DQ可以通过不同的输入/输出线向存储器装置1200传输。数据信号DQ可以包括命令CMD、地址ADD或数据DATA。控制信号CTRL可以用于区分输入数据信号DQ的时段。
存储器装置1200可以响应于控制器1100的控制而执行编程操作、读取操作和擦除操作。存储器装置1200可以是在供电切断时丢失数据的易失性存储器或在没有供电的情况下保持数据的非易失性存储器。根据实施方式，存储器装置1200可以是上述半导体装置100，其可以是闪存装置。
在来自主机2000的针对编程操作、读取操作或擦除操作的请求下，控制器1100可以命令存储器装置1200执行编程操作、读取操作或擦除操作，以根据以上参照图1至图11所描述的方法选择存储块。
图13是例示根据实施方式的存储器系统30000的图。
参照图13，存储器系统30000可以被实施为蜂窝电话、智能电话、平板、个人计算机(PC)、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置2200和控制存储器装置2200的操作的控制器2100。
控制器2100可以响应于处理器3100的控制来控制存储器装置2200的数据访问操作，例如，存储器装置2200的编程操作、擦除操作或读取操作。
响应于控制器2100的控制，控制器2100可以控制编程到存储器装置2200中的数据以通过显示器3200输出。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为处理器3100可以处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并向控制器2100或显示器3200传输经处理的信号。控制器2100可以将处理器3100处理过的信号传输到存储器装置2200中。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号并通过天线ANT向外部装置输出无线电信号。用于控制主机的操作的控制信号或要由处理器3100处理的数据可以由输入装置3400输入，并且输入装置3400可以包括诸如触摸板和计算机鼠标之类的定点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得可以通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或者从输入装置3400输出的数据。
根据实施方式，能够控制存储器装置2200的操作的控制器2100可以实现为处理器3100的一部分，或者被实现为与处理器3100分离的芯片。
图14是例示存储器系统40000的另一实施方式的图。
参照图14，存储器系统40000可以被实施为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置2200和控制存储器装置2200的数据处理操作的控制器2100。
处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300输出存储器装置2200中所存储的数据。输入装置4200的示例可以包括诸如触摸板或计算机鼠标之类的定点装置、小键盘、或键盘。
处理器4100可以控制存储器系统40000的整体操作并控制存储器控制器2100的操作。根据实施方式，存储器装置2200可以是上述半导体装置100，其可以是闪存装置。
图15是例示根据本公开的实施方式的存储器系统50000的图。
参照图15，存储器系统50000可以被实施为图像处理器，例如，数码相机、附有数码相机的蜂窝电话、附有数码相机的智能电话或附有数码相机的台式PC。
存储器系统50000可以包括存储器装置2200和控制存储器装置2200的例如编程操作、擦除操作或读取操作的数据处理操作的控制器2100。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号。经转换的数字信号可以传输给处理器5100或控制器2100。响应于处理器5100的控制，可以通过显示器5300输出经转换的数字信号，或者可以通过控制器2100将经转换的数字信号存储在存储器装置2200中。因此，可以根据处理器5100或控制器2100的控制，通过显示器5300输出存储器装置2200中所存储的数据。
根据实施方式，用于控制存储器装置2200的操作的控制器2100可以形成为处理器5100的一部分，或者与处理器5100分离的芯片。
图16是例示根据本公开的实施方式的存储器系统70000的图。
参照图16，存储器系统70000可以包括存储卡或智能卡。存储器系统70000可以包括存储器装置2200、控制器2100和卡接口7100。
控制器2100可以控制存储器装置2200与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议对主机60000和控制器2100之间的数据交换进行接口连接。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以是指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000连接至诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和控制器2100与存储器装置2200进行数据通信。
根据本公开，可以提供具有改善的操作特性和可靠性的半导体装置。
对于本领域技术人员将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的任何上述实施方式进行各种变型。因此，本发明旨在覆盖所有这些变型，只要它们落入所附权利要求及其等同物的范围内。
相关申请的交叉引用
本申请要求于2020年3月19日向韩国知识产权局提交的韩国专利申请No.10-2020-0034035的优先权，其全部公开内容通过引用合并于此。

Claims (18)

1.一种半导体装置，该半导体装置包括：
第一存储块，所述第一存储块包括第一存储器串；
第二存储块，所述第二存储块包括第二存储器串；
公共源极线，所述公共源极线共同联接至所述第一存储块和所述第二存储块；
第一位线，所述第一位线联接至所述第一存储器串；
第二位线，所述第二位线联接所述第二存储器串；
第一页缓冲器，所述第一页缓冲器用于通过所述第一位线接入所述第一存储器串；以及
第二页缓冲器，所述第二页缓冲器用于通过所述第二位线接入所述第二存储器串，
其中，当选择所述第一存储块时，所述第一位线和所述第一页缓冲器彼此电连接。
2.根据权利要求1所述的半导体装置，其中，当选择所述第一存储块时，所述第二位线和所述第二页缓冲器彼此电断开。
3.根据权利要求1所述的半导体装置，其中，当选择所述第二存储块时，所述第二位线电连接至所述第二页缓冲器，并且所述第一位线与所述第一页缓冲器电断开。
4.根据权利要求1所述的半导体装置，其中，所述第一存储器串联接在所述公共源极线与所述第一位线之间，并且所述第二存储器串联接在所述公共源极线与所述第二位线之间。
5.根据权利要求4所述的半导体装置，其中，所述第一存储器串和所述第二存储器串位于不同的水平。
6.根据权利要求1所述的半导体装置，其中，所述第一位线和所述第二位线位于不同的水平。
7.根据权利要求1所述的半导体装置，其中，所述第二存储块层叠在所述第一存储块上。
8.根据权利要求7所述的半导体装置，其中，所述公共源极线位于所述第一存储块和所述第二存储块之间。
9.一种半导体装置，该半导体装置包括：
第一存储块，所述第一存储块包括第一存储器串，所述第一存储器串包括第一漏极选择晶体管；
第二存储块，所述第二存储块包括第二存储器串，所述第二存储器串包括第二漏极选择晶体管；
公共源极线，所述公共源极线共同联接至所述第一存储块和所述第二存储块；
第一位线，其中，所述第一位线和所述第一存储器串之间的连接由所述第一漏极选择晶体管控制；
第二位线，其中，所述第二位线与所述第二存储器串之间的连接由所述第二漏极选择晶体管控制；以及
公共页缓冲器，所述公共页缓冲器用于通过所述第一位线接入所述第一存储器串或者通过所述第二位线接入所述第二存储器串，
其中，当选择所述第一存储块时，所述公共页缓冲器通过所述第一位线接入所述第一存储器串，并且不接入所述第二存储器串。
10.根据权利要求9所述的半导体装置，其中，当选择所述第二存储块时，所述公共页缓冲器通过所述第二位线接入所述第二存储器串。
11.根据权利要求9所述的半导体装置，该半导体装置还包括：
第一开关，所述第一开关用于控制所述第一位线和所述公共页缓冲器之间的连接；以及
第二开关，所述第二开关用于控制所述第二位线和所述公共页缓冲器之间的连接。
12.根据权利要求11所述的半导体装置，其中，当选择所述第一存储块时，所述第一开关接通并且所述第二开关关断。
13.根据权利要求11所述的半导体装置，其中，当选择所述第二存储块时，所述第一开关关断并且所述第二开关导通。
14.根据权利要求9所述的半导体装置，其中，当选择所述第一存储块时，所述第一漏极选择晶体管导通，并且所述第二漏极选择晶体管截止。
15.根据权利要求9所述的半导体装置，其中，当选择所述第二存储块时，所述第一漏极选择晶体管截止并且所述第二漏极选择晶体管导通。
16.一种半导体装置，该半导体装置包括：
第一存储块，所述第一存储块包括第一存储器串；
第二存储块，所述第二存储块包括第二存储器串；
第一源极线，所述第一源极线联接至所述第一存储块；
第二源极线，所述第二源极线联接至所述第二存储块；
第一位线，所述第一位线位于所述第一存储块和所述第二存储块之间并且联接至所述第一存储器串；
第二位线，所述第二位线位于所述第一存储块和所述第二存储块之间并且联接至所述第二存储器串；
第一页缓冲器，所述第一页缓冲器用于通过所述第一位线接入所述第一存储器串；以及
第二页缓冲器，所述第二页缓冲器用于通过所述第二位线接入所述第二存储器串，
其中，当选择所述第一存储块时，所述第一位线电连接至所述第一页缓冲器。
17.根据权利要求16所述的半导体装置，其中，当选择所述第一存储块时，所述第二位线和所述第二页缓冲器彼此电断开。
18.一种半导体装置，该半导体装置包括：
第一存储块，所述第一存储块包括第一存储器串，所述第一存储器串包括第一漏极选择晶体管；
第二存储块，所述第二存储块包括第二存储器串，所述第二存储器串包括第二漏极选择晶体管；
第一源极线，所述第一源极线联接至所述第一存储块；
第二源极线，所述第二源极线联接至所述第二存储块；
第一位线，所述第一位线位于所述第一存储块和所述第二存储块之间，其中，所述第一位线和所述第一存储器串之间的连接由所述第一漏极选择晶体管控制；
第二位线，所述第二位线位于所述第一存储块和所述第二存储块之间，其中，所述第二位线和所述第二存储器串之间的连接由所述第二漏极选择晶体管控制；以及
公共页缓冲器，所述公共页缓冲器用于通过所述第一位线接入所述第一存储器串或者通过所述第二位线接入所述第二存储器串，
其中，当选择所述第一存储块时，所述公共页缓冲器通过所述第一位线接入所述第一存储器串，并且不接入所述第二存储器串。
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