CN109273451B - 包括栅极的半导体器件 - Google Patents

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Abstract

一种半导体器件包括第一栅电极，第一栅电极包括第一下电极、设置在第一下电极之上并包括第一垫区域的第一上电极、以及设置在第一下电极与第一上电极之间的一个或更多个第一中间电极。第二栅电极包括第二下电极、设置在第二下电极之上的第二上电极、以及设置在第二下电极与第二上电极之间的一个或更多个第二中间电极。第二栅电极顺序地堆叠在第一上电极之上，同时暴露第一垫区域。第一下电极在第一方向上比第一上电极更进一步延伸第一长度。第二下电极在第一方向上比第二上电极更进一步延伸不同于第一长度的第二长度。

Description

包括栅极的半导体器件
技术领域
本发明构思的示例性实施方式涉及半导体器件，更具体地，涉及包括栅极的半导体器件。
背景技术
半导体器件的集成度已不断增加。已经开发了具有三维结构的相对高度集成的半导体器件。
发明内容
本发明构思的一示例性实施方式提供半导体器件，其包括三维布置的垫区域。
本发明构思的一示例性实施方式提供半导体器件，其包括包含其中可防止桥接缺陷的垫区域的栅极。
根据本发明构思的一示例性实施方式的半导体器件包括第一栅电极，第一栅电极包括第一下电极、设置在第一下电极之上并包括第一垫区域的第一上电极、以及设置在第一下电极与第一上电极之间的一个或更多个第一中间电极。第二栅电极包括第二下电极、设置在第二下电极之上的第二上电极、以及设置在第二下电极与第二上电极之间的一个或更多个第二中间电极。第二栅电极顺序地堆叠在第一上电极之上，同时沿着与第一上电极的上表面正交的方向暴露第一垫区域。第一下电极在第一方向上比第一上电极更进一步延伸第一长度。第二下电极在第一方向上比第二上电极更进一步延伸不同于第一长度的第二长度。
根据本发明构思的一示例性实施方式的半导体器件包括存储单元区域和接触区域。栅电极设置在衬底的存储单元区域上并延伸到接触区域中。栅电极包括具有字线垫区域的字线、以及设置在字线上并具有上部垫区域的上部栅极线。字线垫区域布置为在从存储单元区域到接触区域同时基本上平行于衬底的上表面的第一方向上具有第一台阶。字线垫区域布置为在垂直于第一方向同时平行于衬底的上表面的第二方向上具有小于第一台阶的第二台阶。在字线当中，位于不同高度处的字线在第一方向上从存储单元区域延伸为具有不同的长度。上部栅极线包括上部垫区域，上部垫区域布置为在第一方向上具有小于第一台阶的第三台阶，并布置为在第二方向上具有相同的高度。
根据本发明构思的一示例性实施方式的半导体器件包括第一栅极组，第一栅极组包括在第一方向上延伸并顺序堆叠的第一栅电极。第二栅极组设置在第一栅极组上，并且包括在第一方向上延伸并顺序堆叠的第二栅电极。第一栅电极包括第一下电极和在第一下电极之上的第一上电极。第二栅电极包括第二下电极和在第二下电极之上的第二上电极。第一下电极在第一方向上比第一上电极更进一步延伸第一长度。第二下电极在第一方向上比第二上电极更进一步延伸不同于第一长度的第二长度。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上和另外的特征将变得更加明显，附图中：
图1是根据本发明构思的一示例性实施方式的半导体器件的示意框图；
图2是示出根据本发明构思的一示例性实施方式的半导体器件的存储单元阵列的概念电路图；
图3是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的示意俯视图；
图4是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图5是示意性地示出根据本发明构思的一示例性实施方式的半导体器件的一部分的纵向剖视图；
图6是示意性地示出图5的半导体器件的一修改示例的一部分的纵向剖视图；
图7A、图7B、图8A和图8B是示出根据本发明构思的一示例性实施方式的半导体器件的示例的剖视图；
图9A是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图；
图9B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图；
图10是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图；
图11是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图；
图12是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图；以及
图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17、图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B、图22、图23A和图23B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图。
具体实施方式
下面将参照图1更详细地描述根据本发明构思的一示例性实施方式的半导体器件的一示例。图1是根据本发明构思的一示例性实施方式的半导体器件的示意框图。
参照图1，半导体器件1可以包括存储单元阵列2、行解码器3、页缓冲器4、列解码器5和控制电路6。存储单元阵列2可以包括多个存储块BLK。
存储单元阵列2可以包括布置成多行和多列的多个存储单元。存储单元阵列2中包括的多个存储单元可以通过多个字线WL、至少一个公共源极线CSL、多个串选择线SSL以及至少一个地选择线GSL电连接到行解码器3，并且可以通过多个位线BL电连接到页缓冲器4和列解码器5。
在本发明构思的一示例性实施方式中，线形地布置在单个行中的多个存储单元可以连接到相同的字线WL，线形地布置在单个列中的多个存储单元可以连接到相同的位线BL。
行解码器3可以共同连接到多个存储块BLK，并且可以向响应于块选择信号而被选择的存储块BLK的字线WL提供驱动信号。例如，行解码器3可以接收外部提供的地址信息ADDR，并且可以解码接收到的地址信息ADDR以确定将要供应给电连接到存储单元阵列2的字线WL、公共源极线CSL、多个串选择线SSL或地选择线GSL的至少一部分的电压。
页缓冲器4可以通过位线BL电连接到存储单元阵列2。页缓冲器4可以连接到根据由列解码器5解码的地址而被选择的位线BL。根据操作模式，页缓冲器4可以暂时存储将要存储于存储单元中的数据，或者可以感测存储于存储单元中的数据。例如，页缓冲器4可以在编程操作模式下作为写入驱动电路操作，并且可以在读取操作模式下作为读出放大器电路操作。页缓冲器4可以从控制逻辑接收电力(例如电压或电流)，并且可以向所选择的位线BL提供接收到的电力。
列解码器5可以提供页缓冲器4与外部器件(例如存储控制器)之间的数据传输路径。列解码器5可以解码外部输入的地址以选择位线BL中的任何一个。列解码器5可以共同连接到存储块BLK，并且可以向响应于块选择信号而被选择的存储块BLK的位线BL提供数据信息。
控制电路6可以控制半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以响应于接收到的控制信号而操作。控制电路6可以包括使用外部电压产生内部操作所需的电压(例如编程电压、读取电压或擦除电压)的电压发生器。控制电路6可以响应于控制信号而控制读取、写入和/或擦除操作。
下面将参照图2更详细地描述参照图1描述的半导体器件1(见例如图1)的存储单元阵列2(见例如图1)的电路的一示例。
图2是示出根据本发明构思的一示例性实施方式的半导体器件的存储单元阵列的概念电路图。
参照图2，存储单元阵列2(见例如图1)可以包括多个存储单元串S，该多个存储单元串S包括彼此串联连接的存储单元MC、分别串联连接到彼此串联联接的存储单元MC的相反两端的地选择晶体管GST和串选择晶体管SST。彼此串联连接的存储单元MC可以分别连接到字线WL1、WL2、WL3、……、WLn-3、WLn-2、WLn-1、WLn以选择存储单元MC。在一示例中，多个字线WL1至WLn可以被提供为n个字线。
地选择晶体管GST的栅极端子可以连接到地选择线GSL，并且其源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，并且其源极端子可以连接到存储单元MC的漏极端子。虽然图2示出了其中一个地选择晶体管GST和一个串选择晶体管SST分别连接到彼此串联连接的多个存储单元MC的结构；然而，本发明构思的示例性实施方式不限于此。例如，以不同于此的方式，多个地选择晶体管GST或多个串选择晶体管SST也可以连接于此。
在本发明构思的一示例性实施方式中，虚设线或缓冲线BUL可以设置在字线WL1至WLn当中最上面的字线WLn与串选择线SSL之间。
串选择晶体管SST的漏极端子可以连接到位线BL。例如，当信号通过串选择线SSL被施加到串选择晶体管SST的栅极端子时，通过位线BL施加的信号可以被发送到彼此串联连接的存储单元MC，因而执行读取和写入操作。当预定的擦除电压通过衬底被施加时，可以执行擦除写入到存储单元MC的数据的擦除操作。
根据本发明构思的一示例性实施方式的半导体器件可以包括至少一个虚设串DS。虚设串DS可以是包括与位线BL电隔离的虚设沟道的串。
下面将参照图3、图4、图5和图6更详细地描述根据本发明构思的一示例性实施方式的可设置在衬底的存储单元区域上的存储单元阵列的存储单元。下面将参照图3以及图7A、图7B、图8A、图8B、图9A、图9B和图10至图12更详细地描述根据本发明构思的一示例性实施方式的可设置在衬底的接触区域上的栅电极的垫区域。存储单元区域可以是其中设置存储单元阵列的存储单元MC(见例如图2)的区域，接触区域可以是其中设置栅电极的垫区域的区域，栅电极的垫区域与接触插塞直接接触以向串选择线SSL、字线WL和/或地选择线GSL施加电信号或电压。
图3是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的示意俯视图。图4是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。图5是示意性地示出根据本发明构思的一示例性实施方式的半导体器件的一部分的纵向剖视图。图6是示意性地示出图5的半导体器件的一修改示例的一部分的纵向剖视图。
下面将参照图4以及图3更详细地描述本发明构思的一示例性实施方式。
参照图3和图4，栅电极GE可以设置在衬底103的存储单元区域MA上。衬底103可以是半导体衬底。栅电极GE可以顺序地堆叠在衬底103上同时在与衬底103的表面垂直(例如正交)的方向Z上彼此间隔开。栅电极GE可以基本上平行于衬底103的上表面。栅电极GE可以包括导电材料，该导电材料包括掺杂多晶硅、诸如TiN的金属氮化物、诸如WSi、TiSi或TaSi的金属硅化物、以及金属中的至少一种。掺杂多晶硅可以是包括诸如P或As的N型杂质或者诸如B的P型杂质的导电多晶硅。
栅电极GE可以包括参照图1和图2描述的串选择线SSL。例如，栅电极GE当中最上面的栅电极以及在最上面的栅电极下面的下一上部栅电极可以被包括在串选择线SSL中。
栅电极GE可以包括参照图1和图2描述的地选择线GSL。例如，栅电极GE当中最下面的栅电极可以被包括在地选择线GSL中。
栅电极GE可以包括参照图1和图2描述的字线WL。例如，在栅电极GE当中，位于地选择线GSL与串选择线SSL之间的多个栅电极可以被包括在字线WL中。
在本发明构思的一示例性实施方式中，在栅电极GE当中，位于最上面的字线WL与串选择线SSL之间的一个或更多个栅电极可以是缓冲栅电极或上部虚设栅电极DL1。浮置虚设栅电极DL3(见例如图8A)可以设置在位于接触区域CA中的上部虚设栅电极DL1之上。在栅电极GE当中，位于最下面的字线WL与地选择线GSL之间的一个或更多个栅电极可以是下部虚设栅电极DL2。
源极结构CS可以设置在衬底103的存储单元区域MA上。
源极结构CS的每个可以包括源极图案176和设置在源极图案176的侧面上的间隔物174。间隔物174可以基本上覆盖源极图案176的侧面。间隔物174可以包括诸如硅氧化物或硅氮化物的绝缘材料。源极图案176可以包括导电材料，该导电材料包括掺杂多晶硅、诸如钛氮化物的金属氮化物、以及诸如钨的金属中的至少一种。
源极结构CS可以包括主要源极结构179a、179b和179c以及第一次要源极结构180。第一次要源极结构180可以设置在主要源极结构179a、179b和179c中相邻的主要源极结构之间。主要源极结构179a、179b和179c以及第一次要源极结构180可以在穿透栅电极GE的同时在与衬底103的上表面垂直(例如正交)的方向Z上延伸。主要源极结构179a、179b和179c以及第一次要源极结构180可以具有在平行于衬底103的上表面的第一方向X上延伸的线形形状。栅电极GE可以在平行于衬底103的上表面的第一方向X上延伸。因此，栅电极GE可以设置在主要源极结构179a、179b和179c与第一次要源极结构180之间。
源极区域172可以设置在主要源极结构179a、179b和179c以及第一次要源极结构180下面的衬底103中。源极区域172可以具有N型导电性，并且衬底103的与源极区域172相邻的部分可以具有P型导电性。
绝缘图案135可以以绝缘图案135在位于字线WL之上的同时穿透串选择线SSL的方式设置。绝缘图案135可以设置在主要源极结构179a、179b和179c与第一次要源极结构180之间。绝缘图案135可以具有在第一方向X上延伸的线形形状。绝缘图案135可以包括硅氧化物。
在平面上，串选择线SSL可以通过主要源极结构179a、179b和179c、第一次要源极结构180和绝缘图案135彼此间隔开。
垂直结构VS可以以垂直结构VS在穿透栅电极GE的同时在垂直于衬底103的上表面的方向Z上延伸的方式被设置。垂直结构VS可以包括垂直单元结构VSc和垂直虚设结构VSd。例如，垂直单元结构VSc可以穿透串选择线SSL、字线WL和地选择线GSL。垂直单元结构VSc可以设置在存储单元区域MA上。垂直虚设结构VSd可以设置在存储单元区域MA和接触区域CA上。垂直虚设结构VSd的一部分可以穿透绝缘图案ISP和栅电极GE，并且其剩余部分可以穿透栅电极GE。
下面将参照图5更详细地描述本发明构思的一示例性实施方式。图5是通过垂直单元结构VSc、第一次要源极结构180和主要源极结构179a、179b和179c的更详细的结构示意性地示出参照图1和图2描述的栅电极GE和位线BL的连接布线结构的纵向剖视图。
参照图5以及图1至图4，垂直单元结构VSc的每个可以包括半导体图案145、芯图案157、垫图案160、沟道半导体层154和第一栅极电介质151。第二栅极电介质169可以以第二栅极电介质169设置在栅电极GE的上表面和下表面上同时在垂直单元结构VSc与栅电极GE之间延伸的方式定位。
半导体图案145可以与衬底103直接接触。例如，半导体图案145可以穿透衬底103的上部。在一示例中，半导体图案145可以是可通过选择性外延生长(SEG)工艺形成的外延材料层。例如，半导体图案145可以包括单晶硅。
芯图案157可以设置在半导体图案145上，并且可以包括例如硅氧化物的绝缘材料。因此，芯图案157可以与半导体图案145接触。垫图案160可以设置在芯图案157上。因此，垫图案160可以与芯图案157直接接触。垫图案160可以包括具有N型导电性的多晶硅，并且可以被提供为漏极区域。垫图案160可以设置为比栅电极GE的水平更高。
沟道半导体层154可以与半导体图案145直接接触同时在垂直方向Z上延伸。沟道半导体层154可以基本上覆盖芯图案157的侧面，并且可以与垫图案160直接接触。沟道半导体层154可以穿透栅电极GE的字线WL和串选择线SSL。沟道半导体层154可以被称为沟道层或半导体层。沟道半导体层154可以包括多晶硅层。
第一栅极电介质151可以设置在沟道半导体层154与栅电极GE之间，同时基本上覆盖沟道半导体层154的面对栅电极GE的外侧。
第一栅极电介质151和第二栅极电介质169中的一个可以包括其中可存储数据的层。例如，第一栅极电介质151可以包括能够存储数据的层，但本发明构思的示例性实施方式不限于此。例如，第二栅极电介质169可以包括能够存储数据的层。下面将更详细地描述其中第一栅极电介质151包括能够存储数据的层的本发明构思的一示例性实施方式。
第一栅极电介质151可以包括隧道电介质层147和数据存储层149。在第一栅极电介质151中，隧道电介质层147可以设置为比数据存储层149距离沟道半导体层154更近。隧道电介质层147可以设置在数据存储层149与沟道半导体层154之间。
隧道电介质层147可以包括硅氧化物和/或杂质掺杂硅氧化物。数据存储层149可以是其中数据要被存储在诸如闪速存储器件的非易失性存储器件中的层。例如，数据存储层149可以包括取决于诸如闪速存储器件的非易失性存储器件的操作条件而能够俘获并保留从沟道半导体层154穿过隧道电介质层147注入的电子或能够移除数据存储层149内所俘获的电子的材料(例如硅氮化物)。第二栅极电介质169可以是阻挡电介质。第二栅极电介质169可以包括例如AlO的高k电介质材料。
数据存储层149可以在其与字线WL相对的区域中存储数据。在垂直单元结构VSc中的一个内的数据存储层149中，其可存储数据的区域可以布置在垂直方向Z上，并且可以被定义为存储单元MC(见例如图2)。
第一导电线184a可以设置在垂直单元结构VSc上。第一导电线184a可以是参照图1和图2描述的位线BL(见例如图2)。位线接触结构181a可以设置在第一导电线184a与垂直单元结构VSc之间。位线接触结构181a可以将第一导电线184a和垂直单元结构VSc彼此电连接。
栅电极GE可以从衬底103的存储单元区域MA延伸到衬底103的接触区域CA。栅电极GE可以包括位于接触区域CA中的垫区域GP。接触插塞181b可以设置在垫区域GP上。栅极布线184b可以设置在接触插塞181b上。
垂直单元结构VSc可以彼此间隔开，但本发明构思的示例性实施方式不限于此。例如，垂直单元结构可以以通过将垂直单元结构的下部彼此连接的连接部分而将垂直单元结构的下部彼此连接的方式定位。因此，下面将参照图6更详细地描述根据本发明构思的一示例性实施方式的其下部彼此连接的垂直单元结构。
参照图6，垂直单元结构VSc'可以通过连接部分187彼此连接。垂直单元结构VSc'可以穿透栅电极GE，连接部分187可以将垂直单元结构VSc'的下部彼此连接。
垂直单元结构VSc'的每个可以包括穿透栅电极GE的沟道半导体层154、由沟道半导体层154围绕的芯图案157、在沟道半导体层154上的垫图案160、以及围绕沟道半导体层154的外侧同时设置在沟道半导体层154与栅电极GE之间的第一栅极电介质151。连接部分187可以通过使提供在垂直单元结构VSc'中的沟道半导体层154、芯图案157和第一栅极电介质151连续地延伸而形成。
连接部分187可以设置在位于衬底103与栅电极GE之间的下部栅极206中。基底绝缘层204可以设置在下部栅极206与衬底103之间。通过连接部分187彼此连接的垂直单元结构VSc'中的一个可以通过源极接触插塞181c电连接到源极线282，其另一个可以通过位线接触结构181a电连接到可用作位线的第一导电线184a。穿透栅电极GE的分隔图案280可以在垂直单元结构VSc'之间设置在连接部分187上。
下面将参照图7A、图7B、图8A和图8B结合图3更详细地描述可设置在衬底103的接触区域CA上的栅电极的垫区域。
图7A、图7B、图8A和图8B是示出根据本发明构思的一示例性实施方式的半导体器件的示例的剖视图。
图7A是示出沿图3的线II-II'截取的区域的剖视图，图7B是示出沿图3的线III-III'截取的区域的剖视图，图8A是沿图3的线IV-IV'截取的剖视图，图8B是示出沿图3的线V-V'截取的区域的剖视图。
参照图3、图7A、图7B、图8A和图8B，栅电极GE、第一次要源极结构180、主要源极结构179a、179b和179c以及垂直单元结构VSc可以设置在衬底103的存储单元区域MA(见例如图3和图4)上。衬底103可以包括存储单元区域MA和接触区域CA。接触区域CA可以与存储单元区域MA相邻。
在本发明构思的一示例性实施方式中，存储单元区域MA可以被称为第一区域，接触区域CA可以被称为第二区域或延伸区域。
设置在衬底103的存储单元区域MA上的栅电极GE可以在平行于衬底103的上表面的第一方向X上延伸，以延伸到衬底103的接触区域CA上。第一方向X可以是从存储单元区域MA到接触区域CA的方向。
栅电极GE可以以其端部位于接触区域CA中的方式形成。设置在衬底103的上表面之上的不同高度处或不同位置水平上的栅电极GE可以具有从存储单元区域MA延伸到接触区域CA中的不同长度。设置在不同高度处或不同位置水平上的字线WL可以具有从存储单元区域MA延伸到接触区域CA中的不同长度。就栅电极GE而言，其字线WL可以在第一方向X上从存储单元区域MA延伸为比串选择线SSL长，地选择线GSL可以在第一方向X上从存储单元区域MA延伸为比字线WL长。
主要源极结构179a、179b和179c可以在第一方向X上从存储单元区域MA延伸到接触区域CA以穿过接触区域CA。第一次要源极结构180可以从存储单元区域MA延伸为在接触区域CA中的串选择线SSL之间延伸。
具有与第一次要源极结构180相对的端部的第二次要源极结构181可以设置在衬底103的接触区域CA上。例如，第二次要源极结构181的端部可以与第一次要源极结构180的端部间隔开(见例如图3)。第一次要源极结构180和第二次要源极结构181可以彼此间隔开，同时具有彼此相邻的端部(见例如图3)。第二次要源极结构181可以具有在接触区域CA中沿第一方向X延伸的线形形状。第三次要源极结构182可以在衬底103的接触区域CA上设置在第二次要源极结构181与主要源极结构179a、179b和179c之间。第二次要源极结构181和第三次要源极结构182可以形成为具有与主要源极结构179a、179b和179c以及第一次要源极结构180的结构基本上相同的结构。主要源极结构179a、179b和179c可以包括第一至第三主要源极结构179a、179b和179c。第一主要源极结构179a可以设置在第二主要源极结构179b与第三主要源极结构179c之间。
栅电极GE可以包括位于衬底103的接触区域CA上的垫区域(见例如图5中的垫区域GP)。垫区域可以相对于第一主要源极结构179a沿Y方向布置成镜面对称结构(见例如图7B)。例如，设置在第一主要源极结构179a与第二主要源极结构179b之间的垫区域GP的阵列可以相对于第一主要源极结构179a与第三主要源极结构179c之间的垫区域的阵列具有镜面对称结构。
就栅电极GE而言，其串选择线SSL可以具有串选择垫区域SP，其字线WL可以具有字线垫区域WP，并且其地选择线GSL可以具有地选择垫区域LP。在本发明构思的一示例性实施方式中，虚设栅电极DL1和DL2可以具有虚设栅极垫区域DP。
字线垫区域WP可以比地选择垫区域LP距离存储单元区域MA更近，并且串选择垫区域SP可以比字线垫区域WP距离存储单元区域MA更近。
在本发明构思的一示例性实施方式中，就栅电极GE而言，其包括下一最高的栅电极(例如在最上面的栅电极下面的栅电极)的串选择线SSL可以比包括最上面的栅电极的最高串选择线SSL更进一步延伸与串选择垫区域SP的长度基本相等的长度。串选择垫区域SP的长度可以指串选择垫区域SP在第一方向X上的长度。
布置在垂直于第一方向X并平行于衬底103的上表面的第二方向Y上的串选择垫区域SP可以位于衬底103的上表面之上的彼此相同的位置水平上。例如，串选择垫区域SP可以位于离衬底103的上表面相同的高度处。
在本发明构思的一示例性实施方式中，布置在第一方向X上的串选择垫区域SP可以以降低从而具有预定台阶的台阶方式布置，布置在第二方向Y上的串选择垫区域SP可以布置为具有相同的高度。在这种情况下，串选择垫区域SP之间的台阶可以对应于下一最高的栅电极的上表面与最上面的栅电极的上表面之间的距离。
字线垫区域WP可以具有降低从而在第二方向Y的正方向上和在第二方向Y的负方向上相对于第一主要源极结构179a拥有第二台阶的台阶形状。例如，字线垫区域WP可以布置为具有降低从而在从第一主要源极结构179a到第二主要源极结构179b的方向上拥有第二台阶的台阶形状，并且可以布置为具有降低从而在从第一主要源极结构179a到第三主要源极结构179c的方向上拥有第二台阶的台阶形状。因此，字线垫区域WP可以相对于第一主要源极结构179a布置成镜面对称结构。
在本发明构思的一示例性实施方式中，第二台阶可以是从在垂直方向上彼此相邻的两个字线中的一个的上表面到另一个字线的上表面的距离。
字线垫区域WP可以以阶梯方式布置，其中字线垫区域WP在第一方向X上以第一台阶向下行进(见例如图8A和图8B)。第一台阶可以在具有布置于第一方向X上的同时彼此相邻的两个字线垫区域(例如下字线垫区域和上字线垫区域)的字线之间拥有高度差。例如，第一台阶可以指在具有下字线垫区域的字线的上表面与具有上字线垫区域的字线的上表面之间的高度差。多个字线可以设置在具有下字线垫区域的字线与具有上字线垫区域的字线之间。例如，当布置在第二方向Y上并布置在第一主要源极结构179a与第二主要源极结构179b之间的字线垫区域的数量为n时，设置在具有下字线垫区域的字线与具有上字线垫区域的字线之间的字线的数量可以为n-1，其中n可以是大于三的自然数。例如，当布置在第二方向Y上并布置在第一主要源极结构179a与第二主要源极结构179b之间的字线垫区域的数量为4时，设置在具有下字线垫区域的字线与具有上字线垫区域的字线之间的字线的数量可以例如为4-1，三。设置在具有下字线垫区域的字线与具有上字线垫区域的字线之间的三个字线可以在第一方向X上延伸为具有不同的长度。
因此，字线垫区域WP可以布置为在从存储单元区域MA到接触区域CA同时平行于衬底103的上表面的第一方向X上具有第一台阶，并且可以布置为在垂直于第一方向X同时平行于衬底103的上表面的第二方向Y上具有小于第一台阶的第二台阶。
在本发明构思的一示例性实施方式中，接触插塞可以设置在栅电极GE的垫区域上。接触插塞可以包括设置在串选择垫区域上的串选择接触插塞、设置在字线垫区域上的字线选择接触插塞、设置在地选择垫区域上的地选择接触插塞、以及设置在虚设栅极垫区域上的虚设接触插塞。设置在栅电极GE的垫区域上的接触插塞可以指以上参照例如图5更详细地描述的接触插塞181b。
下面将参照图9A、图9B及图10至图12更详细地描述字线WL和字线垫区域WP以及接触插塞。下面将参照图9A和图9B以及图3至图6、图7A、图7B、图8A和图8B更详细地描述布置在第一方向X上的字线垫区域WP。
图9A是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图。图9B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图。
图9A是示出根据本发明构思的一示例性实施方式的字线垫区域(见例如图8A或图8B以及图9B)的局部放大图。
参照图9A以及图3至图6、图7A、图7B、图8A和图8B，字线WL可以在第一方向X上从存储单元区域MA延伸到接触区域CA，并且字线WL的端部可以位于接触区域CA中。
字线WL可以(例如在衬底103的上表面之上)包括第一栅极组GG1和在第一栅极组GG1之上的第二栅极组GG2。
第一栅极组GG1可以设置在具有字线垫区域WP的栅电极GE0之上，并且可以暴露栅电极GE0的字线垫区域WP。
第一栅极组GG1可以包括第一栅电极GE1a、GE1b、GE1c和GE1d。在第一栅极组GG1的第一栅电极GE1a、GE1b、GE1c和GE1d当中，相对较下的电极可以在第一方向X上相对更进一步地延伸。因此，第一栅极组GG1的第一栅电极GE1a、GE1b、GE1c和GE1d可以以其端部设置为具有台阶形状的方式布置。第一栅极组GG1可以包括第一栅电极GE1a、GE1b、GE1c和GE1d，例如第一下电极GE1a、设置在第一下电极GE1a之上同时包括第一垫区域WP1的第一上电极GE1d、以及设置在第一下电极GE1a与第一上电极GE1d之间的一个或更多个第一中间电极GE1b和GE1c。
第二栅极组GG2可以包括第二栅电极GE2a、GE2b、GE2c和GE2d。在第二栅极组GG2的第二栅电极GE2a、GE2b、GE2c和GE2d当中，相对较下的电极可以在第一方向X上相对更进一步地延伸。因此，第二栅极组GG2的第二栅电极GE2a、GE2b、GE2c和GE2d可以以其端部设置为具有台阶形状的方式布置。第二栅极组GG2的第二栅电极GE2a、GE2b、GE2c和GE2d可以顺序地堆叠在第一上电极GE1d之上以暴露第一垫区域WP1。第二栅极组GG2可以包括第二栅电极GE2a、GE2b、GE2c和GE2d，例如第二下电极GE2a、设置在第二下电极GE2a上同时包括第二垫区域WP2的第二上电极GE2d、以及设置在第二下电极GE2a与第二上电极GE2d之间的一个或更多个第二中间电极GE2b和GE2c。
在本发明构思的一示例性实施方式中，第一栅极组GG1和第二栅极组GG2的第一栅电极和第二栅电极可以是字线。
在第一栅极组GG1中，第一下电极GE1a可以在第一方向X上比第一上电极GE1d更进一步延伸第一长度D1。在第二栅极组GG2中，第二下电极GE2a可以在第一方向X上比第二上电极GE2d更进一步延伸不同于第一长度D1的第二长度D2。
在一示例中，第二长度D2可以大于第一长度D1。
在一示例中，第一垫区域WP1和第二垫区域WP2的相应长度L可以分别大于第一长度D1和第二长度D2的长度。
一个或更多个第一中间电极GE1b和GE1c可以布置为在第一方向X上分别比第一上电极GE1d更进一步延伸长度dlb和d1a，长度dlb和d1a每个小于第一长度D1。一个或更多个第二中间电极GE2b和GE2c可以在第一方向X上比第二上电极GE2d更进一步延伸长度d2b和d2a，长度d2b和d2a每个小于第二长度D2。一个或更多个第一中间电极(例如GE1b和GE1c)可以包括多个电极。一个或更多个第二中间电极(例如GE2b和GE2c)可以包括多个电极。
接触插塞181b可以设置在包括第一垫区域WP1和第二垫区域WP2的字线垫区域WP上。接触插塞181b可以包括导电材料，该导电材料包括诸如TiN的金属氮化物、诸如WSi、TiSi或TaSi的金属硅化物、以及诸如钨(W)的金属中的至少一种。接触插塞181b可以与字线垫区域WP直接接触。
在一示例中，包括第一垫区域WP1和第二垫区域WP2的字线垫区域WP可以形成为具有与字线WL的每个的厚度相同的厚度，但本发明构思的示例性实施方式不限于此。例如，参照图9B，字线垫区域WP的每个的厚度t2可以大于字线WL的每个的厚度t1。
参照图9B，根据本发明构思的一替代实施方式，第一栅电极GE0可以位于衬底103的上表面之上。第一栅电极GE0可以包括第一垫区域WP'1，第一垫区域WP'1具有沿着与衬底103的上表面正交的方向比第一栅电极GE0的沿着与衬底103的上表面平行的方向与第一垫区域WP'1间隔开的部分的厚度更大的厚度。第一接触插塞181b可以与第一垫区域WP'1直接接触。第一栅极组GG1可以位于第一栅电极GE0之上。第一栅极组GG1的每个栅电极(例如GE1a、GE1b、GE1c和GE1d)的端部可以形成沿着平行于衬底103的上表面的方向与接触插塞181b间隔开的台阶结构。第一栅极组GG1的最上面的栅电极(GE1d)可以包括第二垫区域WP'2，第二垫区域WP'2具有与第一垫区域WP'1基本上相同的厚度。接触插塞181b可以与第二垫区域WP'2直接接触。第二栅极组GG2可以位于第一栅极组GG1之上。第二栅极组GG2的每个栅电极(例如GE2a、GE2b、GE2c和GE2d)的端部可以形成沿着平行于衬底103的上表面的方向与接触插塞181b间隔开的台阶结构。第二栅极组GG2的最上面的栅电极(GE2d)可以包括第三垫区域WP'3。
下面将参照图10更详细地描述本发明构思的一示例性实施方式。
图10是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图。
图10示出根据本发明构思的一示例性实施方式的半导体器件的字线垫区域WP(见例如图8A)。
下面将参照图10以及图3至图9B更详细地描述布置在第一方向X上的字线垫区域WP。
参照图10以及图3至图6、图7A、图7B、图8A、图8B、图9A和图9B，第三栅极组GG3和第四栅极组GG4可以顺序地堆叠在第一栅极组GG1和第二栅极组GG2(见例如图9A)之上。第三栅极组GG3和第四栅极组GG4可以具有与参照图9A描述的第一栅极组GG1和第二栅极组GG2的结构相似的结构。例如，在第三栅极组GG3和第四栅极组GG4的每个的栅电极GE当中，相对较下的电极可以在第一方向X上相对更进一步地延伸。
在第一栅极组GG1至第四栅极组GG4的栅电极GE当中，沿第一方向X在最下面的栅电极的端部与最上面的栅电极的端部之间的区域可以被定义为单位图案区域Pu。因此，单位图案区域Pu可以包括第一栅极组GG1至第三栅极组GG3的字线垫区域WP，并且不需要包括第四栅极组GG4的字线垫区域WP。
在本发明构思的一示例性实施方式中，字线垫区域WP在单位图案区域Pu中沿第一方向X的长度La3、La2和La1可以基本上彼此相等，但本发明构思的示例性实施方式不限于此。例如，字线垫区域WP在单位图案区域Pu中沿第一方向X的长度La3、La2和La1可以彼此不同。
参照图10，在第一栅极组GG1中，第一下电极GE1a可以在第一方向X上比第一上电极GE1d更进一步延伸第一长度D1。在第二栅极组GG2中，第二下电极GE2a可以在第一方向X上比第二上电极GE2d更进一步延伸第二长度D2，第二长度D2大于第一长度D1。在第三栅极组GG3中，第三下电极GE3a可以在第一方向X上比第三上电极GE3d更进一步延伸第三长度D3，第三长度D3大于第二长度D2，并且在第四栅极组GG4中，第四下电极GE4a可以在第一方向X上比第四上电极GE4d更进一步延伸第四长度D4，第四长度D4大于第三长度D3。
因此，第一栅极组GG1至第四栅极组GG4的每个可以包括多个栅电极GE，并且多个栅电极GE当中的最下面的栅电极GE可以在第一方向X上比最下面的栅电极GE之上的另外的栅电极GE相对更进一步地延伸。
下面将参照图11更详细地描述本发明构思的一示例性实施方式。
图11是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图。
图11示出根据本发明构思的一示例性实施方式的字线垫区域WP(见例如图8A)。
下面将参照图11以及图3至图6、图7A、图7B、图8A、图8B、图9A、图9B和图10更详细地描述布置在第一方向X上的字线垫区域WP。
参照图11以及图3至图6、图7A、图7B、图8A、图8B、图9A、图9B和图10，单位图案区域Pu(见例如图10)可以布置为多个单位图案区域。例如，参照图11，在单位图案区域Pu与单位图案区域Pu之间，可以设置一个中间垫区域WPb，该中间垫区域WPb具有与字线垫区域WP(例如WP1、WP2和WP3)在单位图案区域Pu中沿第一方向X的长度La1、La2和La3不同的长度Lb。下面将参照图12以及图11更详细地描述中间垫区域WPb的一示例。
图12是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的局部放大图。
参照图11和图12，中间垫区域WPb沿第一方向X的长度Lb可以比字线垫区域WP在单位图案区域Pu中沿第一方向X的相应长度La1、La2和La3更短。接触插塞181b可以设置在中间垫区域WPb上。接触插塞181b可以具有从其接触中间垫区域WPb的部分到其上部增加的宽度。即使当具有这样形状的接触插塞181b形成时，因为第一栅极组GG1中的栅电极GE的端部如关于图9A所述地布置，所以可以防止在邻近于接触插塞181b的栅电极GE与接触插塞181b之间发生桥接缺陷。
图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17、图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B、图22、图23A和图23B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图。
参照图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B，下面将更详细地描述形成布置在第一方向X上的串选择线SSL的台阶形状以及布置在第一方向X和第二方向Y上的字线WL的台阶形状的方法的一示例。
在图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B中，图13A、图14A、图15A和图16A是示出沿图3的线IV-IV'截取的区域的剖视图，图13B、图14B、图15B和图16B是示出沿图3的线II-II'截取的区域以及沿图3的线III-III'截取的区域的剖视图。
参照图13A和图13B，模制结构可以形成在包括存储单元区域MA和接触区域CA的衬底103的表面上。模制结构可以包括交替地和重复地堆叠的层间绝缘层106和牺牲层109。模制结构中的最下面的层和最上面的层可以是层间绝缘层106。层间绝缘层106可以包括硅氧化物，牺牲层109可以包括硅氮化物。
第一掩模图案115可以形成在模制结构上。第一掩模图案115可以是限定参照图3至图6、图7A、图7B、图8A和图8B描述的最上面的串选择线SSL的光致抗蚀剂图案。
最上面的台阶可以通过使用第一掩模图案115作为蚀刻掩模蚀刻最上面的层间绝缘层106u和最上面的牺牲层109u而形成。
参照图14A、图14B、图15A、图15B、图16A和图16B，在第一掩模图案115(见例如图13A和图13B)被去除之后，第二掩模图案122a可以形成在衬底103上。第二掩模图案122a可以包括第一部分118和第二部分120，第一部分118在覆盖存储单元区域MA的同时覆盖接触区域CA中的其中将形成串选择线SSL(见例如图8A)的区域，第二部分120与第一部分118间隔开并形成为具有四边形形状。
参照图14A和图14B，未被第二掩模图案122a覆盖的一个层间绝缘层106和一个牺牲层109可以使用第二掩模图案122a作为蚀刻掩模被顺序地蚀刻，因而形成台阶。
参照图15A和图15B，在执行减小第二掩模图案122a的尺寸的第一修整工艺之后，未被已减小了尺寸的第二掩模图案122b覆盖的层间绝缘层106和牺牲层109可以使用减小的第二掩模图案122b被顺序地蚀刻，因而形成台阶。
参照图16A和图16B，在执行减小第二掩模图案122b的尺寸的第二修整工艺之后，未被已减小了尺寸的第二掩模图案122c覆盖的层间绝缘层106和牺牲层109可以使用减小的第二掩模图案122c被顺序地蚀刻，因而形成台阶。
随后，第二掩模图案122c可以被去除。
因此，参照图14A、图14B、图15A、图15B、图16A和图16B，第二掩模图案122a-122c的第一部分118可以逐步减小尺寸，使得可以形成在垂直方向Z上依次降低的台阶，并且第二掩模图案122a-122c的具有四边形形状的第二部分120可以逐步地减小尺寸，使得可以在第一方向X上和第二方向Y上形成在垂直方向Z上依次降低的台阶。第二掩模图案122a-122c的最终留下的第二部分120可以覆盖其中将要形成参照图3至图6、图7A、图7B、图8A和图8B描述的字线垫区域WP的区域。
根据本发明构思的一示例性实施方式的半导体器件可以包括如先前参照图3、图8A和图8B描述的布置在第一方向X上的字线垫区域WP。下面将参照图17以及图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B和图22更详细地描述形成字线垫区域WP的方法的一示例。图17是示出沿图3的线IV-IV'截取的区域的剖视图，图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B和图22是示出图17所示的部分的局部放大图。
参照图3至图6、图7A、图7B、图8A、图8B、图9A、图9B、图10至图12、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B和图17，可以准备已从其去除了参照图16A和图16B描述的第二掩模图案122c的衬底103。第一字线垫掩模125a可以形成在所准备的衬底103上。第一字线垫掩模125a可以由光致抗蚀剂图案形成。第一字线垫掩模125a可以在覆盖存储单元区域MA的同时覆盖接触区域CA的一部分。第一字线垫掩模125a可以具有向外凸出的侧面。
参照图3、图8A和图8B，字线WL的台阶端部可以设置在沿第一方向X布置的字线垫区域WP之间。下面将参照图18A、图18B、图18C和图18D更详细地描述如上所述的形成字线WL的台阶端部的方法的一示例。
参照图17和图18A，未被第一字线垫掩模125a覆盖的一个层间绝缘层106和一个牺牲层109可以使用第一字线垫掩模125a作为蚀刻掩模被蚀刻和去除。
参照图18B，第一字线垫掩模125a的尺寸可以被减小以形成减小的第一字线垫掩模125b。因此，使用减小的第一字线垫掩模125b作为蚀刻掩模，未被减小的第一字线垫掩模125b覆盖的层间绝缘层106和牺牲层109可以被蚀刻和去除。
参照图18C，减小的第一字线垫掩模125c可以通过使第一字线垫掩模125b的尺寸减小而获得，并且未被减小的第一字线垫掩模125c覆盖的层间绝缘层106和牺牲层109可以使用减小的第一字线垫掩模125c作为蚀刻掩模被蚀刻和去除。
参照图18D，减小的第一字线垫掩模125d可以通过使减小的第一字线垫掩模125c的尺寸减小而获得，并且未被减小的第一字线垫掩模125d覆盖的层间绝缘层106和牺牲层109可以使用减小的第一字线垫掩模125d作为蚀刻掩模被蚀刻和去除。
参照图19A，如参照图3、图8A和图8B所述，第一字线垫掩模125d的尺寸可以在第一方向X上减小布置在第一方向X上的字线垫区域WP的长度，因而形成减小的第一字线垫掩模126a。
参照图19B，先前参照图18A、图18B、图18C和图18D描述的工艺可以使用第一字线垫掩模126a被重复，以减小第一字线垫掩模126a的尺寸，并且可以执行使用减小的第一字线垫掩模126a-126d的蚀刻工艺来形成可用字线WL替换的牺牲层109的台阶端部。
参照图20A、图20B、图21A和图21B，可以对第一字线垫掩模126d重复地执行参照图19A和图19B描述的工艺，以依次减小第一字线垫掩模126d的尺寸，并且可以使用依次减小尺寸的第一字线垫掩模(例如127a、127d、128a、128d)重复地执行参照图19A和图19B描述的蚀刻工艺。因此，牺牲层的与图10中所述的栅电极的端部对应的端部可以被形成。因此，具有与参照图11描述的单位图案区域Pu中的栅电极GE的形状和尺寸相同的形状和尺寸的牺牲层109可以被形成。
参照图22，参照图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A和图21B描述的工艺可以使用第二字线垫掩模129重复地执行，以形成具有与如上所述的单位图案区域Pu中的栅电极GE的形状和尺寸相同的形状和尺寸的牺牲层109。
参照图23A和图23B，在执行形成牺牲层109的端部的工艺(见例如图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17、图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B和图22)之后，第一盖绝缘层132可以被形成。穿透第一盖绝缘层132并穿透牺牲层109(见例如图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17、图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B和图22)当中最上面的牺牲层和下一最高的牺牲层的绝缘图案135可以被形成。
穿透第一盖绝缘层132并穿透牺牲层109(见例如图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17、图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B和图22)的垂直结构VS可以被形成。第二盖绝缘层163可以形成在第一盖绝缘层132上以覆盖垂直结构VS。
沟槽166可以被形成以在穿透第一盖绝缘层132和第二盖绝缘层163、牺牲层109(见例如图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17、图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B和图22)和层间绝缘层106的同时暴露衬底103。牺牲层109可以被沟槽166暴露。可以执行栅极替换工艺以用栅电极GE替换牺牲层109。例如，牺牲层109(见例如图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17、图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图21A、图21B和图22)可以被选择性地去除以形成空的空间，并且空的空间可以用栅电极GE填充。源极结构CS(见例如图3至图6、图7A、图7B、图8A和图8B)可以形成在沟槽166中。
根据本发明构思的一示例性实施方式，因为半导体器件可以包括具有能够防止与接触插塞181b的桥接故障的垫区域GP和WP的栅电极GE，所以可以提高半导体器件的生产率，并且可以进一步提高其可靠性。
根据本发明构思的一示例性实施方式的半导体器件包括包含其中可防止与接触插塞的桥接缺陷的垫区域的栅电极，因而可以提高根据本发明构思的一示例性实施方式的半导体器件的生产率和可靠性。
虽然以上已经显示和描述了示例实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不脱离本发明构思的范围。
本申请要求享有2017年7月17日向韩国知识产权局提交的韩国专利申请第10-2017-0090215号的优先权，其公开通过引用全文在此合并。

Claims (19)

1.一种半导体器件，包括：
第一栅电极，其包括第一下电极、设置在所述第一下电极之上并且包括第一垫区域的第一上电极、以及设置在所述第一下电极与所述第一上电极之间的一个或更多个第一中间电极；
第二栅电极，其包括第二下电极、设置在所述第二下电极之上并且包括第二垫区域的第二上电极、以及设置在所述第二下电极与所述第二上电极之间的一个或更多个第二中间电极；
在所述第一垫区域上的第一接触插塞；以及
在所述第二垫区域上的第二接触插塞，
其中所述第二栅电极顺序地堆叠在所述第一上电极之上，同时沿着与所述第一上电极的上表面正交的方向暴露所述第一垫区域，
其中所述第一下电极包括在第一方向上比所述第一上电极更进一步延伸第一长度的第一延伸部分，
其中所述第二下电极包括在所述第一方向上比所述第二上电极更进一步延伸第二长度的第二延伸部分，
其中所述第一垫区域和所述第二垫区域中的每个在所述第一方向上的长度大于所述第一延伸部分的所述第一长度和所述第二延伸部分的所述第二长度的每个，以及
其中所述第二垫区域、所述第二延伸部分、所述第一垫区域和所述第一延伸部分在所述第一方向上顺序地布置，
其中所述第二延伸部分的所述第二长度大于所述第一延伸部分的所述第一长度。
2.根据权利要求1所述的半导体器件，其中所述一个或更多个第一中间电极在所述第一方向上比所述第一上电极更进一步延伸比所述第一长度短的长度，以及
所述一个或更多个第二中间电极在所述第一方向上比所述第二上电极更进一步延伸比所述第二长度短的长度。
3.根据权利要求1所述的半导体器件，还包括顺序地堆叠在所述第二上电极之上的第三栅电极，
其中所述第三栅电极沿着与所述第一上电极的所述上表面正交的所述方向暴露所述第二垫区域，
所述第三栅电极包括第三下电极、设置在所述第三下电极之上的第三上电极、以及设置在所述第三下电极与所述第三上电极之间的一个或更多个第三中间电极，
所述第二长度大于所述第一长度，以及
所述第三下电极包括在所述第一方向上比所述第三上电极更进一步延伸比所述第二长度大的第三长度的第三延伸部分。
4.根据权利要求1所述的半导体器件，还包括穿透所述第一栅电极和所述第二栅电极的垂直单元结构，
其中所述垂直单元结构包括与所述第一栅电极和所述第二栅电极间隔开的沟道半导体层、以及在所述沟道半导体层与所述第一栅电极和所述第二栅电极之间的栅极电介质。
5.根据权利要求1所述的半导体器件，还包括：
衬底；以及
下部栅电极，其包括下部垫区域，所述下部栅电极位于所述衬底的上表面之上，
其中所述第一栅电极设置在所述下部栅电极上。
6.根据权利要求1所述的半导体器件，
其中所述第一接触插塞具有从其接触所述第一垫区域的部分到其上部增加的宽度，所述第二接触插塞具有从其接触所述第二垫区域的部分到其上部增加的宽度。
7.一种半导体器件，包括：
衬底，其包括存储单元区域和接触区域；以及
栅电极，其设置在所述衬底的所述存储单元区域上并且延伸到所述接触区域中，
其中所述栅电极包括具有字线垫区域的字线，
所述字线垫区域布置为在从所述存储单元区域到所述接触区域同时基本上平行于所述衬底的上表面的第一方向上具有第一台阶，并且布置为在垂直于所述第一方向同时平行于所述衬底的所述上表面的第二方向上具有小于所述第一台阶的第二台阶，
在所述字线当中，位于不同高度处的字线在所述第一方向上从所述存储单元区域延伸为具有不同的长度，以及
其中所述字线垫区域包括第一垫区域和第二垫区域，
第一接触插塞在所述第一垫区域上，第二接触插塞在所述第二垫区域上，
其中所述字线包括：
第一下字线；
第一上字线，其设置在所述第一下字线上并包括所述第一垫区域；
第二下字线，其设置在所述第一上字线上并且沿着与所述第一上字线的上表面正交的方向暴露所述第一垫区域；以及
第二上字线，其设置在所述第二下字线上并且具有所述第二垫区域，以及
其中所述第二下字线在所述第一方向上比所述第二上字线更进一步延伸比所述字线垫区域的每个的长度短的长度，
其中所述第一下字线包括在所述第一方向上比所述第一上字线更进一步延伸第一长度的第一延伸部分，
其中所述第二下字线包括在所述第一方向上比所述第二上字线更进一步延伸第二长度的第二延伸部分，
其中所述第二延伸部分的所述第二长度大于所述第一延伸部分的所述第一长度。
8.根据权利要求7所述的半导体器件，还包括设置在所述存储单元区域上并且穿透所述栅电极的垂直单元结构，
其中所述垂直单元结构的每个包括沟道半导体层。
9.根据权利要求8所述的半导体器件，其中所述栅电极还包括设置在所述字线上并具有上部垫区域的上部栅极线，以及
其中所述上部栅极线包括上部垫区域，所述上部垫区域布置为在所述第一方向上具有小于所述第一台阶的第三台阶并且布置为在所述第二方向上具有相同的高度。
10.根据权利要求7所述的半导体器件，
其中所述字线垫区域的每个在所述第一方向上的所述长度大于所述第一延伸部分的所述第一长度和所述第二延伸部分的所述第二长度的每个，以及
其中所述第二垫区域、所述第二延伸部分、所述第一垫区域和所述第一延伸部分在所述第一方向上顺序地布置。
11.根据权利要求10所述的半导体器件，
其中所述第一接触插塞和所述第二接触插塞的每个的宽度大于所述第一延伸部分的所述第一长度和所述第二延伸部分的所述第二长度的每个。
12.根据权利要求11所述的半导体器件，其中所述第一接触插塞具有从其接触所述第一垫区域的部分到其上部增加的宽度，所述第二接触插塞具有从其接触所述第二垫区域的部分到其上部增加的宽度。
13.根据权利要求7所述的半导体器件，还包括：
主要源极结构，其设置在所述存储单元区域上并且在所述第一方向上从所述存储单元区域延伸以穿过所述接触区域；以及
第一次要源极结构和第二次要源极结构，所述第一次要源极结构和所述第二次要源极结构设置在所述主要源极结构之间并且具有相对的端部，
其中所述第一次要源极结构和所述第二次要源极结构的所述相对的端部位于所述接触区域中。
14.一种半导体器件，包括：
第一栅极组，其包括在第一方向上延伸并且顺序堆叠的第一栅电极；以及
第二栅极组，其设置在所述第一栅极组上并且包括在所述第一方向上延伸并顺序堆叠的第二栅电极；以及
接触插塞，其在所述第一方向上顺序地布置并且包括彼此相邻的第一接触插塞和第二接触插塞，
其中所述第一栅电极包括第一下电极和在所述第一下电极之上的第一上电极，
其中所述第一上电极包括第一垫区域，
其中所述第二栅电极包括第二下电极和在所述第二下电极之上的第二上电极，
其中所述第二上电极包括第二垫区域，
其中所述第一下电极包括在所述第一方向上比所述第一上电极更进一步延伸第一长度的第一延伸部分，
其中所述第二下电极包括在所述第一方向上比所述第二上电极更进一步延伸不同于所述第一长度的第二长度的第二延伸部分，
其中所述第一垫区域和所述第二垫区域的每个在所述第一方向上的长度大于所述第一延伸部分的所述第一长度和所述第二延伸部分的所述第二长度的每个，
其中所述第一接触插塞在所述第一垫区域上并且与所述第一垫区域接触，
其中所述第二接触插塞在所述第二垫区域上并且与所述第二垫区域接触，以及
其中所述第一接触插塞和所述第二接触插塞的每个在所述第一方向上的宽度大于所述第一延伸部分的所述第一长度和所述第二延伸部分的所述第二长度中的每个，
其中所述第二延伸部分的所述第二长度大于所述第一延伸部分的所述第一长度。
15.根据权利要求14所述的半导体器件，还包括：
沟道半导体层，其穿透所述第一栅电极和所述第二栅电极；以及
数据存储层，其在所述第一栅电极和所述第二栅电极与所述沟道半导体层之间。
16.根据权利要求14所述的半导体器件，
其中所述第一垫区域具有比所述第一上电极的厚度更大的厚度。
17.根据权利要求14所述的半导体器件，其中所述第二垫区域、所述第二延伸部分、所述第一垫区域和所述第一延伸部分在所述第一方向上顺序地布置。
18.根据权利要求14所述的半导体器件，其中所述第二下电极沿着与所述第一上电极的上表面正交的方向暴露所述第一垫区域。
19.根据权利要求14所述的半导体器件，其中所述第一接触插塞具有从其接触所述第一垫区域的部分到其上部增加的宽度，所述第二接触插塞具有从其接触所述第二垫区域的部分到其上部增加的宽度。
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